DE2339026C2 - Verfahren und Schaltungsanordnung zum Entfernen von Paritätsbits aus Binärwörtern - Google Patents

Description

a) nach n+p Bits eine Paritätsprüfung eines Satzes von aufeinanderfolgenden n+p Bits vorgenommen wird,

b) bei negativem Ergebnis der Paritätsprüfung so lange bei jedem ankommenden Bit für mehrere Sätze von aufeinanderfolgenden n+p Bits eine Paritätsprüfung vorgenommen wird, bis die Paritätsprüfungen für alle Sätze positiv sind,

c) worauf wieder zu Schritt a) übergegangen wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Paritätsprüfung für alle oder mehrere Sätze gleichzeitig vorgenommen wird.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätsprüfung aller Sätze von aufeinanderfolgenden n + p Bits laufend erfolgt.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der kontinuierliche Strom von Datenbits von Taktimpulsen einer ersten Frequenz begleitet werden und daß die aus einem oder mehreren Sätzen gewonnenen, aufeinanderfolgenden /; Datenbits mit einer Impulsfolge einer zweiten gegenüber der ersten niedrigeren Frequenz weiter übertragen werden.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Impulsfolge aus der ersten gewonnen wird.

7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Impulsfolgen aus den Daten- und Prüfbitfolgen gewonnen werden.

8. Verfahren nach einem der vorhergehenden Ansprüche,dadurch gekennzeichnet, daß p= 1 ist.

9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß m größer als 2 ist.

10. Schaltungsanordnung zum Entfernen von Paritätsbits aus einem kontinuierlichen Strom aus η Datenbits und ρ Paritätsbits aufweisenden Binärwörtern, gekennzeichnet durch Gpeichereinrichtungen (28, 28', 28") für m Sätze von n+p Bits, Paritätsprüfschaltunger. (75, 75', 75"), eine weitere Speichereinrichtung (181) zum Übernehmen der identifizierten Datenbits und eine Taktgeberschaltung (261, 269) zum Takten der weiteren Speichereinrichtung (181, 189, 191, 192) zur aufeinanderfolgenden Abgabe der identifizierten Datenbits.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß die erste Speichereinrichtung ein Serien-Parallelschieberegister (28") aufweist und daß die weitere Speichereinrichtung ein Parallel-Serienschieberegisterfiei) umfaßt.

12. Schaltungsanordnung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die erste Speichereinrichtung (28, 28', 28") von den den kontinuierlichen Strom von Binärwörtern begleitenden Taktimpulsen getaktet wird, von denen n+p Taktimpulse pro Binärwort auftreten, und daß die weitere Speichereinrichtung (181, 18S, 191, 192) von Taktimpulsen getaktet wird, von denen nTaktimpulse pro n+p Taktimpulse der ersten Folge auftreten.

13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß eine Schaltung (261, 269) vorgesehen ist, die die zweite Folge von Taktimpulsen aus der ersten Folge erzeugt.

14. Schaltungsanordnung nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß eine Zählschaltung (112) vorgesehen ist, die durch die ankommenden Bit- bzw. Taktimpulse fortgeschaltet wird und die nach n+p Impulsen die Paritätsprüfung nach jeweils n+p Impulsen wirksam macht.

15. Schaltungsanordnung nach Anspruch 14. dadurch gekennzeichnet, daß die Zählschaltung mit einer Steuerschaltung verbunden ist, die bei negativer Paritätsprüfung für einen Satz von n + p Bits Paritätsprüfungen für mehrere Sätze von n + p Bits bei jedem ankommenden Bit wirksam macht.

16. Schaltungsanordnung nach einem der Ansprüche IC bis 15, dadurch gekennzeichnet, daß ein^angsseitig eine Regenerierungsschaitung für die ankommenden Bits vorgesehen ist.

17. Schaltungsanordnung nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, Haß eine phasenverriegelte Schleife (268', 293) vorgesehen ist zur Erzeugung der ersten Folge von Taktimpulsen synchron zu den regenerierten Bits, wobei die phasenverriegelte Schleife einen Digitalzähier(276') zur Erzeugung eines Phascnbezugssignals aufweist.

18. Schaltungsanordnung nach Anspruch 17. dadurch gekennzeichnet, daß ein Schaltung (346,

351) mit der phasenverriegelten Schleife (268', 293) verbunden ist, die die Regenerierungsschaltung abhängig von den erzeugten Taktimpulsen und einer vorbestimmten Zählung des Digitalzählers wirksam macht, und daß eine Schaltung (361, 362, 512, 661) mit der phasenverriegelten Schleife (268', 293) zur Erzeugung der zweiten Taktimpulsfolge verbunden ist.

19. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet, daß die Schaltung zur Aktivierung der Regenerierungsschaltung diese nur während des Auftretens des Mittelteils jedes empfangenen Bits aktiviert.

20. Schaltungsanordnung nach einem der Ansprüche 18 und 19, dadurch gekennzeichnet, daß ein weiterer Digitalzähler (661) vorgesehen ist, der mit der phasenverriegelten Schleife verbunden ist und zur Erzeugung der zweiten Taktimpulsfolge dient.

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Entfernen von Paritätsbits aus einem kontinuierlichen Strom aus η Datenbits und ρ t>5 Paritätsbits aufweisenden Binärwörtern.

Die US-PS 35 87 043 befaßt sich mit einem derartigen Verfahren bzw. einer derartigen Schaltungsanordnung. Hierbei wird das Paritätsbit eines Wortes imine- :\n

einer bestimmten Stelle gesucht und zur Erzeugung von Synchronisierimpulsen verwendet. Treten unregelmäßige Fehler bei der Paritätsprüfung auf, so sind diese auf Übertragungsmängel zurückzuführen, während eine fehlende Parität in mehreren aufeinanderfolgenden Worten auf ein Außer-Tritt-Fallen der Synchronisation hindeutet. Zu Beginn jeder Übertragung und bei einem Außer-Tritt-Fallen der Synchronisation wird ein Suchbetrieb vorgenommen, in dem versucht wird, die dem Paritätsbit zugeordnete Stelle in den Zeichen zu lokalisieren.

Aus der DE-AS 19 49 322 ist eine Schaltungsanordnung bekannt, die ein Schieberegister verwendet, in das ein zusätzliches Steuersignal aufweisendes Binärwort mit einer ersten Frequenz eingelesen und mit einer zweiten Frequenz unter Weglassen des Steuersignals ausgelesen wird. Hierbei muß jedoch die Position des Steuersignals innerhalb des Bit-Wortes bekannt sein.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zum Entfernen von Paritätsbits aus Binärwörtern anzugeben, wobei die Position des Paritätsbits in den jeweiligen Binärwörtern wesentlich sicherer und einfacherer als bisher festgestellt werden kann.

Das erfindungsgemäße Verfahren besitzt die Merk- 2^s, male des Kennzeichens des Patentanspruchs 1.

Die erfindungsgemäße Schaltungsanordnung besitzt die Merkmale des Kennzeichens des Patentanspruchs 10.

Durch die mehrfache Paritätsprüfung für aneinander M grenzende Sätze von aufeinanderfolgenden n + p Bits ergibt sich eine mehrfache Sicherheit bei der Lokalisierung des Paritätsbits in den einzelnen Binärwörtern, wobei die Prüfung, falls erforderlich, laufend vorgenommen werden kann. ^r>

Bevorzugte Weiterbildungen des erfindungsgemäßen Verfahrens sind in den Ansprüchen 2 bis 9 und der erfindungsgemäßen Schaltungsanordnung in den Ansprüchen 11 bis 20 gekennzeichnet.

Nachstehend wird das erfindungsgemäße Verfahren und die erfindungsgemäße Schaltungsanordnung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen beschrieben. Es zeigen

Fig. 1, 2, 3, 4 und 5 logische Schaltungen, die zusammen ein Verfahren und eine Schaltungsanord- ⁴> nung zur Feststellung und Entfernung von Paritätsbits aus einem kontinuierlichen Strom von Binärwörtern nach einer bevorzugten Ausführungsform der Erfindung angeben,

Fig. 6 ein schematisches Schaubild, das die Arbeits- '" weise der in F i g. 4 gezeigten Schaltung angibt,

F i g. 7 ein Impulsdiagramm, das die Arbeitsweise der in den F i g. 1 bis 5 gezeigten Schaltungen angibt,

Fig. 8 ein Schema, wie die in den Fig. 1 bis 5 dargestellten logischen Schaltungen zusammenzuschal- ⁵> ten sind,

F i g. 9 und 10 logische Schaltungen zur Synchronisation der wiedergewonnenen binären Daten,

Fig. 11 bis 14 logische Schaltungen, die zusammen ein Verfahren und eine Schaltungsanordnung zur ^b0 Identifizierung und Entfernung von Paritäts-Bits aus einem kontinuierlichen Strom von binären Worten gemäß einem anderen Ausführungsbeispiel der Erfindungangeben,

Fig. 15 schematisch ein Schaubild, das die Arbeits- ^b5 weise der in F i g. 10 gezeigten Schaltung angibt,

Fig. 16 ein Impulsdirtgramm, das die Arbeitsweise der in den F i g. 9 und 10 gezeigten Schaltung angibt.

Fig. 17 ein Impulsdiagramm, das die Arbeitsweise der in den Fig. 11 bis 14 gezeigten Schaltung angibt, und

Fig. 18 ein Schema, wie die in den Fig.9 bis 14 gezeigten Schaitungsteile zu einer gemeinsamen Schaltung zusammenzuschalten sind.

Die in den F i g. 1 bis 5 dargestellte bevorzugte Ausführungsform der Erfindung arbeitet mit dem NRZ-Code. Dieser mit einer nicht auf Null zurückkehrenden Signalform arbeitende Code gehört zum Stand der Technik. Der Hauptvorteil dieses Codes liegt darin, daß das Signal zwischen Ziffern gleicher Art nicht auf Null zurückgeht. Dadurch ergibt sich eine geringere Bandbreite und ein einfacherer Aufbau der Schaltungsanordnung. Selbstverständlich sind diese Eigenschaften jedoch nicht allein auf NRZ-Code beschränkt Dementsprechend kann die Erfindung nicht nur in Verbindung mit NRZ-Code benutzt werden, sondern erstreckt sich auch auf solche Code, bei denen eine Identifizierung oder Entfernung von Paritäts-Bits notwendig oder wünschenswert ist.

Ein längeres Nichtzurückkehren auf Null macht jedoch NRZ- oder ähnliche Code nicht zuverlässig aufzeichenbar und reproduzierbar. Diese und andere Gründe haben zur Entwicklung einer Technik geführt, bei der Paritäts- Bits in Binärcode dieser Art eingefügt werden, um ihre binären Übergänge zu verbessern.

Besonders vorteilhafte Verfahren und Schaltungsanordnungen für diesen Zweck sind in der deutschen Patentanmeldung P 23 39 007.0-31 13/00 (Anwaltsakte: P 6829) beschrieben. In dieser Patentanmeldung sind Verfahren und Schaltungsanordnungen zur Verbesserung der binären Übergänge in einem ersten Strom binärer Worte, der von einer ersten Folge von Taktimpulsen begleitet ist, beschrieben, wobei jedes Wort um Bits hat und von π Taktimpulsen begleitet ist. Bei dem in dieser Patentanmeldung beschriebenen Verfahren wird eine zweite Folge von Taktimpulsen mit (n+ 1) Taktimpulsen für jede η Taktimpulse der ersten Folge erzeugt, ein zweiter Strom binärer Worte erzeugt, in dem alle binären Worte des ersten Stroms auf η Taktimpulse der (77+ 1) Taktimpulse der zweiten Folge angepaßt sind, und mit dem binäre Worte in dem zweiten Strom mit Paritäts-Bits während der Taktimpulse außerhalb der η Taktimpulse erzeugt werden, innerhalb denen jedes binäre Wort an den zweiten Strom angepaßt wird. Ein bevorzugtes Beispiel der sich ergebenden Signalform ist unter 10 in Fig. 7 gezeigt. Wie sich aus der Signalform 10 ergibt, haben die binären Worte mit Paritäts-Bits die Form eines kontinuierlichen Stroms binäre Worte. Dadurch ergibt sich das Problem der Identifizierung der Worte, wenn Angaben über den Wortbeginn oder das Wortende fehlen, wie auch das Problem der Identifizierung von Paritäts-Bits, die sowohl binäre »Null«-Bits als auch binäre »1«-Bits genau wie die Daten-Bits sein können.

Allgemein hat jedes der Worte 12, 13, 14 und 15 des ersten Stroms 10 binärer Worte η Wort- und ρ Paritäts-Bits. Bei dem gezeigten Beispiel sind sieben Wort- oder Daten-Bits und ein Paritäts-Bit für jedes Wort vorgesehen. 1st die Anzahl der binären »1«-Bits der Wort- oder Daten-Bits in einem Wort ungerade, so ist das Paritäts-Bit in diesem Wort ein binäres »O«-Bit. Ist andererseits die Anzahl der binären »1 «-Bits der Wort- oder Daten-Bits in einem Wort gerade, so ist das Paritäts-Bit in diesem Wort ein binäres »!«-Bit. Auf diese Weise ist die Anzahl der binären »1 «-Bits der Wort- und Paritäts-Bits in jedem Wort ungerade. Dieses

verbessert die binären Übergänge in einem Code in größtmöglicher Weise.

Die Signalform 17 in F i g. 7 zeigt eine erste Folge von Taktimpulsen. Bei der in F i g. 7 gewählten Darstellung der Taktimpulse geben diese immer nur die vordere Flanke der Taktimpuise an. Tatsächlich haben die Taktimpulse Einschalt- und Ausschaltzeiten mit einer wirksamen Einschaltdauer in der Größenordnung von 50%.

Wie aus F i g. 7 zu erkennen ist, ist jedes Wort 12, 13, 14 und 15 des ersten Stroms 10 der binären Worte von (n + p) Taktimpulsen begleitet. Da die Anzahl der Taktimpulse für jedes Bit bei dem gezeigten Beispiel 1 ist, hat die erste Folge der Taktimpulse 17 acht Taktimpulse für jedes binäre Wort mit einem Paritäts-Bit des ersten Stroms 10 der binären Worte.

Bei dem neuen Verfahren wird ein zweiter kontinuierlicher Strom binärer Worte erzeugt, indem die binären Worte des ersten Stroms auf die Zeiträume der entfernten Paritäts-Bits ausgedehnt werden. Außerdem wird eine zweite Folge von Taktimpulsen erzeugt, die den ausgedehnten binären Worten des zweiten Stroms zugeordnet sind. In Fig. 7 ist die zweite Folge der Taktimpulse als Signalform 19 und der zweite Strom der binären Worte als Signalform 20 dargestellt. Bei dem gezeigten bevorzugten Ausführungsbeispiel hat die zweite Folge von Taklimpulsen 19 η Taktimpulse für jede fn + p^Taktimpulse der ersten Folge 17. So hat z. B. die zweite Folge der Taktimpulse 19 sieben Taktimpulse für alle acht Taktimpulse der ersten Folge 17. Dieses kann durch Fortlassen eines Taktimpulses, der dem Paritäts-Bit der ersten Folge zugeordnet ist. dargestellt werden.

Wie aus der Signalform 20 der F i g. 7 zu erkennen ist. ist der zweite Strom der binären Worte nicht nur durch das Fortlassen eines Paritäts-Bits gekennzeichnet, sondern außerdem auch durch eine Ausdehnung der binären Worte oder Daten in die zuvor von den entfernten Paritjis-Bits besetzten Zeiträume. Jedes Wort 12', 13'. 14 und 15' des zweiten Stroms 20 der -to binären Wo nc ei streckt sich damit über das Zeitintervall, das in dem ersten Stiem 10 von dem entsprechenden Wort und dem zugehörigen Paritäts-Bit besetzt war. Dieses hat den grof-en Vorteil, daß die Ströme der binären Worte in ihr ''rsprüngliche Form zurückgeführ; sind, in der zwischen benachbarten binären Worten keine Diskontinuität auftrat.

Ein Verfahren und eine Schaltungsanordnung zur Realisierung der in F i g. 7 gezeigten Prinzipien wird nun in Verbindung mit den F i g. 1 bis 6 erläutert.

S'lrnm 10 Hpr hinärpn Wnrtp

Paritäts-Bits der ersten Folge von Taktimpulsen 17 wird von der in dem Blockschaltbild 1 gezeigten Einrichtung 25 erzeugt. Die Hinrichtung 25 kann z. B. einen NTRZ-Codierer. eine Schaltung zur Verbesserung der binärer· Übergänge der in der zuvor erwähnten deutschen Patentanmeldung beschriebenen Art und ei.ncr Einrichtung zum Speichern oder andersartigen "Verarbeiten der auf diese Weise verbesserten codierten Information enthalten. Im Fall, daß die Speicher- oder ⁶⁽⁾ Verarbeitungseinrichtung die Takt- und Datenimpulse verzerr:, wie dieses typisch bei der Magnetbandaufzeichnung und -v.;edergabe der Fall ist. kann ein herkömmlicher Bit-Synchron,sierer zur Wiedergewinnung der Daten im wesentlichen auf die bei 10 in Fig. 7 gezeigte Form benutzt werden, wie auch für die Regenerierung der Taktimpulsfolge 17. Die im Blockschaiibild dart-eve!!·-;.- Einrichtung 25 bildet jedoch keinen Teil der Erfindung.

Der erste Strom 10 der binären Worte mit den Paritäts-Bits gelangt aber einen ersten Eingang 27 an ein erstes Schieberegister 28. Das Schieberegister 28 kann herkömmlich aufgebaut sein, wie z. B. ein unter der Typenbezeichnung SN74164 von Texas Instruments vertriebenes Schieberegister.

Das Schieberegister 28 hat (n + p) setz- und rücksetzbare Stufen 31, 32, 33, 34, 35, 36, 37 und 38, wobei η die Anzahl der Wort- oder Daten-Bits eines jeden Wortes und ρ die Anzahl der Paritäts-Bits eines jeden Wortes in dem ersten Strom 10 der binären Worte ist, der über den Eingang 27 empfangen wird. Bei diesem Beispiel sind sieben Daten-Bits und ein Paritäts-Bit für jedes Wort vorgesehen, so daß die Anzahl der Stufen im Schieberegister 28 acht ist.

Das Schieberegister 28 hat ein NAND-Glied 41 zur Aufnahme der Daten von der Einrichtung 25 über den Eingang 27. Der Ausgang des NAND-Gliedes ist mit dem Rücksetz-Eingang der ersten Flip-Flop-Stufe 31 über eine Leitung 42 verbunden. Außerdem ist der Ausgang des NAND-Gliedes 41 über einen Inverter 43 mit dem Setz-Eingang der ersten Stufe 31 verbunden.

Zum Betrieb des Schieberegisters 28 werden die von der Einrichtung 25 erhaltenen Taktimpulse über einen Eingang 44, eine Leitung 45 und einen Schieberegister-Eingang 46 an die Takt-Eingänge der Stufen 31 bis 38 über einen Inverter 47 gegeben. Diese Taktimpulse gehören zur ersten Folge der Taktimpulse, die unter 17 in F i g. 7 dargestellt ist. Die Betätigung der Lösch- oder CL-Eingänge der Stufen 31 bis 38 ist bei der hier gezeigten Anwendung des Schieberegisters ?« nicht erwünscht, so daß der allgemeine Lösch-Eingang 48 des Schieberegisters, mit dem die Lösch-Eingänge der Stufen 31 bis 38 über einen Inverter 49 verbunden sind, mit dem binären 1-Ausgang eines NAND-Gliedes 51 verbunden ist, wie dieses in Fig. 3 gezeigt ist. Der Ausgang des NAND-Gliedes 51 ist mit dem Eingang 48 des Schieberegisters 28 über Leitungen 53, 54 und 55 verbunden.

Die Schaltungsanordnung weist zwei weitere Schieberegister 28' und 28" auf, die mit dem Schieberegister 28 identisch aufgebaut sind und daher auch Eingänge und Ausgänge haben, die mit den Eingängen und Ausgängen des Schieberegisters 28 identisch sind. In F i g. 2 sind daher für die Schieberegister 28' und 28" die gleichen Bezugszeichen benutzt, wie für das Schieberegister 28 der Fig. 1, mit Ausnahme, daß dem Bezugszeichen ein Strich oder ein Doppelstrich nachgestellt ist, um die Eingänge und Ausgänge der Schieberegister 28' und 28" von den Eingängen und Ausgängen des Schieberegisters 28 zu unterscheiden.

Das in F i g. 1 gezeigte Schieberegister 28 hat parallele Ausgänge 61, 62, 63, 64, 65, 66, 67 und 68, an denen die verschobenen (n + p) oder (n+1) Bits des ersten Datenstroms 10 erscheinen. Die Schieberegister 28' und 28" haben entsprechende parallele Ausgänge, wie dieses in F i g. 2 dargestellt ist.

Der Ausgang 68 des Schieberegisters 28 ist über eine Leitung 71 mit dem Eingang 27' des Schieberegisters 28' verbunden. In gleicher Weise ist der Ausgang 68' des Schieberegisters 28' über eine Leitung 72 mit dem Eingang 27" des Schieberegisters 28" verbunden.

Zur Identifizierung der Paritäts-Bits werden die m(n + p) Wort- und Paritäts-Bits des ersten Datenstroms 10 in die Schieberegister 28, 28' und 28" mit Hilfe der ersten Folge von Taktimpulsen 17 eingeschoben, wobei m eine positive ganze Zahl größer als 2. ; d>e

Anzahl der Wort- oder Daten-Bits in einem Wort und ρ die Anzahl der Paritäts-Bits in jedem Wort des ersten Datenstroms 10 ist. Hat jedes Wort nicht mehr als ein Paritäts-Bit, dann werden m(n+\) Wort- und Paritäts-Bits in die Schieberegister 28,28' und 28" eingeschoben. Es ist zu erkennen, daß in dem gezeigten Ausführungsbeispiel ni gleich 3 ist, da drei Schieberegister 28,28' und 28" vorgesehen sind.

In diesem Zusammenhang ist darauf hinzuweisen, daß es unrichtig wäre, zu sagen, daß m Worte oder hier drei to Worte in die Schieberegister 28, 28' und 28" eingeschoben würden. Damit dieses möglich wäre, wäre es erforderlich, daß der erste Datenstrom 10 Angaben über die Wortanfänge oder/und Wortenden enthielte. Aus der in F i g. 7 gezeigten Signalform 10 ist jedoch zu ersehen, daß derartige Angaben in dem von der Einrichtung 25 erhaltenen Datenstrom nicht enthalten sind. Darüber hinaus ist die Signalform des Paritäts-Bits identisch mit der Signalform der Wort- oder Datenbits.

Mit den neuen Verfahren und der Schaltungsanordnung werden daher auf andere Weise die Paritäts-Bits identifiziert, ohne daß dazu Angaben über die Worte, wie z. B. deren Anfänge oder Enden, erforderlich sind.

Nach dem neuen Verfahren werden die Paritäts-Bits identifiziert, indem eine Bestimmung für (n+p) oder (fj+1) Bits des ersten Stroms 10 der binären Worte durchgeführt wird, ob die Anzahl der binären »!«-Bits in den (n + p) oder (/7+1) Bits gerade oder ungerade ist. Aus dem für die Signalform 10 in F i g. 7 dargestellten bevorzugten Beispiel ist zu erkennen, daß das Paritäts-Bit eine binäre »0« ist, wenn die Anzahl der binären »1«-Wort- oder Daten-Bits in dem jeweiligen Wort ungerade ist, wie dieses z. B. beim Wort 12 in F i g. 7 der Fa'! ist. Andererseits ist das Paritäts-Bit eine binäre »1«, wenn die Anzahl der binären »1«-Wort- oder Daten-Bits in dem jeweiligen Wort gerade ist, wie dieses z. B. bei den Worten 13, 14 und 15 in Fig. 7 der Fall ist.

Dementsprechend hat jedes Wort im ersten Datenstroin 10 eine ungerade Anzahl von binären »1«-Wort- und Paritäts-Bits. Darüber hinaus sind bei dem betrachteten bevorzugten Ausführungsbeispiel die Wort- oder Daten-Bits an zugeordneten ersten Stellen angeordnet, während die Paritätsbits an angeordneten zweiten Stellen in den unterschiedlichen Worten des ersten Datenstroms 10 angeordnet sind.

Auf der Grundlage dieser Fakten wurde theoretisch und experimentell festgestellt, daß eine Identifizierung der Paritäts-Bits möglich ist, wenn kontinuierlich festgestellt wird, ob die binären »1«-Wort- und so Paritäts-Bits in jedem Satz der empfangenen (n+p) oder (/3+1) Bits des ersten binären Datenstroms 10 ungerade oder gerade sind. Die Genauigkeit dieser Identifizierung wächst mit. der Anzahl der Bestimmungen. Dementsprechend wird bevorzugt, eine ungerade/ gerade Bestimmung für m(n+p) Bits des ersten Datenstroms 10 der binären Worte durchzuführen, wobei m eine positive ganze Zahl größer als 1 ist, η die Anzahl der binären Wort- oder Datenbits in jedem Wort und ρ die Anzahl der Paritäts-Bits jedes Wortes sind. Die letztere Bestimmung wird ausgeführt, indem geprüft wird, ob die Anzahl der binären »1«-Bits in jedem Satz der aufeinanderfolgenden (n+p) Bits der genannten m(n+p) Bits gerade oder ungerade ist Im gezeigten Fall wird die Bestimmung durchgeführt, indem geprüft wird, ob die Anzahl der binären »1«-Bits in jedem Satz der aufeinanderfolgenden (n+ \) Bits der genannten m(n + 1) Bits gerade oder ungerade ist

Die ungerade/gerade Bestimmung wird vorzugsweise gleichzeitig für mindestens einige Sätze von aufeinanderfolgenden (n + p) oder (n+\) Bits der m(n + p) oder m(n+\) Bits durchgeführt. Vorbereitend zu einer Aufsuchung eines Paritäts-Bits wie auch nach der Durchführung eines solchen Suchvorganges kann die ungerade/gerade Bestimmung nacheinander für mindestens einige Sätze der definierten aufeinanderfolgenden Bits durchgeführt werden.

Bei dem gezeigten Ausführungsbeispiel weisen die Einrichtungen zur Durchführung der erforderlichen Ungerade/Gerade-Bestimmungen drei Paritäts-Prüfer 75, 75' und 75" auf, die einander identische Eingänge und Ausgänge haben. Diese Paritätsprüfer, die in den F i g. 1 und 2 gezeigt sind, können von herkömmlicher Bauart sein, wie z. B. die ungerade/gerade Paritätsprüfer der Type SN74 i 80 von Texas instruments.

Wie in F i g. 1 gezeigt ist, haben die Paritätsprüfer 75, 75' und 75" eine Anzahl von Exclusive-NOR-Gliedern 77, zwei Exclusive-ODER-Glieder 78, einen Inverter 79, eine Anzahl von UN D-Gliedern 81 und zwei NOR-Glieder 82.

Der Paritätsprüfer 75 hat acht Eingänge 83,84,85,86, 87, 88, 89 und 90, die jeweils mit Ausgängen 61, 62, 63, 64, 65,66,67 und 68 des Schieberegisters 28 verbunden sind. Entsprechende Verbindungen sind für die entsprechenden Eingänge der Paritäts-Prüfer 75' und 75" vorgesehen, wie dieses in F i g. 2 gezeigt ist

Entsprechend der üblichen Praxis hat jeder der Paritätsprüfer 75, 75' und 75" jeweils einen Gerade-Eingang 92,92' und 92". Die Paritäts-Prüfer 75, 75' und 75" haben außerdem jeweils einen Gerade-Ausgang 94, 94' und 94". Der Gerade-Ausgang eines Paritäts-Prüfers führt eine binäre »1«, wenn die Anzahl der binären »1«-Bits, die an die Eingänge 83 bis 90 oder 83' bis 90' oder 83" bis 90" gerade ist. Die Paritäts-Prüfer 75 und 75" haben außerdem einen Ungerade-Ausgang 95 und 95". Der Paritäts-Prüfer 75' hat außerdem einen Ungerade-Ausgang, der jedoch nicht gezeigt ist, da er bei der hier vorliegenden Anwendung nicht benutzt wird.

Der Ungerade-Ausgang eines Paritäts-Prüfers führt eine binäre »1«, wenn die Anzahl der binären »1«-Bits ungerade ist, die an die Eingänge 83 bis 90 oder 83" bis 90" gegeben werden.

Der Gerade-Eingang 92" führt eine binäre »1«, die über ein NOR-Glied 97 und Leitungen 98 und 99 zugeführt wird. Das NAND-Glied 97 ist in Fig.4 gezeigt, und die Leitungen 98 erstrecken sich über die Fig.2,3und4.

Der Ungerade-Ausgang 95" des Paritäts-Prüfers 75" ist über eine Leitung 101 mit dem Gerade-Eingang 92' des Paritäts-Prüfers 75' verbunden. Der Gerade-Ausgang 94' ist über einen Inverter 102 und eine Leitung 103 mit dem Gerade-Eingang 92 des Paritäts-Prüfers 75 verbunden. Dementsprechend ist der Gerade-Ausgang 94 des Paritäts-Prüfers 75 auf hohem Potential, d. h., er führt eine binäre »1«, wenn die Anzahl der binären »1«-Bits in jedem Satz der aufeinanderfolgenden (n+p) Bits der m(n+p) Bits gerade ist, die in die Schieberegister 28, 28' und 28" eingeschoben werden. In gleicher Weise führt der Gerade-Ausgang 94" des Paritäts-Prüfers 75" eine binäre »1«, wenn die Anzahl der binären »1«-Bits der (n+p) Bits in dem Schieberegister 28" gerade ist. Umgekehrt führt der Ungerade-Ausgang 95" des Paritäts-Prüfers 75" eine binäre »1«, wenn die Anzahl der binären »1«-Bits der (n+p) Bits in dem Schieberegister 28" ungerade ist.

ίο

Entsprechend der Natur des ersten Stroms der binären Worte 10 mit Wort- und Paritäts-Bits identischer Form ist es statistisch möglich, daß die Anzahl der binären »!«-Wort- und Paritäts-Bits in drei nebeneinanderliegenden Sätzen von (n + p)oder (/?+ 1) Bits ungerade ist, selbst wenn die drei Sätze keine drei Worte sind, sondern jeder Satz durch Bruchstücke von nebeneinanderliegenden Worten gebildet ist. Diese statistische Möglichkeit kann vernachlässigt werden, wenn der zuvor erwähnte Faktor m vergrößert wird und die Ungerade-Gerade-Bestimmung für alle m Sätze gleichzeitig durchgeführt wird. Durch die Größe des schaltungstechnischen und funktioneilen Aufwandes ist der Größe des Faktors m jedoch eine praktische Grenze gesetzt.

Um diese Beschränkung zu überwinden, wurde ein System geschaffen, das kontinuierlich die Ungerade-Gerade-Bestimmungen durchführt und abschätzt. Eine bevorzugte Ausführungsform dieses Systems ist in den Fig. 4 und 6 gezeigt.

Die Einrichtungen zur Steuerung und Abschätzung der Ungerade-Gerade-Bestimmung weisen entsprechend des ge.-cigten, bevorzugten Ausführungsbeispiels einen Binärzähler 112 mit m(n + p) Zählstufen auf. Bei dem gezeigten Binärzähler 112 ist der Faktor m gleich 4, /7 gleich 7 und ρ gleich 1. Dementsprechend hat der Zähler 32 Zählstufen.

Um die Arbeitsweise des Zählers 112 mit seinen zugehörigen Einrichtungen besser erläutern zu können,

wird nachfolgend eine Tafel der unterschiedlichen Zählstufen angegeben. In Spalte 1 sind die sogenannten gegenwärtigen Zustände in bezug auf die in den nachfolgenden Spalten gezeigten Zustände dargestellt. Der erste Zustand »0« zusammen mit den nachfolgenden 31 Zuständen bildet die zuvor erwähnten 32 Zustände.

In Spalte 2 der Tafel sind die Zustände dargestellt, die auftreten, wenn die Anzahl der binären »1«-Wort- und Paritäts-Bits ungerade in jedem der drei Sätze von Bits in den Schieberegistern 28,28' und 28" ist. In diesem Fall kann die Bestimmung P= 1 zur Angabe benutzt werden, daß die Anzahl der binären »1 «-Bits in jedem der drei Sätze der Bits ungerade ist. Die Bestimmung P3= 1 wird zur Angabe benutzt, daß die Anzahl der binären »1k-Bits in dem Satz der in dem Schieberegister 28" gespeicherten Bits ungerade ist. Spalte 3 zeigt die Zählzustände, die auftreten, wenn die Anzahl der binären »1«-Bits in dem Register 28" ungerade (Pi = 1) ist, während eines oder beide der Schieberegister 28 und 28' eine gerade Anzahl von binären »!«-Bits (P=O) hat. Es ist zu erkennen, daß die Bestimmung P=O zur Angabe benutzt wird, daß irgendeiner oder mehrere der Sätze der Bits in den Schieberegistern 28, 28' und 28" eine gerade Anzahl von binären »!«-Wort- oder Paritäts-Bits hat. Die Spalte 4 zeigt Zählzustände, die auftreten, wenn mindestens ein Satz der Bits im Register 28" eine gerade Anzahl von binären »!«-Bits hat.

Spalte I	O	Spalte 2	.= 1	1	Spalte 3	= !	1	Spalte 4	= O	1
gegenwärtig	1	P= 1, ^J		2	P = O, Pz		2	P='Q.h		2
HJKLM	2	HJKLM	3	HJKLM	3	HJKLM	3
00000	3	00001	4	00001	4	00001	4
00001	4	00010	5	00010	5	00010	5
00010	5	00011	6	00011	6	00011	6
00011		00100	7	00100	7	00100	7
00100	7	00101	η	00101	O	00101	8
00101	8	00110	9	00110	9	00110	9
00110	9	00111	10	00111	10	00111	10
00111	10	00000	11	00000	11	01000	11
01000	11	01001	12	01001	12	01001	12
01001	12	01010	13	01010	13	01010	13
01010	13	01011	14	01011	14	01011	14
01011	14	01100	15	01100	15	01100	15
01100	15	ΟΠΟΙ	O	01101	O	ΟΠΟΙ	16
ΟΠΟΙ	16	ΟΠΙΟ	17	OHIO	17	ΟΠΙΟ	17
ΟΠΙΟ	17	01111	18	01111	18	01111	18
01111	18	00000	19	00000	19	10000	19
10000	19	10001	20	10001	20	10001	20
10001	20	10010	21	10010	21	10010	21
10010	21	10011	22	10011	22	10011	22
10011	22	10100	23	10100	23	10100	23
10100	23	10101	O	10101	O	10101	24
10101	24	10110	O	10110	25	10110	25
10110	10111	10111	10111
10111	0OuOO	00000	11000
11000	00000	11001	11001

	Fortsetzung	25	Spalte 2	23	1	0	39 026	1	26	12	Spalte 4	= 0
	Spalte 1	26	P= 1,P3 =			0			27		P=U. P3
		27	HJKLM		0		28	HJKLM	26
11	gegenwärtig	28	00000		0	Spalte 3	29	11010	27
HJ K LM	29	00000	0	P=U. Py =	30	11011	28
11001	30	00000	0	HJKLM	31	11100	29
11010	31	00000	0	11010	24	11101	30
11011		00000	11011		11110	31
11100		00000	11100	11111	24
11101		00000	11101	HOOO
11110	11110
Ulli	11111
	11000

In der vorstehenden Tabelle sind die verschiedenen Zustände jeweils an der rechten Seite einer jeden Spalte beziffert. Um die verschiedenen Schaltzustände durchführen und steuern zu können, weist die in F i g. 4 gezeigte Anordnung entsprechend des gezeigten bevorzugten Ausführungsbeispiels eine Anzahl von UND-Gliedern 115 bis 177 und eine Anzahl von NAND-Gliedern 119 bis 140 auf, die alle wie in F i g. 4 gezeigt verbunden sind.

Im einzelnen verbindet eine Leitung 142 den Ausgang 94" des Paritäts-Prüfers 75" mit einem Eingang des UND-Gliedes 116 in Fig. 4. Eine Leitung 143 verbindet den Ausgang 95" des Paritäts-Prüfers 75" mit einem Eingang des UND-Gliedes 115. Eine Leitung 146, die in den F i g. 1, 2, 3 und 4 mit Zweigleitungen 147, 148, 149 und 151 versehen ist, verbindet den Ausgang 94 des Pariiäts-Prüfers 75 mit dem UND-Glied 115, dem NAND-Glied 125, den NAND-Gliedern 129 und 130 sowie dem NAND-Glied 133 der Fig.4. Der Ausgang 94 des Paritäts-Prüfers 75 ist außerdem über eine Leitung 153 mit einem Inverter 154 verbunden, der seinerseits über eine Leitung 156, die in den Fig. 1, 2, 3 und 4 mit Zweigleitungen 157, 158 und 159 gezeigt ist, mit NAND-Gliedern 121, 122, 126, 127, 128, 131, 132 und 134 verbunden ist.

Die Lösch- oder CL-Eingänge der J-K-Flip-Flops H. J. K, L und M sind über eine Leitung 98 mit dem eine binäre »1« führenden Ausgang des NAND-Gliedes 97 verbunden. Die invertierten, von der Einrichtung 25 empfangene erste Folge von Taktimpulsen 17 steuert den Zähler 112 an. Zu diesem Zweck ist die Leitung 45. die sich über die Fig. 1, 2 und 3 erstreckt, mit einem Inverter 161 verbunden, der in Fig. 3 gezeigt ist. Eine Leitung 162 verbindet den Ausgang des Inverters 161 mit den Takt- oder CP-Eingängen der J-K-Flip-Flops H, j, K. L und Ai.

Die in der vorstehenden Tabelle gezeigten Zustände sind außerdem auch in F i g. 6 dargestellt. Wie aus F i g. 6 zu ersehen ist. werden die Ungerade-Gerade-Bestimmungen des in dem Schieberegister 28" enthaltenen Wortes (7*j = 1 oder P3 = 0) nach jedem Satz von m(n + p) oder m(n+\) Zählzuständen gemacht. Bei dem gezeigten bevorzugten Ausführungsbeispiel liegen daher die Bestimmungen bei den Zählzuständen 7, 15 und 23. Jedesmal, wenn eine solche Bestimmung angibt, Pj=I. wird der Zähler 112 auf 0 zurückgesetzt vor Beginn einer neuen Zähloperation. Gibt die Bestimmung andererseits an, daß P₃ = O ist, so wird die Zähloperation in den nächsten Zählstufen der Folge /77(n + p) fortgesetzt.

Beim Zählschritt 23 wird erneut eine Bestimmung durchgeführt, ob Pi=I oder Pj = O ist. Wenn Pj=I ist. wird der Zähler 112 auf 0 zurückgesetzt. Ist Pj = O, so wird der Zähler 112 auf den Zählschritt 24 vorgezählt. Nach diesem Schritt wird eine Bestimmung durchgeführt, ob P= 1 oder P= 0 ist. und zwar bei jedem Schritt, bezogen auf das Ausgangssignal des Paritäts-Prüfers 75 in Fig. 1. Es ist daran zu erinnern, daß das

2ϊ Ausgangssignal des Paritäts-Prüfers nur dann ungerade sein kann, wenn die Anzahl der binären »!«-Bits in jedem Satz von Bits in den Schieberegistern 28, 28' und 28" ungerade ist. Es kann daher gesagt werden, daß im Falle der Zählschritte 24 bis 31 die Ungerade/Geradeso Bestimmung gleichzeitig in allen Sätzen der m(n + p) Bits durchgeführt wird, wobei /n gleich 3, η gleich 7 und ρ in dem gezeigten Ausführungsbeispiel gleich 1 ist. Jede Bestimmung P=I setzt den Zähler 121 auf Null zurück. Jede Bestimmung P=O zählt den Zähler um einen

3> Schrill weiter, bis der Zählschritt 31 erreicht ist. Bei diesem Zählschriti stellt die Bestimmung P=O den Zähler auf den Zählschritt 24 zurück, wie dieses in Fig. 6gezeigt ist.

Beim Zurücksetzen des Zählers 121 auf Null gemäß einer Bestimmung Pj= 1 oder P= 1 werden die binären Bits in ihrer ganzen Breite vom Schieberegister 28" der Fig. 2 an ein Parallel-Serien-Schieberegister 181 der Fig. 3 gegeben. Diese Parallel-Übertragung wird mit einer Reihe von Leitungen 182 vorgenommen, die von den Anschlüssen 62" bis 68" des Schieberegisters 28" der F i g. 2 zu den Eingängen des Registers 181 in F i g. 3 führen. Es ist zu erkennen, daß vom Anschluß 61" des Schieberegisters 28" keine Leitung zu dem Schieberegister 181 führt. Es ist ebenfalls zu erkennen, daß der erste

so Eingang 184 des Registers 181 der Fig. 3 geerdet ist. Dieses ist ein wichtiges Merkmal der bevorzugten Ausführungsform, da dadurch die Entfernung des Paniätb-Bitb bewirkt wird, fvlii anderen Worten wird das in dem Schieberegister 28" in dem dem Ausgang 61" zugeordneten Flip-Flop gespeicherte Paritäts-Bit nicht an das Schieberegister 181 übertragen. Dieses nichtübertragene Bit ist tatsächlich das Paritäts-Bit, was sich aus der Tatsache ergibt, daß die Paritäts-Bits im Datenstrom 10 der F i g. 7 an entsprechenden Stellen in den Worten 12, 13,14 und 15, d. h., am Ende eines jeden Wortes bei dem gezeigten Beispiel angeordnet sind. Die Wort- oder Daten-Bits sind andererseits an entsprechenden unterschiedlichen Stellen angeordnet.

Das in Fig. 3 gezeigte Schieberegister 181 hat eine Anzahl von UND-Gliedern 186 und eine Anzahl von UND-Gliedern 187. Das Schieberegister 181 weist außerdem eine Anzahl von NOR-Gliedern 188 auf, deren Eingänge mit den UND-Gliedern 186 und 187

verbunden sind und die, wie gezeigt, ein Flip-Flop 189 ansteuern. Leitungen 191 und 192 verbinden die Lösch-Eingänge der Flip-Flops 189 mit dem binären »1«-Ausgang des NAND-Gliedes 51.

Ein Schiebe/Einspeicher-Eingang 195 und Inverter )96und 197 sind vorgesehen, um das Register 181 für die parallele Übertragung von Daten von dem Register 28" zum Register 181 über die Leitungen 182 bei Empfang des Einspeichersignals am Eingang 195 einzuschalten.

Das Register 181 wird mit Hilfe eines Takt-Eingangs 198 und eines NOR-Gliedes 199 von Taktimpulsen der zweiten Folge 19. die in F i g. 7 gezeigt ist, angesteuert. Da die Paritäts-Bits nicht an das Register 181 übertragen werden und da dieses von der zweiten Folge

19 der Taktimpulse gesteuert wird, ergibt sich als Ausgangssignal 200 des Registers 181 ein zweiter kontinuierlicher Strom binärer Worte, wie diese unter

20 in Fig. 7 gezeigt sind und bei denen die binären Worte des ersten Stroms 10 auf die Zeitdauern der entfernten Paritäts-Bits ausgedehnt sind. Mit anderen Worten, der Strom der Daten-Bits eines jeden Wortes des zweiten Stroms 20 wird ausgedehnt, um die Zeitzwischenräume des Stroms der Daten-Bits als auch den Zeitzwischenraum des jetzt entfernten Paritäts-Bits eines jeweils zugehörigen Wortes des ersten Stroms 10 der binären Worte auszufüllen.

Das Schieberegister 181 kann von herkömmlicher Bauart sein, wie z. B. das Parallel-Serien-Schieberegister des Typs SN74166 von Texas Instruments.

An dieser Stelle ist darauf hinzuweisen, daß die Worte des zweiten Stroms 20 nicht notwendigerweise synchron mit den entsprechenden Worten des ersten Stroms 10 in der in F i g. 7 gezeigten Weise sein müssen. Vielmehr können die Worte des zweiten Stroms 20 relativ zu den Worten des ersten Stroms 10 infolge normaler Verzögerungen, die in der Praxis beim Betrieb der gezeigten Schaltung auftreten, verzögert sein.

Die Erzeugung der zweiten Folge von Taktimpulsen 19 für den Betrieb des zweiten Schieberegisters 181 wird nun in Verbindung mit den F i g. 2 und 5 erläutert.

Gewöhnlich wird die zweite Folge der Taktimpulse erzeugt, indem aus der ersten Folge der Taktimpulse ein Signal mit einer Frequenz erzeugt wird, die önmal so groß ist wie die Fo'gefrequenz der ersten Folge und indem aus diesem Si_e-i.il eine Folge von Taktimpulsen abgeleitet wird, die eine lmpulsfolg>;frequenz von \![b(n+ I)] hat, wobei b eine positive Ziihl ist. Bei dem gezeigten bevorzugten Ausführungsbeispiel ist diese positive Zahl gleich 1. Dementsprechend wird bei dem gezeigten Ausführungsbeispiel die zweite Folge von Taktimpulsen 19 durch Erzeugung eines mit Hilfe der ersten Folge von Taktimpulsen 17 erzeugten Signals mit einer siebenmal größeren Frequenz als die Impulsfolge der ersten Folge 17 erzeugt, wodurch sich eine Folge von Taktimpulsen 19 ergibt, deren ImpuJsfolgefrequenz ein Achtel der zuletzt genannten Frequenz beträgt.

Das Signal mit der siebenmal größeren Impulsfolgefrequenz der ersten Impulsfolge 17 wird bei dem gezeigten Ausführungsbeispiel mit Hilfe eines Phasendetektors 202 und einer Verstärkerstife 203, die in Fig. 2 gezeigt sind, und eines spannungsgesteuerten Oszillators 204, der in F i g. 5 gezeigt ist, erzeugt. Diese Anordnung basiert auf einer entsprechenden Schaltungsanordnung, die in der eingangs genannten weiteren deutschen Patentanmeldung beschrieben ist.

Eine Leitung 206 ist mit der Leitung 45 verbunden, um Impulse der ersten Folge der Takiimpulse 17 an NAND-Glieder 207 und 208des Phasendetektors 202 zu geben. Ein bis sieben zählender Zähler 209 ist mit seinen Q- und (^Ausgängen über Leitungen 210 und 211 mit NAND-Gliedern 207 und 208 des Phasendetektors 202 verbunden.

Das Ausgangssignal des NAND-Gliedes 207 wird an den invertierenden Eingang eines Operationsverstärkers 213 über einen Inverter 214 und einen Widerstand 215 gegeben. Das Ausgangssignal des NAND-Gliedes 208 wird über einen Widerstand 216 an den invertierenden Eingang des Operationsverstärkers 213 gegeben. Ein einstellbarer Widerstand 218 ist über einen Widerstand 219 mit dem invertierenden Eingang des Verstärkers 213 verbunden und ermöglicht einen Null-Abgleich der durch die Leitungen 210 und 211 gebildeten phasen verriegelten Schleife.

Das auf diese Weise an den invertierenden Eingang des Verstärkers 213 gegebene Signal gibt den Frequenzunterschied zwischen den auf der Leitung 206 empfangenen Taktimpulsen und den über die Leitungen 210 und 211 empfangenen rückgekoppelten Impulsen an.

Ein Spannungsteiler 221 gibt an den nichtinvertierenden Eingang des Operationsverstärkers 213 eine Spannung von +2,3 V. In gleicher Weise ist die an den invertierenden Eingang des Verstärkers 112 gegebene Spannung ebenfalls +2,3V, wenn der Phasendetektor 202 eine Differenz von 0 zwischen den Folgefrequenzen der auf der Leitung 206 und der auf den Leitungen 210 und 211 empfangenen Impulsfolgen feststellt.

Die am Ausgang 223 des Operationsverstärkers 213 auftretende Spannung ist ebenfalls +2,3V. wenn die Spannungen an dem invertierenden und nicht^!r>vortierenden Eingang des Verstärkers 213 ebenfalls gleich + 2.3V sind. Der Operationsverstärker 213 kann von herkömmlicher Bauart sein, wie z. B. der bekannte Typ 715. Die genannten Spannungen sind selbstverständlich nur Beispiele.

Der Operationsverstärker 213 hat einen ein Tiefpaßfilter aufweisenden Rückkopplungskreis 224. Ein Kendensator 225 im Rückkopplungskreis hat ein Paar gegeneinander parallelgeschaltete Dioden 226 und 227. Die Dioden 226 und 227 bilden einen Amplitudenbegrenzer, der ein zufälliges Phasenverriegeln durch den spannungsgesteuerten Oszillator 204 durch Begrenzung seines Betriebsbereiches verhindert.

Der Ausgang des in F i g. 2 gezeigten Operationsverstärkers 213 ist mit dem Eingang 231 des spannungsgesteuerten Oszillators 204, der in F i g. 5 gezeigt ist, über einen Widerstand 232 und eine Leitung 233 verbunden.

Die Leitung 233 erstreckt sich von der F i g. 2 über die F i g. 3 und 4 zur F i g. 5.

Eine einstellbare Spannung zur Einstellung der Frequenz des spannungsgesteuerten Oszillators 204 wird durch einen einstellbaren Widerstand 235 erzeugt, der über einen festen Widerstand 236 mit dem Eingang 231 des spannungsgesteuerten Oszillators verbunden ist. Der spannungsgesteuerte Oszillator 204 weist Inverter 238 und 239 auf, die mit dem Eingang 231 über Widerstände 241 und 242 verbunden sind. Die Ausgänge der Inverter 238 und 239 sind jeweils mit dem Setz- und Rücksetzeingang eines J-K-Flip-Flops 243 verbunden. Das Flip-Flop 243 hat geerdete /-, K- und Tf-Eingänge. Die Q- und (!»-Ausgänge des Flip-Flops 243 sind mit den Inverterr 238 und 239 über Inverter 244 und 245 verbunden.

Der spannungsgesteuerte Oszillator 204 erzeugt an seinem Ausgang 247 ein Signal mit einer Frequenz, die bnma\ so groß wie die Impulsfolgefrequenz der ct^n

holge 17 ist. Bei dem bevorzugten Ausführungsbeispiel erzeugt der spannungsgesteuerte Oszillator 204 an seinem Ausgang 247 ein Signal mit einer Frequenz, die siebenmal so groß wie die Folgefrequenz der ersten Impulsfolge 17 ist. Um eine Betriebsweise mit unterschiedlichen Impulsfo^efrequenzen zu ermöglichen, können hier nicht gezeigte weitere J-K-Flip-Flops mit einem hier ebenfalls nicht gezeigten zugehörigen Wahlschalter vorgesehen werden, die für Frequenzteilerverhältnisse von 2,4,8 usw. vorgesehen sind.

Das Ausgangssignal des spannungsgesteuerten Oszillators 204 wird über eine Leitung 256 als Taktimpulse an drei J-K-Flip-Flops 257, 258 und 259 eines bis acht zählenden Zählers 261 gegeben. Eine Leitung 262 erstreckt sich von der F i g. 5 über die F i g. 4 und 3 bis zu F i g. 2 und gibt das Ausgangssignal des spannungsgesteuerten Oszillators 204 für eine Teilung durch sieben an den bis sieben zählenden Zähler 209, der seinerseits das geteilte Signal über Leitungen 210 und 211 an den Phasendetektor 202 gibt.

Da der spannungsgesteuerte Oszillator 204 tatsächlich die Impulsfolgefrequenz der ersten Impulsfolge 17 mit sieben multipliziert und der bis sieben zählende Zähler 209 diese multiplizierte Frequenz durch sieben teilt, ergibt sich, daß die Frequenz des über die Leitungen 210 und 211 an den Phasendetektor 202 gegebenen Signals normalerweise gleich der Impulsfolgefrequenz der ersten Impulsfolge 17 ist, die von der in F i g. 1 gezeigten Einrichtung 25 erhalten wird. Der Phasendetektor 202, die Verstärkerstufe 203, der spannungsgesteuerte Oszillator 204, der bis sieben zählende Zähler 209 und die Leitungen 210 und 211 bilden eine phasenverriegelnde Schleife, die die Ausgangsfrequenz des spannungsgesteuerten Oszillators 204 der Eingangsimpulsfolgefrequenz des Phasendetektors 202 aufdrückt.

Zu seiner Funktion weist der bis acht zählende Zähler 261 NAND-Glieder 265, 266 und 267 auf, die in der in F i g. 5 gezeigten Weise geschaltet sind. Ein Modifizierer 269 weist ein weiteres J-K-Flip-Flop 271 auf und ist mit dem bis acht zählenden Zähler 261 verbunden, um die zweite Taktimpulsfolge 19 mit der ersten Taktimpulsfolge 17 zu synchronisieren, soweit der Beginn eines jeden binären Wortes betroffen ist.

Der bis acht zählende Zähler 261 und der Modifizierer 271 weisen außerdem NAND-Glieder 273 bis 278 auf, die in der in Fig.5 gezeigten Weise geschaltet sind. Der bis acht zählende Zähler 261 und der Modifizierer 269 weisen außerdem NAND-Glieder 281 und 282 auf. Das NAND-Glied 281 ist mit seinem Eingang mit den Q- und (^-Ausgängen des Flip-Flops 271 verbunden. Das NAND-Glied 281 ist mit seinem einen Eingang mit dem Ausgang des NAND-Gliedes 281 und mit seinem anderen Eingang über eine Leitung 284 mit dem (^-Ausgang des Flip-Flops 258 des Zählers 261 verbunden. Die Taktimpulse der zweiten Taktimpulsfolge 19 sind daher synchron mit den Bits der Worte des zweiten Stroms 20.

Die sich ergebende zweite Taktimpulsfolge 19 wird über eine Leitung 286, die sich von der F i g. 5 über die Fig.4 und 3 erstreckt, an den Taktimpuls-Eingang 198 des Schieberegisters 181 gegeben. Ein Anschluß 287 ist mit dem Anschluß 198 und der Leitung 286 verbunden, um an dem Daten-Ausgang 200 einen Ausgang für die zweite Taktitnpulsfolge 19 zu schaffen.

Die Erzeugung des Einspeichersignals für das Schieberegister 181 wird nun im einzelnen beschrieben.

Der in Fig.4 gezeigte Zähler 112 steuert zeitlich die Erzeugung des Einspeichersignals für das Register 181 mit Hilfe von drei Leitungen 291, 292 und 293, die sich jeweils von Flip-Flops K, L und Min F i g. 4 bis zu einem NAND-Glied 296 in Fig. 5 erstrecken. Der Ausgang des NAND-Gliedes 296 ist mit den NAND-Gliedern 273 und 276, mit dem ^-Eingang des Flip-Flops 257 des bis acht zählenden Zählers 261 und mit einem Eingang eines NAND-Gliedes 301 verbunden. Der Ausgang des NAND-Gliedes 301 ist mit dem /-Eingang des

ίο Flip-Flops 57, mit einem Eingang des NAND-Gliedes 265, mit einem Eingang eines NAND-Gliedes 302 und mit Hilfe einer Leitung 304 mit dem UND-Glied 116 und dem NAND-Glied 120, 122, 125 und 127 in Fig.4 verbunden.

Eine Leitung 306 verbindet den Q-Ausgang des Flip-Flops 258 mit dem bis acht zählenden Zähler 261 mit dem anderen Eingang des NAND-Gliedes 302. Der Ausgang des N AN D-Gliedes 302 in F i g. 5 ist über eine Leitung 308 mit dem Verschiebe/Einspeichereingang 195 des Registers 181 in Fig. 3 verbunden. Die Leitung 308 erstreckt sich über die F i g. 4, wie dieses gezeigt ist.

Beim Betrieb der gezeigten Anordnung gibt das in

F i g. 5 gezeigte NAND-Glied 302 über die Leitung 308 ein Einspeichersignal an den Eingang 195 des Registers 181, wenn ein Einspeichern von Daten von Schieberegister 28" über die Leitungen 182 in das Schieberegister 181 vorgenommen werden soll. Wie zuvor erwähnt, werden die so in das Schieberegister 181 übertragenen Daten seriell über den Ausgang 200 unter Steuerung durch die zweite Taktimpulsfolge 19 ausgeschoben, die an den Eingang 198 des Schieberegisters 181 gegeben wird. Auf diese Weise werden die durch den zweiten Strom binärer Worte 20 in Fig. 7 gezeigten Daten realisiert.

Die Fig.9 und 10 zeigen zusammen einen Bit-Synchronisierer bei einem weiteren bevorzugten Ausführungsbeispiel.

Die Fig. 11 bis 18 zeigen ein Verfahren und eine Schaltungsanordnung zur Identifizierung und Entfernung von Paritäts-Bits aus einem kontinuierlichen Strom binärer Worte entsprechend einer weiteren Ausführungsform. Dabei werden z. B. von einem Magnetband wiedergegebene oder gesendete binäre Worte mit Paritäts-Bits an den Eingang 253' in Fig.9 gegeben.

Wie in F i g. 9 gezeigt ist, hat der Bit-Synchronisierer eine Verzögerungsschaltung 255', die mit dem Eingang 253' verbunden ist. Die Verzögerungsschaltung 255' weist ein Paar von Invertern 256' und 257' und einen Verzögerungskondensator 258' auf, der mit einem Schaltpunkt zwischen den Invertern 256' und 257' verbunden ist. Die Verzögerungsschaltung 255' erteilt den empfangenen binären Bits eine Verzögerung, um die von einem Flankendetektor 26Γ und einem Frequenzverdoppler 262' bewirkte Verzögerung auszugleichen. Die binären Daten-Bits, die von der Verzögerungsschaltung 255' verzögert werden, werden an ein herkömmliches Verzögerungs-Flip-Flop 263' gegeben, das einen Daten-Eingang 264', einen Daten-Ausgang 265' und einen Taktimpulseingang 266' hat. Der Zweck des Verzögerungs-Flip-Flops 263' ist es, die wiedergewonnenen Daten-Bits an einem Synchronisiererausgang 268' für die; anschließende Entfernung der in diesen Daten enthaltenen Paritäts-Bits zur Verfügung zu stellen.

Der Flankendetektor 261' ist mit dem Eingang 253' verbunden, um an einem Ausgang 269' einen kurzen Impuls oder Nadelimpuls zu erzeugen, wenn immer eine

Signalpegeländerung bei den am Eingang 253' empfangenen Bits auftritt Der Flankendetektor 261' bewirkt daher die Erfassung von Signalpegelflanken in den empfangenen Bits.

Der Flankendetektor 261' hat einen Umformer 271', der mit dem Eingang 253' und einem Exclusive-ODER-Glied 272' verbunden ist, das mit seinem ersten Eingang über eine Leitung 273' mit dem Eingang 253' und mit seinem zweiten Eingang mit dem Ausgang des Inverters

tor über den Inverter 27Γ ausreichend entladen hat, erscheinen erneut ungleiche Signalpegel an den Eingängen des Exciusive-ODER-Gliedes 272', wodurch sich wieder ein hoher Sjgnalpegel am Ausgang des Fhnkendetektors 261' an der Leitung 269' einstellt.

Daraus ist zu erkennen, daß die erfaßten Flanken durch eine Kette negativer Impulse bezüglich eines hohen Signalpegels angegeben werden. Dieses ist in den F i g. 16a bis 161 dargestellt, wobei F i g. 16a ein Beispie!

27Γ verbunden ist. Ein Kondensator ist mit einem io empfangener Datenbits zeigt, die am Eingang 253 Schaltpunkt zwischen dem Inverter 271' und dem auftreten, während Fig. 16b das Ausgangssignal des Exclusive-ODER-Glied 272'verbunden. Flankendetektors 261' zeigt, das den zuvor erwähnten

Die Leitung 273' kann als erste Einrichtung zum hohen Pegel 276' und die die Flanken angebenden Zuführen eines Eingangssignals an das Exclusive- negativen Impulse 277' hat. Die Frequenz der am ODER-Glied 272' mit sich ändernden Signalpegeln in 15 Ausgang 269' des Flankendetektors auftretenden Abhängigkeit der empfangenen Bitflanken angesehen Signale wird mit Hilfe eines Multivibrators 262' werden. Der den Inverter 271' und den Kondensator
274' enthaltende Schaltungsteil kann als zweite
Einrichtung zum Zuführen zweiter wechselnder Signal-

pegeJ in Abhängigkeit der empfangenen BitfJanken 20 Impuls 264' bei jedem eine Flanke angebenden Signal angesehen werden. Diese zweite Einrichtung weist eine 277', das vom Flankendetektor 26Γ erzeugt wird. Eine dritte Einrichtung in Form des Kondensators 274' zur Leitung 264' gibt diese konstante Zeitdauer aufweisen Verzögerung der erwähnten zweiten, sich ändernden den Impulse 264' an zwei NAND-Glieder 265' eines Signalpegel gegenüber den zuvor erwähnten ersten, Phasendetektors 268'. Ein Paar von Leitungen 27Γ und sich ändernden Signalpegeln auf. Das Exclusive-ODER- 25 272' geben an die NAND-Glieder 265' und 266' des Glied 272' kann dann als eine vierte Einrichtung
angesehen werden, die mit der ersten und zweiten
Einrichtung verbunden ist, um die Flanken angebende
Impulse in Verzögerungsintervallen zwischen den

mit Hilte eines
verdoppelt.

Wie in F i g. 16c gezeigt ist, bewirkt der Multivibrator 262' einen eine konstante Zeitdauer aufweisenden

Phasendetektors 268' Bezugssignale 273' und 274' der in den Fig ¹.6d und 16e gezeigten Form. Diese Bezugssignale für die phasenverriegelnde Schleife, von der der Phasendetektor 268' ein Teil ist, werden von dem

ersten und zweiten sich ändernden Signalpegeln zu 30 Digitalzähler 276' erzeugt, der in Fig. 10 gezeigt und erzeugen. später noch näher erläutert wird.

Ist z. B. der am Eingang 253'empfangene Signalpegel Der Ausgang des NAND-Gliedes 265' ist mit dem

der Daten groß, so ist auch das Ausgangssignal des invertierenden Eingang eines Operationsverstärkers Flankendetektors 261'am Ausgang 269' hoch. Sinkt der 277' über einen Widerstand 278' verbunden. Der Pegel der empfangenen Daten am Eingang 253' 35 Ausgang des NAND-Gliedes 266' ist mit dem gleichen

dagegen ab, so erhält auch der Eingang des Exclusive-ODER-Gliedes 272', der mit der Leitung 273' verbunden ist, sofort niedriges Potential, da von der Leitung 273 keine Verzögerung bewirkt wird. Der Eingang des

invertierenden Eingang über einen Inverter 279' und einen Widerstand 28Γ verbunden. Ein einstellbarer Widerstand 282' ist über einen Widerstand 283' mit dem invertierenden Eingang des Verstärkers 277' verbunden

Exclusive-ODER-Gliedes 272', der mit dem Inverter to _und ermöglicht einen Null-Abgleich der phasenverrie-

271' verbunden ist, kann jedoch nicht unmittelbar sein Potential ändern, da dieses durch die Verzögerung des Kondensators 274' verhindert wird. Es tritt daher eine kurze Verzögerung auf, bevor der Eingang des ODER-Gliedes 272' der mit dem Inverter 271' verbunden ist, hohen Pegel annehmen kann. Demzufolge herrschen gleiche Signalpegelbedingungen an den Eingängen des Excluxive-ODER-Gliedes 272' während der kurzen Dauer der vom Kondensator 274' bewirkten

gelnden Schleife mit Hilfe der Leitungen 27Γ und 272'.

Das an den invertierenden Eingang des Verstärkers 277' gegebene Signal gibt daher den Phasenunterschied zwischen den die konstante Zeitdauer aufweisenden Impulsen, die vom Multivibrator 262' abgegeben werden und den Rückkopplungs- oder Bezugsimpulsen, die über die Leitungen 27Γ und 272' erhalten werden.

Ein Spannungsteiler 285' gibt an den nichtinvertieren-

den Eingang des Operationsverstärkers 227' eine

Verzögerung. Am Ausgang des Exclusive-ODER-Glie- 50 Spannung von +2,3 V. In gleicher Weise ist die an den

des 272' liegt daher während der kurzen Verzögerungs- invertierenden Eingang des Verstärkers 277' gegebene

zeit niedriges Potential an. Spannung ebenfalls +2,3 V, wenn der Phasendetektor

1st der Kondensator 274' aufgeladen, so ergeben sich 268' keine Differenz zwischen der Impulsfolgefrequenz

unterschiedliche Signalpegel an den Eingängen des der vom Multivibrator 262' abgegebenen Impulse und

Exclusive-ODER-Gliedes 272', wodurch sich wieder ein 55 d_er Frequenz der über die Leitung 271' und 272'

hoher Signalpegel am Ausgang 269' des Flankendetektors 261' einstellt. Haben die am Eingang 253' empfangenen Daten danach wieder einen hohen Signalpegel, so erhält auch der Eingang des Exclusive-

empfangenen Impulsfolge angibt.

Auch die am Ausgang 286' des Operationsverstärkers 277' auftretende Spannung ist +2,3V, wenn die Spannungen am invertierenden und nichtinvertierenden

ODER-Gliedes 272', der mit der Leitung 273'verbunden £>o Eingang des Verstärkers 277' ebenfalls gleich +2,3V ist, sofort diesen hohen Signalpegel. Gleichzeitig sind. Der Operationsverstärker 277' kann von her

bewirkt der geladene Kondensator 274' eine Verringerung des Signalpegels am Eingang des Exclusive-ODb.K-Gliedes 272'. das mit dem inverter 271'

verbunden ist. Demzufolge führt der Ausgang des *>5 _ter aufweisende Rückkopplung 287'. Ein Kondensator Flankendetektors 261' erneut ein niedriges Potential 288'im Rückkopplungskreis hat ein Paar gegeneinander

kömmlicher Bauart sein, wie z. B. die bekannte Type 715.

Der Operationsverstärker 277' hat eine ein Tiefpaßfii-

während der Dauer der vom Kondensator 274' bewirkten Verzögerung. Nachdem sich der Kondensa-

parallelgeschaltete Dioden 289' und 29Γ. Diese Dioden bilden einen Amplitudenbegrenzer, der ein ungewolltes

Phasenverriegeln durch den spannungsgesteuerten Oszillator 293' durch Begrenzung seines Arbeitsbereiches verhindert, der in F i g. 10 gezeigt ist

Eine Leitung 294' gibt das Ausgangssignal des Operationsverstärkers 277' an den Eingang 295' des spannungsgesteuerten Oszillators 293'. Einstellbare Widerstände 297' und 298', die in F i g. 9 gezeigt sind, ermöglichen eine grobe und feine Einstellung der vom spannungsgesteuerten Oszillator 293' erzeugten Frequenzen. Ό

Der spannungsgesteuerte Oszillator 293' weist Inverter 3Ul', 302' auf, die über Widerstände 303' und 304' mit dem Eingang 295' verbunden sind. Die Ausgänge der Inverter 301' und 302' sind jeweils über Leitungen 306' und 307' mit dem Setz- und Rücksetzeingang eines J-K-Flip-Flops 308' verbunden. Das Flip-Flop 308' hat_geerdete /-, K- und CAEingänge, wobei die Q- und ζλ-Ausgänge des Flip-Flops 308' mit den Invertern 30Γ und 302' über Inverter 310' und 311' verbunden sind.

Der (^-Ausgang des Flip-Flops 308' ist außerdem mit dem Ausgang des spannungsgesteuerten Oszillators 312 über einen Inverter 313 verbunden. Allgemein gesagt, erzeugt der spannungsgesteuerte Oszillator 293' an seinem Ausgang 312 ein Signal, dessen Frequenz gleich 6/jmal so groß der Bit-Impulsfolge der empfangenen Daten am Eingang 253' der in Fig. 9 gezeigten Anordnung ist. wobei η die Anzahl der Wort-Bits in jedem binären Wort und b eine positive Zahl ist. Der spannungsgesteuerte Oszillator 293' erzeugt an seinem 3C Ausgang 312 z.B. ein Signal mit einer Frequenz von 28 MHz, wenn die Bit-Impulsfolgefrequenz der empfangenen Daten am Eingang 253' viermal 10⁶ Bit pro Sekunde ist, wenn jeweils sieben Wort-Bits pro Wort vorgesehen sind und der Faktor bgleich 1 ist.

Um die Arbeitsweise von hier nicht gezeigten Aufzeichnungs- und Widergabeeinrichtungen mit vorgewählten Geschwindigkeiten zu ermöglichen, können Geschwindigkeits-Wahlschalter vorgesehen werden. So sind z.B. in F i g. 9 zwei solche Schalter 315 und 316 gezeigt. Die Betätigung der Schalter 315 und 316 bewirkt die Betätigung von Schalttransistoren 317 und 318. die jeweils mit den Invertern 319 und 320 verbundene Ausgänge haben.

Ein Paar von Leitungen 321 und 322 verbinden die Ausgänge der Inverter 319 und 320 in Fig. 9 mit Eingängen von NAND-Gliedern 323 und 324 einer binären Teilerkette 325, die außerdem ein NAND-Glied 326 aufweist, dessen Eingänge mit den Ausgängen der NAND-Glieder 323 und 324 verbunden sind.

Das NAND-Glied 323 der Teilerkette 325 hat einen Eingang, der mit dem Ausgang 312 des spannungsgesteuerten Oszillators 293' verbunden ist. Das NAND-Glied 324 hat einen über eine Leitung 323 mit dem Q-Ausgang eines J-K-Flip-Flops 329 verbundenen Eingang. Das Flip-Flop 329 wird über eine Leitung 331 vom (^-Ausgang des J-K-Flip-Flops 308' des spannungsgesteuerten Oszillators 293' her angesteuert, um die Arbeitsweise der Teilerkecte 325 zu steuern. Je nach der Betätigung der Wahlschalter 315 und 316 der F i g. 9 teilt so die Teilerkette 325 die Frequenz des Ausgangssignals des spannungsgesteuerten Oszillators mit einem der vorliegenden Wiedergabegeschwindigkeit entsprechenden Divisor.

Der Ausgang des NAND-Gliedes 326 der Teilerkette 325 ist mit einer Leitung 333 verbunden, die dann Taktimpuls!: führt, die niit dem am Ausgang 268' des in F i g. 9 gezeigten Synchronisieren wiedergewonnenen Bits synchron sind.

Wie aus Fig. 10 zu erkennen ist, ist eine Leitung 334 mit der Leitung 328 verbunden, um die zuletzt genannten Taktimpulse an Taktimpuls-Eingänge von drei J-K-Flip-Flops 336, SiT, 338 des Binärzähiers 276' zu geben. Aufgabe des Binärzählers 276' ist das Htrunterteilen der Taktimpulse um den gleichen Faktor, mit dem sie von dem spannungsgesteuerten Oszillator 293' multipliziert wurden. Wird z. B. angenommen, daß der zuvor erwähnte Faktor b gleich 1 ist, ferner, daß der Faktor 11 gleich 7 ist, so kann der Digitalzähler 276^_ein bis sieben zählender Zähler sein.

Die Q- und (^-Ausgänge des Flip-Flops 338 des Digitalzählers 276' sind nicht nur mit den Leitungen 27Γ und 272' verbunden, wie dieses zuvor erwähnt wurde, sondern außerdem mit Eingängen von NAND-Gliedern 34ϊ und 342 im Zähler 276'. Das NAND-Glied 341 und ein weiteres NAND-Glied 344 sind mit dem (^-Ausgang des Flip-Flops 337 verbunden. Der Ausgang des NAND-Gliedes 341 ist mit dem y-Eingang des Flip-Flo£s 336 verbunden.

Der Q-Ausgang des Flip-Flops 336 ist mit einem zweiten Eingang des NAND-Gliedes 342 verbunden. Der Ausgang des NAND-Gliedes 342 ist mit dem /^-Eingang des Flip-Flops 337 verbunden. Der Q-Ausgang des Flip-Flops 336 ist mit dem /-Eingang des Flip-Flops 337 verbunden, mit einem weiteren Eingang des NAND-Gliedes 344 und mit einem Eingang eines weiteren NAND-Gliedes 346. Der Ausgang des NAND-Gliedes 344 ist über einen Inverter 347 mit dem J-Eingang des Flip-Flops 336 verbunden.

Der ^-Ausgang des Flip-Flops 337 ist mit einem weiteren Eingang eines NAND-Gliedes 346 verbunden. Der O-Ausgang des Flip-Flops 338 ist mit einem weiteren Eingang des NAND-Gliedes 346 verbunden. Eine Leitung 349 verbindet die Taktimpuls-Leitung 333 mit einem vierten Eingang des NAND-Gliedes 346.

Das NAND-Glied 346 spricht auf die erzeugten Taktimpulse der Leitung 333 und auf einen vorbestimmten Zählerstand des Digitalzählers 276' an, um das in Fi g. 9 gezeigte Flip-Flop 263' über einen Inverter 351 und eine Leitung 352 anzusteuern. Die so an den Eingang 266' des Flip-Flops 263' gegebenen Impulse betätigen diese die Bit wiedererzeugende Einrichtung nur während des Auftretens eines Mittenteils eines jeden empfangenen Bits. Dieses ist ein wesentliches Merkmal, da die Mittenteile der empfangenen Bits spannungsmäßig besser definiert sind als die Flankentei-Ie der Bits.

Zurückkommend auf den in F i g. 9 gezeigten Phasendetektor 268' sind die am Ausgang des N AN D-Gliedes 265' durch Addition der Ausgangssignale des Multivibrators 262' und der des (^-Ausgangs des Flip-Flops 283' des Digitalzählers 276' auftretenden Impulse in Fig. 16f unter 354 gezeigt. In gleicher Weise sind die am Ausgang des NAND-Gliedes 266' durch Addition des Ausgangssignals des Multivibrators 262' und des Ausgangssignals am Q-Ausgang des Flip-Flops 338 auftretenden Impulse unter 355 in F i g. 16g gezeigt. Durch den Inverter 279" im Phasendetektor 268' werden die Ausgangssignale der NAND-Glieder 265 und 266' rechnerisch addiert, wobei das Ausgangssignal des NAND-Gliedes 266' vom Ausgangssignal des NAND-Gliedes 265' subtrahiert wird. Das Ergebnis dieser Subtraktion wird an den invertierenden Eingang des Operationsverstärkers 277' gegeben und ist durch die in F i g. 16h gezeigte Signalform dargestellt.

Wie aus dem mittleren Teil der Fig. 16c hervorgeht,

erzeugt der Multivibrator 268' keinen weiteren Impuls, wenn ein Bit eines gegebenen Wertes einem Bit gleichen Wertes folgt. Infolge der elektronischen Schwungscheibenwirkung des spannungsgesteuerten Oszillators 293' wird für das in F i g. 9 gezeigte Flip-Flop 263' jedoch immer noch ein Ansteuerimpuls für jedes empfangene Daten-Bit erzeugt. Demer tsprechend zeigt die Fig. 16i einen Ansteuerimpuls 358 für jedes empfangene Datenbit. Wie zuvor erwähnt, tritt jeder dieser Impulse beim Auftreten eines Mittenteils des empfangenen Datenbits auf, um das Flip-Flop 263' über die Leitung 252' und den Eingang 266' anzusteuern, um ein entsprechendes Daten-Bit am Ausgang des Bit-Synchronisierers 268' wiederzugewinnen.

Als ein wichtiges Merkmal der gerade beschriebenen Ausführungsform arbeitet der in den Fig.9 und 10 gezeigte Bit-Synchronisierer nicht nur als ein Bit-Synchronisierer, der wiedergewonnene Daten-Bits und entsprechende Taktimpulse erzeugt, sondern darüber hinaus auch als Frequenz-Synthetisierer, der Signale für die Erzeugung einer weiteren Taktimpulsfolgefrequenz und für weitere Einrichtungen außer dem Synchronisierer erzeugt.

Zu diesem Zweck verbindet ein Paar von Leitungen 361 und 362 die Q- und (^-Ausgänge des Flip-Flops 338 des Digital-Zählers 276' mit Teilen einer die Paritäts-Bits entfernenden Einrichtung, die in den F i g. 10 bis 14 gezeigt und im folgenden näher beschrieben wird.

Aus der Erläuterung des in den Fig. 9 und 10 gezeigten Bit-Synchronisierers ergibt sich, daß der J< > Phasendetektor 268', der Schleifenverstärker 277' und das Filter 287', der spannungsgesteuerte Oszillator 293' und der Digitalzähler 276' in einer phasenverriegelnden Schleife geschaltet sind, die Taktimpulse für den Betrieb des in den F i g. 9 und 10 gezeigten Bit-Synchronisierers und für die in den Fig. 11 bis 14 gezeigte Einrichtung zur Entfernung der Paritäts-Bits erzeugt.

Zur Einstellung des Multivibrators 262' des Bit-Synchronisierers auf unterschiedliche Bandgeschwindigkeiten, wie diese durch die Wahlschalter 315 und 316 gewählt sind, sind die Ausgänge der Inverter 319 und 320 der F i g. 9 mit Eingängen von Invertern 371 und 372 verbunden, deren Ausgänge mit Schalt-Transistoren 373 und 374 verbunden sind. Eine Leitung 375 gibt Ausgangssignale der S< nalttransistoren 373 und 374 in herkömmlicher Weise als Vorspannung an den Multivibrator 262', wodurch die Dauer der konstante Zeit aufweisenden Impulse 264' (vgl. Fig. 16c) geändert wird, so daß die Impulsbreite im idealen Fall einer halben Bitbreite bei jeder gewählten Bandgeschwindig- so keit entspricht.

Ein Beispiel für die Signalform der synchronisierten, regenerierten Daten, die am Ausgang 268' des Bit-Synchronisierers auftreten, sind unter 257' in F i g. 17 gezeigt. Wie aus der Signalform 10 zu ersehen ist, befinden sich die binären Worte mit den Paritäts-Bits in der Form eines kontinuierlichen Stroms binärer Worte. Dadurch ergibt sich das Problem der Identifizierung der Worte beim Fehlen von Angaben über den Wortanfang oder das Wortende ebenso wie das bo Problem der Identifizierung der Paritäts-Bits, die sowohl binäre »O«-Bits als auch binäre »1 «-Bits sein können und sich damii von den Daten-Bits nicht unterscheiden.

Allgemein hat jedes der Worte 412, 413, 414 und 415 *>5 des Stroms 251' der binären Worte η Wort- und ρ Paritäts-Bits. Bei dem gezeigten Beispiel sind sieben Wort- oder Daten-Bits und ein Paritäts-Bit für jedes Wort vorgesehen. Ist die Anzahl der binären »!«-Wort oder Daten-Bits in einem Wort ungerade, so ist dai Paritäts-Bit dieses Wortes eine binäre »0«. lsi andererseits die Anzahl der binären »!«-Wort- odei Daten-Bits in einem Wort gerade, so ist das Paritäts- BiI in diesem Bit eine binäre »1«. Daher ist die Anzahl dci binären »!«-Wort- und Paritäts-Bits in jedem Wori ungerade. Dadurch wird die Verbesserung der binären Übergänge in dem Code maximal.

Die in Fig. 17 gezeigte Signalform 417 stellt eine Folge von Taktimpulsen entsprechend den Daten 25Γ dar. Bei den in Fig. 17 dargestellten Taktimpulsen sind lediglich die Vorderflanken der Taktimpulse dargestellt. Tatsächlich haben die Taktimpulse erhebliche Ein- und Ausschaltzeiten, z. B. ein Tastverhältnis in der Größenordnung von 50%.

Wie aus Fi g. 17 zu erkennen ist, wird jedes Wort 412, 413, 414 und 415 des ersten Stroms 25Γ der binären Worte von (n + p) Taktimpulsen begleitet. Da die Anzahl der Taktimpulse für jedes Bit in dem gezeigten Beispiel I ist, hat die Folge von Taktimpulseii 417 acht Taktimpulse für jedes binäre Wort einschließlich des Paritäts-Bits im ersten Strom 251' der binären Worn:.

Entsprechend dem neuen Verfahren bzw. der Schaltungsanordnung weist die phasenverriegelnde Schleife des Bit-Synchronisierers den Digitiil-Zähler 276' und den spannungsgesteuerten Oszillator 293' auf, mit denen Taktimpulse zur Betätigung der die Paritäts-Bits entfernenden Einrichtung erzeugt werden, die jetzt beschrieben wird.

Im einzelnen erzeugt der (^-Ausgang des Flip-Flops 338 des Digitalzählers 276' des in den Fig. 9 und 10 gezeigten Bit-Synchronisierers Taktimpulse der in Fig. 17 unter 417 gezeigten Form für die Schiebesteuerung eines ersten Registers über eine Leitung 361 der die Paritäts-Bits entfernenden Einrichtung bei einer ersten Taktfrequenz. Dieses erste Register umfaßt Schieberegister 428, 428' und 428", die in den Fig. 11 und 12 gezeigt und nachfolgend näher beschrieben sind. Außerdem gibt auch der ^-Ausgang des Flip-Flops 338 des Digitalzählers 276' des Rit-Synchronisiercrs Impulse für die Taktsteuerung eines Zählers 511 eines Folgedekoders 512, der in Fig. 12 gezeigt ist und ein Teil der die Paritäts-Biis entfernenden Einridiiung bildet, über eine Leitung 362.

Darüber hinaus erzeugen der spannungsgesteuerte Oszillator 293' und die Teilerkette 32i> des in F i g. 9 und lOgezeig'ien Bit-Synchronisierers über eine Leitung 333 Impulse zum Ansteuern des bis acht zählenden Zählers 661 (vgl. Fig. 13) der die Paritäts-Bits entfernenden Einrichtung. Wie aus der nachfolgenden Beschreibung noch klarer wird, besteht eine Funktion des bis acht zählenden 2'ählers 661 darin, über eine Leitung 686 Taktimpulse der in F i g. 17 unter 419 gezeigten Art zur Betätigung eines Registers 581 der die Paritäts-Bits entfernenden Einrichtung (vgl. Fig. 14) mit einer zweiten Taktimpulsfolgefrequenz zu erzeugen und an einem zweiten Ausgang 687 der Anordnung einen zweiten Strom von Taktimpulsen abzugeben, der einem zweiten Strom von Daten entspricht, der die Parilätsbits nicht mehr enthält.

In Fig. 17 ist der zweite Strom von binären Worten durch die Signalform 200' dargestellt. Bei dem gezeigten bevorzugten Ausführungsbeispiel hat die zweite Folge von Taktiinpulsen 419 η Taktimpulse für jeweils (n + p) Taktimpuise der ersten Folge 417. So hat z. B. die zweite Folge von Taktimpulsen 419 sieben Taktinipulse für jeweils acht Taktimpulse der ersten Taktimpulsfoltro 417.

Dieses kann als Fortlassen des dem Paritäts-Bit zugeordneten Taktimpulses der ersten Folge angesehen werden.

Wie aus der Signalfonn 200' zu erkennen ist, ist der zweite Strom binärer Worte nicht allein durch das Fortlassen der Paritäts-Bits gekennzeichnet, sondern gleichzeitig durch eine Ausdehnung der binären Worte oder Daten in die Zeitdauern hinein, die zuvor von den entfernten Paritäts-Bits ausgefüllt wurden. Jedes Wort 412', 413', 414' und 415' des zweiten Stroms 200' binärer Worte erstreckt sich so über das Zeitintervall, das im ersten Strom 251' von dem entsprechenden Wort und dem zugehörigen Paritäts-Bit besetzt war.

Anhand der Fig. 11 bis 15 wird ein Verfahren und eine Schaltungsanordnung zur Realisierung der in Fig. 17 gezeigten Merkmale erläutert.

Der erste Strom 251' binärer Worte mit Paritäts-Bits wird von dem Ausgang 268' (vgl. F i g. 9) des Bit-Synchronisierers über eine Leitung 400 und einen Eingang 427 an ein erstes Schieberegister 428 gegeben. Das Schieberegister 428 kann von herkömmlichem Aufbau sein, wie z. B. das Schieberegister vom Typ SN74164 von Texas Instruments.

Das Schieberegister 428 hat (n+p) bistabile Stufen 431, 432, 433, 434, 435, 436, 437 und 438, wobei η die Anzahl der Wort- oder Daten-Bits in jedem Wort und ρ die Anzahl von Paritäts-Bits in jedem Wort des ersten Stroms 25 Γ binärer Worte ist, der über den Eingang 427 empfangen wird. In diesem Fall sind sieben Daten-Bits und ein Paritäts-Bit für jedes Wort vorgesehen, so daß die Anzahl der bistabilen Stufen im Schieberegister 428 gleich acht ist.

Das Schieberegister 428 hat ein NAND-Glied 441, das als ein Inverter zum Empfang der Daten über den Eingang 427 geschaltet ist. Der Ausgang des NAND-Gliedes ist mit dem /?-Eingang des ersten Flip-Flops 431 über eine Leitung 442 verbunden. Andererseits ist der Ausgang des NAND-Gliedes 441 über einen Inverter 443 mit dem S-Eingang des ersten Flip-Flops 431 verbunden.

Zum Betrieb des Schieberegisters 428 werden die über eine Leitung 361 und einen Eingang 446 aufgenommenen Taktimpulse an die Takt- oder CP-Eingänge der Flip-Flops 431 bis 438 über einen Inverter 447 gegeben. Diese Taktimpulse gehören zur ersten Folge der Taktimpulse 417, die in F i g. 17 gezeigt ist. Die Betätigung der Lösch- oder CL-Eingänge der Flip-Flops 431 bis 438 ist bei der vorliegenden Anwendung nicht gewünscht, so daß der allgemeine Lösch-Eingang 448 des Schieberegisters, mit dem die Lösch-Eingänge der Flip-Flops 431 bis 438 über einen inverter 449 verbunden sind, über eine Leitung 453 mit dem binären »1 «-Signal führenden Ausgang eines NAND-Gliedes451 verbunden ist, wie dieses in Fig. 13 gezeigt ist.

Die gezeigte Einrichtung zur Entfernung des Paritäts-Bits weist zwei weitere Schieberegister 428' und 428" auf, die mit dem Schieberegister 428 identisch sind und Eingänge und Ausgänge haben, die mit den Eingängen und Ausgängen des Schieberegisters 428 identisch sind. In F i g. 12 werden für die Schieberegister 428' und 428" daher die gleichen Bezugszeichen benutzt wie für das Schieberegister 428 der F i g. 11, mit der Ausnahme, daß ein Strich oder Doppelstrich diesen nachgestellt ist, um die Eingänge und Ausgänge der Schieberegister 428' und 428" jeweils von denen der Schieberegister 428 zu unterscheiden.

Das in F i g. 11 gezeigte Schieberegister 428 hat parallele Ausgänge 461, 462, 463,464, 465, 466, 467 und 468, an denen die verschobenen (n +p) oder (n+ 1) Bits des ersten Datenstroms 251' erscheinen. Die Schieberegister 428' und 428" haben entsprechende parallele Ausgänge, wie dieses in F i g. 12 gezeigt ist.

Der Ausgang 468 des Schieberegisters 428 ist über eine Leitung 471 mit dem Eingang 427' des Schieberegisters 428' verbunden. In gleicher Weise ist der Ausgang 468' des Schieberegisters 428' über eine Leitung 472 mit

ίο dem Eingang427" des Schieberegisters 428" verbunden. Um die Identifizierung der Paritäts-Bits zu ermöglichen, werden m(n+p) Wort- und Paritäts-Bits des ersten Datenstroms 251' in die Schieberegister 428,428' und 428" durch die erste Folge von Taktimpulsen 417 eingeschoben, wobei m eine positive ganze Zahl größer ais 2, η die Anzahl der Wort- oder Daten-Bits in einem Wort und ρ die Anzahl der Paritäts-Bits in jedem Wort des ersten Daten-Stroms sind. Hat jedes Wort nicht mehr als ein Paritäts-Bit, dann werden m(n+\) Wort- und Paritäts-Bits in die Schieberegister 428, 428' und 428" eingeschoben. Es ist zu erkennen, daß m bei dem gezeigten Ausführungsbeispiel gleich 3 ist, da drei Schieberegister 428,428' und 428" vorgesehen sind.

In diesem Zusammenhang ist jedoch darauf hinzuweisen, daß es unrichtig wäre zu sagen, daß m Worte oder hier drei Worte in die Schieberegister 428,428' und 428" eingeschoben werden. Damit dieses möglich wäre, müßte der erste Datenstrom 251 Angaben über die Wort-Anfänge oder/und Wort-Enden enthalten. Wie aber aus der in Fig. 17 gezeigten Signalform 251 zu erkennen ist, sind derartige Angaben im von dem Bit-Synchronisierer empfangenen Datenstrom nicht vorhanden. Darüber hinaus ist die Form der Paritäts-Bits identisch mit der der Wort- und Daten-Bits.

Dementsprechend wird eine Anordnung zur Identifizierung der Paritäts-Bits benutzt, ohne daß eine Identifizierung der Wörter hinsichtlich ihrer Anfänge und Enden vorgenommen wird.

Die Paritäts-Bit-Identifizierung nach dem neuen Verfahren umfaßt eine Bestimmung der (n+p) oder (n+1) Bits des ersten Stroms 25Γ binärer Worte daraufhin stattfindet, ob die Anzahl der binären »1«-Bits in den (n+p) oder (n+1) Bits gerade oder ungerade ist. Anhand des durch die Signalform 251' in Fig. 17 dargestellten bevorzugten Ausführungsbeispiels ist daran zu erinnern, daß das Paritäts-Bit eine binäre »0« ist, wenn die Anzahl der binären »!«-Wort- oder Daten-Bits in dem jeweiligen Wort ungerade ist, wie dieses z.B. für das Wort 412 in Fig. 17 der Fall ist.

Umgekehrt ist das Paritäts-Bit eine binäre »1« wenn die Anzahl der binären »1«-Wort- oder Daten-Bits in dem jeweiligen Wort gerade ist, wie dieses z. B. bei den Worten 413,414 und 415 in F i g. 17 der Fall ist

Jedes Wort im ersten Datenstrom 251' hat daher eine ungerade Anzahl von binären »1«-Wort- und Paritäts-Bits. Darüber hinaus sind bei den; bevorzugten Ausführungsbeispiel die Wort- oder Daten-Bits an zugehörigen ersten Stellen angeordnet, während die Paritäts-Bits an zugeordneten zweiten Stellen an den unterschiedlichen Worten des ersten Datenstroms 25Γ angeordnet sind.

Auf der Basis dieser Fakten wurde theoretisch und experimentell nachgewiesen, daß eine Identifizierung der Paritäts-Bits möglich ist, wenn kontinuierlich bestimmt wird, ob die binären »1«-Wort- und Paritäts-Bits in jedem Satz von empfangenen (n+p) oder (n+1) Bits des ersten Datenstroms 251' ungerade oder gerade ist Im einzelnen wird eine Ungerade/Gerade-Bestiin-

mung für m(n+p) Bits aus dem ersten Strom 251' binärer Worte durchgeführt, wobei m eine positive ganze Zahl größer als I₁ η die Anzahl der binären Wortoder Daten-Bits in jedem Wort und ρ die Anzahl der Paritäts-Bits in jedem Wort sind. Die letztere Bestimmung wird ausgeführt, indem bestimmt wird, ob die Anzahl der binären »1«-Bits in jedem Satz von (n+p) Bits der genannten m(n+p) Bits gerade oder ungerade ist. In dem gezeigten Fall wird die Bestimmung durchgeführt, indem geprüft wird, ob die Anzahl der binären »!«-Bits in jedem Satz der (n+1) Bits der genannten m(n +1) Bits gerade oder ungerade ist.

Die Ungerade/Gerade-Bestimmung wird vorzugsweise gleichzeitig für mindestens einige Sätze von (n+p) oder {n+1) Bits der m(n+p) oder m(n+ 1) Bits durchgeführt.

Bei dem gezeigten bevorzugten Ausführungsbeispiel weisen die Einrichtungen zur Durchführung dieser Ungerade/Gerade-Bestimmungen drei Paritäts-Prüfer 475,475' und 475" auf, die einander identische Eingänge und Ausgänge haben. Diese Paritäts-Prüfer, die in den F i g. 11 und 12 gezeigt sind, können von herkömmlicher Bauart sein, wie z. B. die Ungerade/Gerade-Paritätsprüfer des Typs SN 74180 von Texas Instruments.

Wie in F i g. 11 gezeigt ist, haben die Paritätsprüfer 475, 475' und 475" eine Anzahl von EXCLUSIV-NOR-Gliedern 477, zwei EXCLUSIV-ODER-Glieder 478, einen Inverter 479, eine Anzahl von UND-Gliedern 481 und zwei NOR-Glieder 482.

Der Paritätsprüfer 475 hat acht Eingänge 483, 484, 485, 486, 487, 488, 489 und 490, die jeweils mit Ausgängen 461, 462, 463,464,465, 466,467 und 468 des Schieberegisters 428 verbunden sind. Entsprechende Verbindungen sind für entsprechende Anschlüsse der Paritätsprüfer 475' und 475" vorgesehen, wie dieses in Fig. 12 gezeigt ist.

Entsprechend der herkömmlichen Bauart hat jeder Paritäts-Prüfer 475, 475' und 475" einen Gerade-Eingang 492,492' und 492". Die Paritätsprüfer 475,475' und 475" haben außerdem einen Gerade-Ausgang 494, 494' und 494". Der Gerade-Ausgang eines Paritätsprüfers führt eine binäre »1«, wenn die Anzahl der binären »1«-Bits, die an die Eingänge 483 bis 490 oder 483' bis 490' oder 483" bis 490" gegeben werden, gerade ist. Die Paritätsprüfer 475,475' und 475" haben außerdem einen Ungerade-Ausgang 495,495' und 495".

Der Ungerade-Ausgang eines Paritäts-Prüfers erreicht den Wert einer binären »1«, wenn die Anzahl der binären »!«-Bits die an die Eingänge 483 bis 490,483' bis 490' oder 483" bis 490" gegeben werden, ungerade ist.

Die Gerade-Eingänge 492.492' und 492" werden mit einem binären »!«-Potential verbunden, das über ein NOR-Glied 497 über Leitungen 498 und 499 zugeführt wird. Das NAND-Glied 497 ist in Fig. 12 gezeigt, und die Leitungen 499 erstrecken sich über die F i g. 11 und 12.

Die Gerade-Ausgänge 494, 4a4' und 494" der Paritäts-Prüfer 475, 475' und 475" sind über Leitungen 553, 554 und 555 mit einem NAND-Glied 556 verbunden. Die Ungerade-Ausgänge 495,495' urH 195" sind über Leitungen 557, 558 und 559 mit einem NAND-Glied 560 verbunden.

Der Ausgang des NAND-Gliedes 556 ist über einen Inverter 562 mit dem K-Eingang des ersten J-K-Füp-Flops 563 des Folgedekoders verbunden. Der Ausgang des NAND-Gliedes 560 ist mit einem Eingang eines NOR-Gliedes 565 verbunden, dessen Ausgang mit dem J-Eingang des Flip-Flops 563 verbunden ist.

Der Folgedekoder 512 hat drei weitere J-K-Flip-Flops 567, 568 und 569. Die Lösch-Eingänge (CL) der Flip-Flops 563,567,568 und 569 sind über eine Leitung 571 mit dem Ausgang des zuvor erwähnten NAND-Gliedes 597 verbunden, der ein binäres »!«-Signal führt. In gleicher Weise ist der P-Eingang dieser Flip-Flops über eine Leitung 571 und eine Leitung 572 mit dem Ausgang des NAND-Gliedes 497 verbunden, der fest auf dem binären »1 «-Pegel gehalten wird.

Ό Der Ausgang des Inverters 562 und der (^-Ausgang des Flip-Flops 563 sind mit Eingängen eines NAND-Gliedes 575 verbunden. Der (^-Ausgang des Flip-Flops 567 ist mit einem Eingang eines NAND-Gliedes 576 und außerdem über eine Leitung 577 mit Eingängen weiterer NAND-Glieder 578 und 579 verbunden, die dem in F i g. 13 gezeigten, bis acht zählenden Zähler 661 zugeordnet sind.

Eine Leitung 582 verbindet den (^-Ausgang des Flip-Flops 568 mit weiteren Eingängen der NAND-Glieder 578 und 579. Der Q-Ausgang des Flip-Flops 568 ist mit einem Eingang eines NOR-Gliedes 583 verbunden. Der (^-Ausgang des Flip-Flops 569 ist mit einem Eingang eines NAND-Gliedes 584 und über eine Leitung 585 mit weiteren Eingängen der NAND-Glieder 578 und 579 verbunden. Der (^-Ausgang des Flip-Flops 569 ist mit einem weiteren Eingang des NOR-Gliedes 583 und außerdem mit einem Eingang eines NAND-Gliedes 587 verbunden.

Der Ausgang des NAND-Gliedes 575 im Folgedekoder 512 ist mit weiteren Eingängen der NAND-Glieder 584 und 587, mit einem Eingang eines NAND-Gliedes 588, mit einem Eingang eines NOR-Gliedes 589 über einen Inverter 591 und mit dem /-Eingang des Flip-Flops 569 verbunden. Der Ausgang des NOR-Gliedes 583 ist mit einem weiteren Eingang eines NAND-Gliedes 576 und über einen Inverter 592 mit dem anderen Eingang des NOR-Gliedes 589 verbunden. Der Ausgang des NOR-Gliedes 589 ist seinerseits mit dem J- Eingang des Flip- Flops 567 verbunden.

to Der Ausgang des NAND-Gliedes 576 ist mit Eingängen des NOR-Gliedes 565 und des NAND-Gliedes 588 verbunden. Der Ausgang des NOR-Gliedes 565 ist mit dem /-Eingang des Flip-Flops 563 und der Ausgang des NAND-Gliedes 588 mit dem K-Eingang des Flip-Flops 567 verbunden. Der Ausgang des NOR-Gliedes 589 ist mit dem /-Eingang des Flip-Flops 567 verbunden.

Der Ausgang des NAND-Gliedes 584 ist über einen Inverter 594 mit dem /-Eingang des Flip-Flops 568 verbunden. Der ^-Eingang des Flip-Flops 569 ist außerdem mit dem Ausgang des NAND-Gliedes 497 über die zuvor erwähnte Leitung 571 verbunden.

Der Folgedetektor 512 arbeitet mit den Paritäts-Prüfern 475, 475' und 475" und mit dem in F i g. 13 gezeigten, bis acht zählenden Zähler 661 zusammen, um ein Einspeicher- oder Übertragungssignal an den Eingang 596 des Registers 581 immer dann zu geben, wenn ein Einspeichern oder eine Übertragung von Daten vom Schieberegister 428" über die Leitung 602 vorgenommen werden sr'¹

Bei Betrieb der in den Fig. 11 bis 14 gezeigten Einrichtung zur Entfernung der Paritäts-Bits werden drei Worte in die Schieberegister 428,428' und 428" mit Hilfe von Taktimpulsen eingeschoben, die von dem Digitalzähler 276' des Bit-Synchronisierers über eine Leitung 361 zur Verfügung gestellt werden. Mit Hilfe des Folgedekoders 512 werden Bestimmungen durchgeführt, ob die Anzahl der binären »!«-Bits der Wor'. uud

Paritäts-Bits der Inhalt eines jeden Schieberegisters 428, 428' und 428" ungerade oder gerade ist. In diesem Zusammenhang ist eine Betrachtung der Fi g. 15 für die Ungerade/Gerade-Bestimmungen hilfreich. Im einzelnen stellt sich der Folgedekoder 512 anfangs auf einen Zählerstand 7 unter Steuerung der Taktimpulse ein, die ,n die Takt-Eingänge der Flip-Flops 563, 567, 568 und 569 über die Leitung 362 gegeben werden (vgl. F i g. 12). Dann wird mit Hilfe des Folgedekoders 512 eine Bestimmung durchgeführt, ob die Anzahl der binären »1«-Bits in den Inhalten eines jeden Schieberegisters 428, 428' und 428" gerade oder ungerade ist. Wird eine solche ungerade Anzahl in irgendeinem oder zweien der Schieberegister 428, 428' und 428" oder aber in allen dreien der Schieberegister festgestellt, was in Fig. 15 als PNE= 1 dargestellt ist, dann werden die ersten sieben Bits der Inhalt des Schieberegisters 428" an das Register 581 über die Leitungen 602 übertragen, und der Folgedekoder 512 wird auf 0 zurückgesetzt, wie dieses in Fig. 15 durch einen Pfeil zwischen den Zählzuständen »7« und »0« gezeigt ist.

1st andererseits die Anzahl der binären »1 «-Bits in den Inhalten aller Schieberegister 428,428' und 428" gerade, was in Fig. 15 mit PNE=O dargestellt ist, dann findet keine Übertragung von Daten und auch kein Rücksetzen des Folgedekoders statt. Wie im linken Teil der F i g. 15 dargestellt ist, wird die Zählung des Folgedekoders 512 fortgesetzt, bis eine Bedingung PNE=X festgestellt wird. In diesem Augenblick werden die Daten vom Register 428 an das Register 581 über die Leitungen 602 übertragen und der Folgedekoder in seinen O-Zustand zurückgesetzt. Dieses wird durch jeden der von den einzelnen Stellungen 8 bis 15 zu der O-Stellung in Fig. 15 führenden Pfeile dargestellt. Wie durch einen vom Zählzusland 15 zurück zum Zählzustand 8 führenden Pfeil angegeben ist, wird der Folgedekoder 512 in seine Zählstellung 8 zurückgesetzt, um einen neuen Suchvorgang durchzuführen, wenn die Bedingung PNE=O nach dem fünfzehnten Zählschritt immer noch auftritt.

Beim Rücksetzen des Folgedekoders 512 in den O-Zustand bei Auftreten einer Bestimmung /Wf= 1 wird eine parallele Übertragung der binären Bits in ihrer gesamten Breite vom Schieberegister 428" in das Parallel-Serien-Schieberegister 581 über eine Anzahl von Leitungen 602 durchgeführt, wie dieses aus den Fig. 12 und 14 zu erkennen ist. Es ist darauf hinzuweisen, daß vom Anschluß 461" des Schieberegisters 428" zum Schieberegister 581 keine Leitung führt. Es ist ebenfalls darauf hinzuweisen, daß der erste so Eingang 605 des Schieberegisters 581 in F i g. 14 geerdet ist. Dieses ist ein wichtiges Merkmal der bevorzugten Ausiührungsform, da damit das Fortlassen der Paritäts-Bits bewirkt wird. Mit anderen Worten, das in dem Schieberegister 428" in dem dem Ausgang 461" zugeordneten Flip-Flop gespeicherte Paritäts-Bit wird nicht an das Schieberegister 581 übertragen. Daß dieses nicht übertragene Bit tatsächlich das Paritäts-Bit ist, ergibt sich aus der Tatsache, daß die Paritäts-Bits in dem Datenstrom 251 in F i g. 17 an zugeordneten Stellen in den Worten 412, 413, 414 und 415, d.h., bei dem gezeigten Beispiel jeweils am Wortende, angeordnet sind. Die Wort- oder Daten-Bits sind andererseits ebenfalls an zugeordneten, jedoch anderen Stellen angeordnet

Das in F i g. 14 gezeigte Schieberegister 581 hat eine Anzahl von UND-Gliedern 606 und eine Anzahl von UND-Gliedern 607. Das Schieberegister 581 weist außerdem eine Anzahl von NOR-Elementen 608 auf, deren Eingänge mit den UND-Gliedern 606 und 607 verbunden sind, die, wie gezeigt, Flip-Flops 610 ansteuern. Leitungen 612 und 613 verbinden die Lösch-Eingänge der Flip-Flops 610 mit einem binäres »1 «-Potential führenden Ausgang des NAND-Gliedes 451, das in F i g. 13 gezeigt ist.

Ein Schiebe/Einspeicher-Eingang 596 und Inverter 615 und 616 sind zur Umschaltung des Registers 581 für die parallele Übertragung der Daten vom Register 428" zum Register 581 über die Leitungen 602 bei Empfang eines Einspeichersignals am Eingang 596 vorgesehen.

Das Schieberegister 581 wird mit Hilfe eines Takt-Einganges 598 und eines NOR-Gliedes 618 mit Taktimpulsen der in Fig. 17 gezeigten, zweiten Impulsfolge 419 angesteuert. Da die Paritäts-Bits an das Register 581 nicht übertragen werden und da dieses Register von der zweiten Folge der Taktimpulse 419 angesteuert wird, ergibt sich an einem Ausgang 600 des Registers 581 ein zweiter kontinuierlicher Strom binärer Worte, die in F i g. 17 unter 200' dargestellt sind, bei dem die binären Worte des ersten Stroms 251 in die Zeiträume hinein ausgedehnt sind, aus denen die Paritäts-Bits entfernt wurden. Mit anderen Worten wird der Strom von Daten-Bits eines jeden Wortes des zweiten Stroms 200' ausgedehnt, damit dieser die Zeit-Zwischenräume des Stroms der Daten-Bits als auch den Zeitzwischenraum des jetzt entfernten Paritäts-Bits eines zugeordneten Wortes des ersten Stroms 251 ausfüllt.

Das Schieberegister 581 kann von herkömmlichem Aufbau sein, wie z. B. das Parallel-Serien-Schieberegister vom Typ SN74166 von Texas Instruments.

In diesem Zusammenhang ist darauf hinzuweisen, daß die Worte in dem zweiten Strom 200' nicht notwendigerweise synchron mit den entsprechenden Worten des ersten Stroms 251 in der in F i g. 17 gezeigten Weise sein müssen. Vielmehr können die Worte des zweiten Stroms 200' gegenüber den Worten des ersten Stroms 251 infolge normaler Verzögerungen verschoben sein, die in der Praxis beim Betrieb der gezeigten Schaltungsanordnung auftreten.

Die Erzeugung der zweiten Folge von Taktimpulsen 419 für den Betrieb des zweiten Schieberegisters 581 wird jetzt in Verbindung mit Fig. 13 erläutert. Allgemein wird die zweite Taktimpulsfolge durch Erzeugung eines Signals mit Hilfe der ersten Taktimpulsfolge 417, das eine Frequenz hat, die bnmal größer als die Impulsfolgefrequenz der ersten Impulsfolge ist und durch Erzeugung einer Impulsfolge mit Hilfe dieses Signals erzeugt, daß eine Impulsfolgefrequenz von \l\b(n+\)\ hat, wobei b eine positive Zahl ist Bei der gezeigten bevorzugten Ausführungsform ist diese positive Zahl gleich 1. Dementsprechend wird die zweite Taktimpulsfolge 419 durch Erzeugung eines Signals unter Zuhilfenahme der ersten Taktimpulsfolge 417 mit einer Frequenz, die siebenmal so groß wie die Impulsfolgefrequenz der ersten Taktimpulsfolge 417 ist, und durch Erzeugung unter Zuhilfenahme dieses Signals einer Taktimpulsfolge 419 mit einer Impulsfolgefrequenz, die gleich Ve der zuletzt genannten Frequenz ist.

Wie zuvor beschrieben, wird die letztere Frequenz mit der siebenmaligen Impulsfolgefrequenz der Taktimpulsfolge 417 bei dem gezeigten Ausführungsbeispiel mit Hilfe des in den Fig. 9 und 10 gezeigten Bit-Synchror.isierers erzeugt Dadurch wird die gesamte phasenverriegelnde Schleife und der Frequenz-Synthetisierer eingespart die zuvor für die Einrichtune zur

Entfernung der Paritäts-Bits selbst vorgesehen waren.

Wie zuvor erwähnt und in den Fig. 10 bis 13 gezeigt, führt die Leitung 333 von dem spannungsgesteuerten Oszillator 293 und der Teilerkette 325 des Bit-Synchronisierers erzeugte Taktimpulse an die Takt-Eingänge des in F ig. 13 gezeigten und bis acht zählenden Zählers 66!. Der bis acht zählende Zähler 661 weist J-K-Flip-Flops 662, 663 und 664. NAND-Glieder 665, 666 und 667. ein NOR-Güed 669 und Inverter 671, 672 und 673 auf. die, wie in Fig. 13 gezeigt, geschaltet sind. Ein Modifizierer 675. der ein J-K-Flip-Flop 676 aufweist ist mit dem bis acht zählenden Zähler 661 verbunden, um die zweite Taktimpulsfolge 419 mit der ersten Taktimpulsfolge 417 zu synchronisieren, soweit dieses die Anfänge eines jeden binären Wortes betrifft.

Der (^-Ausgang des Fiip-Flops 663 des bis acht zählenden Zählers 661 ist mit einem Eingang eines NAND-Gliedes 678 und mit einem Eingang eines NAND-Gliedes 679 verbunden, wie dieses in Fig. 13 gezeigt ist. Der Ausgang des NAND-Gliedes 578 ist mit dem ^-Eingang des Flip-Flops 662 und über einen Inverter 681 mit dem /-Eingang des Flip-Flops 662 und einem weiteren Eingang des NAND-Gliedes 678 verbunden. Eine Leitung 683 gibt das Ausgangssignal des NAND-Gliedes 673 an den Eingang 596 des in Fig. 14 gezeigten Schieberegisters 581. Dieses Ausgangssignal des NAND-Gliedes 678 ist das zuvor erwähnte Einspeicher- oder Übertragungssignal, das eine gesteuerte Übertragung der Daten von dem in Fig. 12 gezeigten Schieberegister 428" über Leitungen 602 zu dem in Fig. 14 gezeigten Schieberegister 581 bewirkt, wie dieses bereits erläutert wurde.

Die (p-Ausgänge der Flip-Flops 664 und 676 des bis acht zählenden Zahlers 661 und des Modifizierers 67; sind mit Eingängen eines NAND-Gliedes 685 verbun den, dessen Ausgang mit Eingängen des Inverters 67; und des NAND-Gliedes 679 verbunden ist. Der bis ach zählende Zähler 661 teilt die Impulsfolgefrequenz de Taktimpulsfolge, die von dem Bit-Synchronisierer übe: die Leitung 383 empfangen wird, durch acht. Die sici ergebende und in Fig. 17 unter 419 gezeigte Taktim pulsfolge wird über die Leitung 686 vom Ausgang de;

ίο NAND-Gliedes 679 in Fig. 13 an den Takt-Eingang 59J des Schieberegisters 581 der F i g. 14 gegeben.

Die an das Schieberegister 581 übertragenen Dater werden seriell aus' dem Ausgang 600 der Schaltungsanordnung und der Steuerung durch die zweite Taktim pulsfolge 419 ausgeschoben, die an den Takt-Eingang 598 gegeben wird. Auf diese Weise sind die durch der zweiten Strom binärer Wörter 200' in F i g. 17 dargestellten Daten zu realisieren. Diese Daten 200 können zusammen mit Taktimpuken 419 dann in jeder beliebigen Weise benutzt und weiter dekodiert werden, um die in diesen Daten enthaltene Information zu wählen oder in anderer Weise zu benutzen.

Wie aus den Fig. 12 und 15 zu erkennen ist. ermöglicht die Art eier Ungerade/Gerade-Bestimmung eine erheblicht Vereinfachung des Aufbaus des Folgedekoders. Obwohl eine kompliziertere Ungerade/ Gerade-Bestimmung ein entsprechender Suchvorgang auf den ersten Blick erforderlich erscheint, wurde bei praktischen Versuchen nachgewiesen, daß die nach dem neuen Verfahren durchgeführte Bestimmung für die meisten Anwendungen geeignet ist, wodurch sich die erwähnten Vorteile ergeben.

Hierzu 15 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Verfahren zum Entfernen von Paritätsbits aus einem kontinuierlichen Strom von aus η Datenbits und ρ Paritätsbits aufweisenden Binärwörtern, dadurch gekennzeichnet, daß für m mal n+p aufeinanderfolgende Bits bezüglich jedes der aneinander grenzenden Sätze von aufeinanderfolgenden n+p Bits eine Paritätsprüfung vorgenommen wird, wobei m eine positive ganze Zahl größer als 1 ist, daß durch die Feststellung der Erfüllung der Paritätsbedingung für alle Sätze die Paritätsbits lokalisiert und aus jedem Satz nur die aufeinanderfolgenden Datenbits weiter übertragen werden.

2. Verfanren nach Anspruch 1, dadurch gekennzeichnet, daß