DE3240731A1 - Phasenregelkreis und diesen verwendender miller-decodierer - Google Patents

Phasenregelkreis und diesen verwendender miller-decodierer

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DE3240731A1
DE3240731A1 DE19823240731 DE3240731A DE3240731A1 DE 3240731 A1 DE3240731 A1 DE 3240731A1 DE 19823240731 DE19823240731 DE 19823240731 DE 3240731 A DE3240731 A DE 3240731A DE 3240731 A1 DE3240731 A1 DE 3240731A1
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John Milton 94301 Palo Alto Calif. Yarborough jun.
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SRI International Inc
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Description

Phasenregelkreis und diesen verwendender Miller-Decodierer
Es sind digitale Übertragungs-.und Aufzeichnungssysteme üblich, bei denen unter Anwendung eines selbsttaktenden Codes ein Analogsignal digitalisiert und codiert wird. Das codierte Signal ohne Bittakt wird über einen Übertragungskanal gesendet und/oder aufgezeichnet. Ein Decodierer setzt das Signal wieder in seine ursprüngliche digitale Form um? die dann in die ursprüngliche analoge Form umgesetzt werden kann.
Phasenregelkreise {kurzs PRK) sowie Decodierer zur Decodierung von selbsttaktenden codierten Signalen sind bekannt. Viele Phasenregelkreise können jedoch keine Synchronisation mit einem Eingangsdatenstrom aus periodischen Impulsen^ wobei einer oder mehrere Impulse zwischen tatsächlichen Impulsen ausfallen,, bewirken» Bekannte Miller-Decodierer benötigen ferner komplizierte Logikschaltungen zur Realisierung des Decodiervorgangso
Aufgabe der Erfindung ist die Bereitstellung eines verbesserten Phasenregelkreises und eines diesen verwendenden Miller-DecodiererSj, wobei viele der Wachteile bekannter Phasenregelkreise und Miller-Decodierer vermieden werden sollen} ferner soll es mit dem PRK möglich sein, eine Aufschaltung auf einen periodischen Eingangsimpulsstrom, in dem Impulse fehlen, und eine Aufrechterhaltung dieser Aufschaltung zu erreichen! ferner soll der verbesserte Miller-Decodierer in einfacher Weise realisierbar sein und zuverlässig arbeiten.
Gemäß der Erfindung wird diese Aufgabe durch einen PRK gelöst, der einen gesteuerten Oszillator sowie zwei von diesem angesteuerte N-Teilerzähler aufweist. Ein Phasendetektor, dem Eingänge von den Zählern zugeführt werden, erzeugt einen Ausgang, der der Phasendifferenz der Zählerausgänge entspricht. Der Ausgang des Phasendetektors ist mit dem Oszillator durch ein Tiefpaßfilter-Verstärker-Glied zur Steuerung der Oszillatorfrequenz gekoppelt. Der Eingangssignalstrom wird als Rücksetzsignal einem der Zähler zugeführt. Bei Aufschaltung werden die Zähler mit einer solchen Rate getaktet, daß Rücksetzsignale bei ganzzahlingen Zählerzyklen auftreten. Zum Betrieb mit der erwünschten Oberwellenfrequenz sind in die Kopplung der Zählerausgänge mit dem Phasendetektor Logikglieder eingeschaltet, die den Ausgang entweder vom einen oder vom anderen Zähler sperren, so daß er den Eingang des Phasendetektors nicht erreicht, wodurch eine große Steigerung oder Verringerung der gesteuerten Oszillatorfrequenz in der erforderlichen Weise zur Aufschaltung bei der erwünschten Oberwelle erzielbar ist.
Ein Miller-Code ist dadurch gekennzeichnet, daß er Übergänge aufweist, die in Abständen von einer, eineinhalb und zwei Zeiteinheiten auftreten. Zum Einsatz in einem Miller-Decodierer werden die Zähler des PRK mit solcher Frequenz betrieben, daß für die 1-, 1 1/2- und 2-Zeiteinheits-Perioden des Codes zwei, drei und vier Zählerzyklen vorgesehen sind. Der Miller-Codestrom wird einem Flankendetektor zugeführt, der Impulse aufgrund der Anstiegs- und Abfallflanken des Codestroms erzeugt; diese Impulse dienen als Rücksetzsignale für einen der Zähler im PRK. Dieser eine Zähler treibt einen weiteren Zähler oder zusätzliche Zähler-
stufen, so daß eine Zählung mit mehr als der Kapazität des anderen Zählers des PRKj der nicht rückgesetzt wird, möglich ist.
Ausgänge des einen Zählers mit zusätzlicher Zählkapazität werden einer Zähler-Decodierer-Logik mit zwei Ausgängen zugeführt, wenn der Zähler Zählwerte erreicht, die 1 1/2 bzw. 2 Zeiteinheits-Perioden des Miller-Codes bezeichnen. Der 1 1/2-Zeiteinheits-Ausgang des Decodierers wird als Takteingang einem Ausgangs-Flipflop zugeführt, so daß dieses umkippt, und der 2-Zeiteinheits-Äusgang wird als Setz-Signal zugeführt und setzt das Flipflop, das? wenn es sich im Rücksetzzustand befindet, die decodierten Daten in den richtigen Zustand kippt. Am Ausgang des Flipflops werden Miller-decodierte Daten erhalten»
Taktimpulsinformation zum Takten der Daten wird von einer Taktlogik erhalten, der Eingangssignale vom Flankendetektor und vom Ausgangs-Flipflop zugeführt werden. Die Taktlogik erzeugt bei jedem Übergang des codierten Miller-Eingangs und mit der Äbfallflanke des decodierten Miller-Ausgangs des Ausgangs-Flipflops ein Ausgangs-Taktsignal.
Ferner sind eine Unterlauf- und eine Überlauf-Logik vorgesehen, die das Auftreten von Perioden mit weniger als 1/2 Zeiteinheits-Dauer und mehr als einer 2 1/2fachen Zeiteinheits-Dauer erfassen. Die Ausgänge der Unterlauf- und der Überlauf-Logik entfernen den jeweiligen Zählerausgang vom Eingang des Phasendetektors zur starken Erhöhung bzw. Verringerung der Oszillatorfrequenz, so daß sich der PRK auf die korrekte Oberwellenfrequenz aufschalten kann.
Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert. Es zeigen:
Fig. 1 ein vereinfachtes Blockschaltbild eines Ausführungsbeispiels des Phasenregelkreises;
Fig. 2 Signale, die an verschiedenen Punkten des PRK von Fig. 1 auftreten, zur Erläuterung des PRK-Betriebs bei Normal-, Schnell- und Langsambetrieb des spannungsgesteuerten Oszillators;
Fig. 3 ein vereinfachtes Blockschaltbild eines neuen Miller-Decodierers, in dem der PRK von Fig. 1 verwendet wird;
Fig. 4 ein Blockschaltbild, das den Miller-Decodierer von Fig. 3 im einzelnen zeigt; und
Fig. 5 Signale, die an verschiedenen Punkten des
und 6 Miller-Decodierers nach den Fig. 3 und 4 auftreten, zur Erläuterung der Funktionsweise desselben.
Nach Fig. 1 besteht ein Phasenregelkreis bzw. PRK 8 aus einem spannungsgesteuerten Oszillator (VCO) 10 mit einem Ausgang auf Leitung 12. Der Oszillatorausgang wird einem ersten und einem zweiten Zähler 14 und 16 zugeführt und erhöht gleichzeitig deren Zählerstände. Bei dem gezeigten Ausführungsbeispiel werden N-Teilerzähler verwendet, bei denen jeweils eine Teilung durch N erfolgt und N für beide Zähler gleich ist. Es können z. B. 64-Teilerzähler 14 und verwendet werden, wobei dann Ausgänge jeweils von der sechsten Stufe der Zähler erhalten werden. Die Zählerausgangsstufen sind über Steuerglieder 18 bzw. 20 an die Eingänge eines Phasendetektors 22 angeschlossen, dessen
Ausgang der Phasendifferenz der Ausgänge der N-Teilerzahler entspricht. Der Ausgang des Phasendetektors ist über ein Tiefpaß-Regelfilter- und Verstärkerglied 24 mit dem gesteuerten Oszillator 10 verbunden? so daß die Oszillatorfrequenz so gesteuert wird, daß die Phasendifferenz minimiert wird. Die Steuerglieder 18 und 20 sind normalerweise geöffnet, wenn der PRK auf die erifünschte Oberwelle des Eingangsimpulsstroms aufgeschaltet ist.
Das Eingangssignal zum PRK iifird dem Rücksetzanschluß des zweiten Zählers 16 über eine Eingangsleitung 26 zugeführt» Wenn der PRK in einem Decodierer z. B„ entsprechend Eig. 3 verwendet wird, bezeichnen die Eingangssignale Übergänge in dem codierten Datenstromp wodurch der Zähler 16 bei Empfang jedes Übergangs des Digitaldaten-Eingangssignals rückgesetzt wird.
Die Funktionsweise des PRK 8 wird unter Bezugnahme auf Signalverläufe von Fig. 2 erläuterte Wiederkehrende Daten-Eingangs impulse DO, D1, D2 etc, bewirken ein Rücksetzen des Zählers 16. Der Eingangssignalfluß umfaßt im wesentlichen periodische Impulse, wobei einige Impulse ausfallen können, ohne daß dadurch die Funktion des PRK nachteilig beeinflußt wird? zur Veranschaulichung sind die Eingangsimpulse D3, D5, D6, D8 und D13 als in dem Eingangsimpulsstrom nicht vorhanden angegeben. Während des Normalbetriebs (A in Fig. 2) sind die Zählerausgänge zum Phasendetektor phasengleich und treten mit einer Frequenz gleich der Impulsfolgefrequenz des Eingangssignalstroms auf» Bei Aufschaltung auf den Eingangsstrom erreichen die Zähler 14 und 16 des PRK gleichzeitig einen Zählerstand ISJ in jeder Periode des Eingangs impuls-
Stroms. Infolgedessen wirkt sich das Anlegen eines Rücksetzimpulses an den Zähler 16 bei einem Zählerstand N nicht auf die Punktion des PRK aus.
Es ist zu beachten, daß ausgefallene Impulse im Eingangsdatenstrom keine Auswirkung auf die Funktion des PRK haben, da die Zählerstände ohne Rücksetzen zu Null zurückkehren, wenn die Zähler den Zählerstand N erreichen. Nach Fig. 2 resultieren die ausgefallenen Dateneingangsimpulse (D3, D5, D6, D8 und D13) nicht in einem Verlust der Phasenaufschaltung. Bei dem Decodierer von Fig. 3 wird diese Charakteristik des PRK-Betriebs ausgenützt.
In dem Funktionsbeispiel von Fig. 2 wird der Eingangsimpuls D10 empfangen, bevor die Zähler 14 und 16 den Zählerstand N erreichen, woraufhin der Zähler 16 durch den Eingangsimpuls D10 vor dem Zeitpunkt 10 rückgesetzt wird. Dies bezeichnet eine Phasenänderung im Eingangsdatenstrom und reultiert in einem Ausgangsimpuls vom Zähler 16, der nunmehr demjenigen des Ausgangs vom Zähler 14 voreilt, so daß ein Fehlersignal am Ausgang des Phasendetektors 22 erzeugt und dem Oszillator 10 durch das Filter-Verstärker-Glied 24 zugeführt wird zwecks Erhöhung der Oszillatorfrequenz. Die Erhöhung der Oszillatorfrequenz reduziert die Phasendifferenz in den Ausgängen der N-Teilerzähler, bis die beiden Zähler wiederum phasengleich funktionieren. Wenn das Rücksetz-Eingangssignal mit Verzögerung ankommt, z. B. das Eingangssignal D15 von Fig. 1, eilt der Ausgang des Zählers 16 ebenso demjenigen des Zählers 14 nach, so daß am Ausgang des Phasendetektors 22 ein Fehlersignal erzeugt wird, durch das die Frequenz des Oszillators 10 verringert wird. Wiederum wird die Phasendif-
ferenz in den Ausgängen der N-Teilerzähler verringert,. bis beide Zähler wieder synchron arbeiten.
Bei dem gezeigten PRK ist der statistische Phasenfehler gleich 360°/N. Daraus ist ersichtlich, daß der Divisor N," durch den der Ausgang des gesteuerten Oszillators dividiert wird, für das erforderliche Auflösungsvermögen der Schaltung ausreichend groß ist« Es ist aber zu beachten, daß die Frequenz, bei der der gesteuerte Oszillator 10 schwingen muß, umso höher ist, je größer der Wert von W ist, so daß sich eine Begrenzung der praktischen Größe von N ergibt*
Ferner ist ersichtlich, daß der angegebene PRK sich auf jede von verschiedenen möglichen Oberwellen oder subharmonischen Schwingungen des Exngangsimpulsstroms aufschalten kann= Um den Kreis zum Betrieb bei der erwünschten Oberwellenfrequenz zu zwingen, werden die Glieder 18 und 20 so gesteuert, daß sie verhindern, daß der Ausgang des einen oder des anderen Zählers den Eingang des Phasendetektors erreicht, um eine erhebliche Steigerung oder Verringerung der Oszillatorfrequenz zu bewirken» In Fig. 2 B) ist die Funktion des gesteuerten Oszillators 10 mit der zweifachen erwünschten Frequenz gezeigt, so daß die Zähler 14 und 16 mit der zweifachen erwünschten Frequenz arbeiten,, Zur Verringerung der Oszillatorfrequenz wird dem Steueranschluß des Glieds über eine Leitung 30 ein Sperrsignal zugeführt, so daß der Ausgang des Zählers 16 vom Eingang zum Phasendetektor 22 entfernt wird, wobei das Steuersignal das Glied 20 zwischen den Zeiten 1 und 2 sperrte Infolgedessen wird am Ausgang des Phasendetektors ein großes Fehlersignal erzeugt, das die Oszillatorfrequenz erheblich verringert. Im praktischen
Betrieb kann es natürlich erforderlich sein, das Glied 20 für längere Perioden zu sperren, um eine ausreichende Verringerung der Oszillatorfrequenz für einen ordnungsgemäßen Betrieb zu erreichen.
Fig. 2 C) zeigt die Funktionsweise des Oszillators bei zu niedriger Frequenz. Zur Erhöhung der Oszillatorfrequenz wird dem Steueranschluß des Glieds 18 über eine Leitung 32 zwischen den Perioden 4 und 7 ein Sperrsignal zugeführt, so daß nur der Ausgang des Zählers 16 dem Phasendetektor 22 durch das Glied 20 zugeführt wird, woraufhin das Ausgangssignal des Phasendetektors geändert und ein großes Fehlersignal erzeugt wird, um die Oszillatorfrequenz erheblich zu vergrößern, damit eine Frequenzaufschaltung bei der erwünschten Oberwellenfrequenz des Eingangsimpulsstroms erfolgen kann.
Fig. 3 zeigt einen neuen Miller-Decodierer, der einen PRK 38 der vorstehend unter dem Bezugszeichen 8 von Fig. 1 erläuterten Art enthält. Der PRK 38 umfaßt einen spannungsgesteuerten Oszillator 40, dessen Ausgang über eine Leitung 42 mit den Takteingängen von Zählern 44 und 46 verbunden ist. Ausgänge von der sechsten Stufe jedes Zählers sind über Glieder 48 und 50 mit einem Phasendetektor 52 verbunden. Der Ausgang des Phasendetektors wird bei 54 gefiltert und verstärkt und als Frequenzsteuersignal für den Oszillator 40 genutzt. Beim Betrieb des PRK 38 funktionieren die Zähler 44 und 46 einfach als 64-Teilerzähler. Der Zähler 46 weist einen Rücksetzeingang auf, dem Rücksetzsignale über eine Leitung 56 zugeführt werden. Sperrsignale werden den Gliedern 48 und 50 über Leitungen 62 und 60 von Unterlauf- und
Überlauf-Logikgliedern 64 und 56 zugeführt, wenn sich der Oszillator 40 auf eine unerwünschte subharmonische Schwingung oder Oberwelle des Rücksetzeingangssignals aufschaltet,,
Das codierte Miller-Eingangssignal wird einem Plankendetektor 70 zugeführt, der für jeden Schrittübergang des Eingangssignals einen Ausgangsimpuls erzeugt» In dem Miller-Code werden eine binäre "1", auf die eine binäre 5S1" folgt, oder eine binäre "0", auf die eine binäre "0™ folgte beide durch eine einfache Schrittübergangsdauer dargestellt» Eine binäre "1", auf die zwei binäre ä'0Si folgen? oder eine binäre "0", auf die eine binäre "1"-folgt, wird durch eine eineinhalbfache Schrittübergangsdauer bezeichnet« Eine binäre t!1", gefolgt von einer binären "0% gefolgt von einer binären "1", wird durch eine doppelte Schrittübergangsdauer dargestellt. Wie oben erwähnt, treten Signalpegelübergänge von Miller-codierten Signalen in Abständen von 1f 1 1/2 und 2 Zeiteinheiten auf. aus Fig„ 3 ist ersichtlich-, daß der Ausgang des Flankendetektors 70 auch mit einem ünterlauf-Logikglied 64, einem Überlauf-Logikglied 66 sowie einem Takt-Logikglied 72 verbunden ist» Jeder Eingangsimpuls zum Takt-Logikglied 72 vom Flankendetektor 70 resultiert in einem Datentaktausgang des Takt-Logikglieds 72 auf Leitung 74. Weitere Eingänge für das Takt-Logikglied 72 werden vom Q-Ausgang eines Ausgangs-Flipflops 76 auf Leitung 78 erhalten. Vom Q-Ausgang des Flipflops 76 wird über Leitung 80 ein wiedergewonnener Datenausgang erhalten» Datentaktausgänge von dem Takt-Logikglied 72 werden ebenfalls aufgrund der Anstiegsflanke von Ausgangsimpulsen am Q-Ausgang des Flipflops 76 erhalten«
Der Zähler 46 im PRK 38 umfaßt zwei Zählerstufen mehr als der Zähler 44. Der Ausgang von der sechsten Zählerstufe wird zusammen mit Ausgängen der weiteren siebten und achten Stufe einer Zähler-Decodierer-Logik 82 über Leitungen 84, 86 bzw. 88 zugeführt. Dezimalwerte, die durch Ausgangssignale an den Zählerausgangsleitungen 84, 86 und 88 repräsentiert sind, sind in der Zeichnung in Klammern gezeigt.
Auf der Ausgangsleitung 90 der Zähler-Decodierer-Logik 82 wird ein Signal erzeugt, wenn der Zähler 46 einen Zählerstand von 160 erreicht, so daß das Ausgangs-Flipflop 76 umkippt. Wenn der Zähler 46 einen Zählerstand 224 erreicht, wird auf Leitung 92 der Zähler-Decodierer-Logik ein Ausgang erzeugt, der das Ausgangs-Flipflop 76 setzt, wenn es sich im Rücksetzzustand befindet. Wie bereits erwähnt, resultiert ein übergang des Flipflops 76 vom Setz- in den Rücksetzzustand ebenfalls in der Erzeugung eines Datentaktausgangs durch das Takt-Logikglied 72.
Die niedrigste Betriebsfrequenz des PRK 38 wird erhalten, wenn der Ausgang des 64-Teilerzählers 44 zwei volle Zyklen für die Einheitsperiode des Miller-Codes, drei Zyklen für eine Periode von 1 1/2 und vier Zyklen beim Auftreten der Übergangsschritte in Abständen von 2 Periodeneinheiten hat. Für diese Codeperioden von 1, 1 1/2 und 2 erreicht der Zähler 46 Zählerstände von 128, 192 bzw. 256. Wie in der Beschreibung des PRK erwähnt wurde, kann sich der PRK auf einen periodischen Impulsstrom auch dann aufschalten, wenn darin Impulse fehlen. Bei Verwendung als Miller-Decodierer entfallen einer, zwei oder drei Impulse zwischen aufeinanderfolgenden Impulsen. Wie noch erläutert wird, wird ein
Ausgang des Zählers 46 von > 96 und <160 zur Identifizierung einer Codeperiode 1, ein Ausgang von >160 und <224 zur Identifizierung einer Codeperiode von 1 1/2 und ein Ausgang von >224 und <288 zur Identifizierung einer Codeperiode 2 verwendet»
Wenn der Zähler 46 zwischen aufeinanderfolgenden Rücksetzimpulsen einen Zählerstand von weniger als 96 erreicht^ bedeutet dies den Betrieb des spannungsgesteuerten Oszillators 40 mit zu niedriger Frequenz= Das Unterlauf-Logikglied 64 spricht auf einen solchen niedrigen Zählerstand an und erzeugt ein Nullpegelsignal auf der Äusgangsleitung 62 zur Sperrung des Glieds 48 und zum anschließenden Erhöhen der Oszillatorfrequenz» Ebenso bedeutet, wenn der Zähler 46 zwischen aufeinanderfolgenden Rücksetzimpulsen einen Zählerstand von mehr als 288 erreicht, dies einen Betrieb des Oszillators 40 mit zu hoher Frequenz, und dann erzeugt das Überlauf-Logikglied 66 auf der Äusgangsleitung 60 ein Nullpegelsignal zum Sperren des Glieds 50 in dem PRK* wodurch die Oszillatorfrequenz verringert wird.
Fig. 4 zeigt Einzelheiten des Unterlauf-Logikglieds 64, des Überlauf-Logikglieds 66, des Takt-Logikglieds 72 und der Zähler-Decodierer-Logik 82„ Die Logik 82 umfaßt drei UND-Glieder 94, 96 und 98„ Die (32)- und {64)-Zählerausgangsleitungen 84 und 86 werden als Eingänge dem Glied 94 zugeführt, so daß dessen Ausgang auf Leitung 100 bei dem Zählerstand 96 von einem Niedrig- oder L-Pegel auf einen Hoch- oder H-Pegel geht. Dieser Ausgang wird dazu genutzt, ein Flipflop des Unterlauf-Logikglieds 64 zu setzen.
Alle drei Zähler-Ausgangsleitungen 84, 86 und 88 sind mit Eingängen des UND-Glieds 96 verbunden; dabei ist die eine Leitung 86 über ein NICHT-Glied 102 damit verbunden. Infolgedessen wird der Ausgang des UND-Glieds 96 beim Zählerstand 160 hoch. Dieses Signal wird, wie erwähnt, über die Leitung 90 dem Takteingang des Ausgangs-Flipflops 76 zugeführt, so daß dieses umkippt. Schließlich sind die Eingänge des UND-Glieds 98 direkt mit Ausgangsleitungen 84, 86 und 88 des Zählers 46 verbunden, so daß der Ausgang des UND-Glieds auf Leitung 92 beim Zählerstand 224 hoch wird. Dieser Ausgang setzt das Ausgangs-Flipflop 76, wenn es sich im Rücksetzzustand befindet. Dieser Ausgang des UND-Glieds wird ferner an ein Flipflop angelegt, das in der Überlauf-Logik vorhanden ist, und setzt dieses, wie noch erläutert wird.
Das Takt-Logikglied 72 (vgl. Fig. 4) umfaßt einen Anstiegsflanken-Detektor 106, der auf den Q-Ausgang des Ausgangs-Flipflops 76 anspricht. Der Ausgang des Anstiegsflanken-Detektors 106 ist über ein ODER-Glied 108 mit einem Monoflop 110 verbunden und stößt dieses an. Ein zweiter Eingang des ODER-Glieds ergibt sich durch den Ausgang des Flankenerfassers 70. Somit ist ersichtlich, daß das Monoflop 110 bei jedem Übergang des Miller-codierten Eingangsstroms und immer dann, wenn das Ausgangs-Flipflop vom Setz- in den Rücksetzzustand kippt, angestoßen wird. Der Ausgang des Monoflops auf Leitung 74 ist ein Datentaktsignal zum Takten des Datenausgangs auf Leitung 80.
Fig. 5 zeigt ein Miller-codiertes Eingangssignal des Flankendetektors 70, das Übergänge in Abständen von 1, 1 1/2 und 2 Miller-Zeiteinheiten aufweist. Auf der Zeitskala von Fig.
5, die derjenigen von Fig, 2 entspricht, entsprechen die Miller-Zeiteinheiten Ij, 1 1/2 und 2 jeweils 2f 3 und 4 tatsächlichen Zeiteinheiten der Skala., Der Ausgang des Plankendetektors 70 wird bei Übergängen der Miller-Codepegel als Rücksetzsignal dem Zähler 46 zugeführt. Bei den Signalverläufen von Fig. 5 wird die Funktion gezeigt', bei der der PRK sowohl frequenz- als auch phasenmäßig mit dem Rücksetzsignaleingang verriegelt ist» Infolgedessen treten die Rücksetzsignale vom Flankendetektor 70 nur am Ende eines Operationszyklus des 64-Teilerzählers 44 und der sechsten Stufe des Zählers 46 auf» Es ist somit ersichtlich, daß während der Aufschaltung ein Rücksetzen des Zählers 46 keinen Einfluß auf die Funktion des PRK 38 hat.
Der Ausgang auf Leitung 84 des Zählers 46 ist in Fig. 5 zusammen mit dem im Zähler 46 bei Übergängen des Ausgangs enthaltenen Zählerstand gezeigt. Die 2-p 3- und 4-Zyklen des Ausgangs auf Leitung 84 für die Miller-Zeiteinheiten von 1, 1 1/2 bzw. 2 sind in Fig. 5 gezeigt» Die Anstiegsflanke des Ausgangs des Glieds 96 bewirkt ein Kippen des Ausgangs-Flipflops 76 beim Zählerstand 160. Beim Zählerstand 224, der erreicht wird, wenn ein Miller-Intervall von zwei Einheiten decodiert wird, wird der Ausgang des Glieds 98 hoch, und dieser Übergang setzt das Ausgangs-Flipflop 76. Als das Ausgangs-Flipflop 76 beim Zählerstand 160 gekippt wurde, nahm der Q-Ausgang den Hochpegel an, und dieser Übergang bewirkte ein Anstoßen des Anstiegsflanken-Detektors 106 zur Erzeugung eines Ausgangsimpulses« Somit ist ersichtlich, daß während der ersten Miller-Eingangszeiteinheit von 2 Taktausgänge mit Übergängen im Miller-Eingang bei Zählerständen und 256 und bei einem Übergang im Datenausgang von einem
"1"- in einen "0"-Zustand beim Zählerstand 160 erzeugt werden. Der hohe, niedrige und hohe Ausgangszustand des Q-Ausgangs des Flipflops 76 auf Leitung 80 wird bei Zählerständen 1, 160 bzw. 256 taktmäßig ausgegeben.
In Fig. 5 folgt auf das Miller-Zeiteinheitsintervall 2 ein Miller-Zeiteinheitsintervall 1, während dessen Dauer der Zähler 46 einen Zählerstand 128 erreicht. Während dieser Periode wird kein Kipp- oder Rücksetzsignal vom Glied 96 oder Glied 98 der Zähler-Decodierer-Logik 82 erzeugt, so daß das Ausgangs-Flipflop 76 im Setzzustand bleibt. Am Ende dieses Miller-Zeitintervalls von 1, also zum Zeitpunkt 6, wird der Η-Pegel auf der Datenausgangsleitung 80 durch den Datentaktausgang des Monoflops 110, der zu diesem Zeitpunkt infolge des Übergangs im Miller-Codeeingang erzeugt wird, taktmäßig ausgegeben.
Während des Miller-Zeiteinheitsintervalls 1 1/2, also zwischen den Zeitpunkten 6 und 9, wird durch das Glied 96 beim Zählerstand 160 des Zählers 46 ein Ausgang erzeugt, wodurch das Ausgangs-Flipflop 76 umkippt. Die Anstiegsflanke des Q-Ausgangs des Flipflops 76 wird erfaßt, und der Detektor 106 erzeugt einen Ausgang, der seinerseits das Monoflop 110 anstößt zur Erzeugung eines Taktausgangs zu diesem Zeitpunkt. Ein weiterer Taktausgang wird beim übergang des Miller-Eingangs beim Zählerstand 192 erzeugt. Infolgedessen werden die L-Zustände des Datenausgangs im wesentlichen bei den Zählerständen 160 und 192 des Zählers 46 infolge dieses Miller-Zeiteinheitsintervalls von 1 1/2 taktmäßig ausgegeben.
Gemäß Fig. 4 umfaßt das Unterlauf-Loglkglied 64 zwei Flipflops 120 und 122p deren erstes durch einen Ausgang auf Leitung 100 vom Glied 94 der Zähler-Decodierer-Logik 82 gesetzt wird, wenn der Zähler 46 jeweils einen Zählerstand 96 erreicht. Das Flipflop 120 wird bei jedem Übergang des Miller-Eingangsstroms durch Anschalten seines Rücksetzanschlusses an den Ausgang des Flankendetektors 70 rückgesetzt. Der Q-Ausgang des Flipflops 120 ist mit dem D-Eingang des Flipflops 122 verbunden? und das letztgenannte Flipflop wird von dem Ausgang des Flankendetektors 70 getaktete Somit ist ersichtlich? daß das Flipflop 120 gesetzt wird? wenn der Zählerstand 96 im Zähler 46 vor Rücksetzen des Zählers erreicht wird, und der resultierende Η-Pegel am Q-Ausgang des Flipflops wird dem D-Eingang des Flipflops 122 zugeführt, bevor das Flipflop 122 getaktet wird» Wenn daher das Flipflop anschließend getaktet wird, ist sein Q-Ausgang hoch, so daß das Glied 48 geöffnet wird. Wenn das Flipflop 122 getaktet wird, bevor der Zählerstand 96 erreicht ist, wird sein Q-Ausgang niedrig, so daß das Glied 48 gesperrt wird. Wenn in der erläuterten Weise der Ausgang des Zählers 44 den Eingang zum Phasendetektor 52 durch Sperrung des Glieds 48 nicht erreichen kann, wird am Ausgang des Detektors 52 ein großes Fehlersignal erzeugt, so daß die Frequenz des Oszillators 40 erhöht wird»
Die Signalverläufe der Figo 6 verdeutlichen die Unterlaufund Überlauf-Betriebsbedingungen. Ein doppeltes Miller-Zeiteinheitsintervall zwischen den Zeitpunkten 0 und 4 ist gezeigt, während dessen der Zähler 46 einen Zählerstand von nur wenig mehr als 128 erreicht. Obwohl der Oszillator mit zu niedriger Frequenz für ein ordnungsgemäßes Aufschalten
auf die Miller-Eingangsübergänge arbeitet, wird das Flipflop 120 beim Zählerstand 96 gesetzt, so daß keine Unterlaufsituation angezeigt wird. Während des folgenden einfachen Miller-Zeiteinheitssignals erreicht der Zähler 46 einen Zählerstand von weniger als 96, bevor er rückgesetzt wird. Infolgedessen wird das Flipflop 120 nicht gesetzt, bevor das Flipflop 122 getaktet wird. Somit wird der Q-Ausgang des Flipflops 122 niedrig, wenn das Flipflop getaktet wird, wodurch das Glied 48 gesperrt wird. Beim nächsten Signalausgang vom Flankendetektor 70 am Ende des 1 1/2fachen Miller-Zeiteinheitsintervalls wird das Flipflop 120 gesetzt und das Flipflop 122 getaktet, so daß der Q-Ausgang des Flipflops 122 auf einen hohen Wert zurückkehrt, wodurch das Glied 48 geöffnet wird. Während das Glied 48 gesperrt ist, wird die Frequenz des Oszillators 40 in der erläuterten Weise erhöht.
Das Überlauf-Logikglied 66 von Fig. 4 umfaßt drei zusammengeschaltete Flipflops 130, 132 und 134, deren erstes durch den Ausgang des Zähler-Decodierer-Glieds 98 gesetzt wird, wenn der Ausgang des Glieds einen Zählwert 224 erreicht. Das anschließende Flipflop 132 wird von der Anstiegsflanke des Ausgangs des Zählers 46 auf Leitung 84 getaktet. Bevor das Flipflop 130 beim Zählerstand 224 gesetzt wird, wird der Q-Ausgang des Flipflops 132 niedrig getaktet. Nachdem das FLipflop 130 gesetzt ist, wird jedoch der Q-Ausgang beim nächsten Takteingangsimpuls in den hohen Zustand umgeschaltet, wobei der Impuls beim Zählwert 32 (insgesamt 288) des Zählers 46 auftritt. Wenn der anschließende Miller-Übergang nach dem Gesamtwert 288 auftritt, wird das Flipflop 134 durch den Ausgang des Flankendetektors 70 getaktet, während sein D-Eingang hoch ist, so daß der Q-Ausgang bei dem
Übergang umschaltet, woraufhin das Glied 50 gesperrt ist» Beide Flipflops 130 und 132 werden durch die Miller-Übergänge rückgesetzt.
Fig. 6 zeigt die Funktionsweise des VCO 40 mit zu hoher Frequenz, beginnend zum Zeitpunkt 13. Das Setzen des Flipflops 130 durch den Ausgang des Glieds 98 beim Zählerstand 224 ist zusammen mit dem Takten des Flipflops 132 beim Zählerstand 32 {d. h. um 64 später bei einem Gesamtzählerstand von 288) und mit dem Rücksetzen der Flipflops 130 und 132 sowie dem Takten des Flipflops 134 bei dem Miller-Übergang bei einem Zählerstand 84 (um 52 später bei einem Gesamtzählerstand von 340) gezeigt. Während der Q-Ausgang des Flipflops 134 niedrig ist, ist das Glied 50 gesperrt, und die Frequenz des Oszillators 40 wird in der oben erläuterten Weise verringert.
Selbstverständlich sind bei der vorstehend erläuterten Erfindung verschiedene Änderungen und Modifikationen möglich. Z. B. kann ein Zähler 46 mit nur sechs Stufen (der gleichen Anzahl Stufen x*/ie im Zähler 44) verwendet werden, wobei der Ausgang der Endstufe mit dem Glied 50 verbunden ist. Die fünfte Stufe eines solchen Zählers kann dann zum Ansteuern eines Dreistufenzählers verwendet werden, der ebenfalls durch die Miller-Übergänge rückgesetzt wird, wobei der Ausgang von diesen Stufen der Zähler-Decodierer-Logik zur Decodierung zugeführt wird«. Eine weitere mögliche Abwandlung des Miller-Decodierers betrifft die Verwendung von drei Zählern,, wobei zwei N-Teilerzähler wie in Fig. 1 sind und der dritte Zähler z. B» dem Zähler 46 von Fig. 4 entspricht. Der eine £J-Teilerzähler und der größere Zähler würden natürlich durch Übergänge in dem Miller-Eingangsstrom rückgesetzt werden.

Claims (27)

  1. Patentansprüche
    ( 1./Phasenregelkreis,, bei dem die Frequenz eines gesteuerten Oszillators auf einen Eingangssignalstrom aufschaltbar ist,
    gekennzeichnet dur c h einen Phasendetektor (22) mit einem ersten und einem zweiten Eingang und einem mit dem Steuereingang des Oszillators (10) gekoppelten Ausgang, wobei der erste und der zweite Eingang so gekoppelt sind, daß sie den Ausgang des Oszillators {10} über einen ersten und einen zweiten N-Teilerzähler {14, 16) empfangen zur Erzeugung eines Ausgangs-Steuersignals, das die Phasendifferenz zwischen den Ausgängen der N-Teilerzähler (14, 16) bezeichnet, und
    eine Einheit zum Rücksetzen des zweiten N-Teilerzählers (16) aufgrund des Eingangssignalstroms.
  2. 2. Phasenregelkreis nach Anspruch 1, dadurch gekennzeichnet,
    daß der Eingangssignalstrom im wesentlichen aus periodischen Eingangsimpulsen besteht, wobei einige Impulse ausfallen können, ohne daß dadurch die Frequenzaufschaltung des Phasenregelkreises {8) auf den Eingangssignalstrom beeinflußt wird.
  3. 3. Phasenregelkreis nach Anspruch 2, dadurch gekennzeichnet,
    daß in dem Eingangssignalstrom Gruppen von Eingangsimpulsen ausfallen.
    ο _
  4. 4. Phasenregelkreis nach Anspruch 2, dadurch gekennzeichnet,
    daß in dem Eingangssignalstrom Gruppen von 1,2 und 3 Eingangsimpulsen ausfallen.
  5. 5. Phasenregelkreis nach Anspruch 4, dadurch gekennzeichnet,
    daß der Eingangssignalstrom Impulse umfaßt, die durch übergänge in einem Miller-codierten Signal erzeugt sind.
  6. 6. Phasenregelkreis nach Anspruch 2, dadurch gekennzeichnet,
    daß die Dauer der im wesentlichen periodischen Eingangsimpulse ein ganzzahliges Vielfaches der für einen vollständigen Arbeitszyklus des ersten N-Teilerzählers (14) erforderlichen Zeit ist.
  7. 7. Phasenregelkreis nach Anspruch 2, dadurch gekennzeichnet,
    daß der gesteuerte Oszillator (10) so steuerbar ist, daß er mit einer Frequenz arbeitet, die das N-fache der Impulsfolgefrequenz der im wesentlichen periodischen Eingangsimpulse des Eingangsimpulsstroms beträgt. -
  8. 8. Phasenregelkreis nach Anspruch 1, wobei der Eingangssignalstrom im wesentlichen aus periodischen Eingangsimpulsen besteht,
    gekennzeichnet durch
    zwei steuerbare Logikglieder (18, 20), die Ausgänge der beiden Zähler (14, 16) mit dem jeweiligen ersten und zweiten Eingang des Phasendetektors (22) verbinden, so daß Ausgänge
    des ersten bzw« des zweiten Zählers (14 16) den Phasendetektor (22) nicht erreichen unter Erzeugung einer großen Steigerung bzw. Verringerung der Frequenz des gesteuerten Oszillators (10) zwecks Frequenzaufschaltung auf eine erwünschte Oberwelle des Eingangssignalstroms„
  9. 9. Phasenregelkreis nach Anspruch 1 ,
    gekennzeichnet durch
    - einen Zähler, der Äusgangssignale des gesteuerten Oszillators (10) mit einer größeren Kapazität als derjenigen der N-Teilerzähler zählt, wobei Ausgangssignale des Phasenregelkreises (8) von diesem Zähler erhalten werden, und
    - eine Einheit zum Rücksetzen des Zählers aufgrund des Eingangssignalstroms.
  10. 10. Phasenregelkreis nach Anspruch 1, wobei der Eingangssignalstrom aus einem Binärstrom von Miller-codierten Signalen besteht,
    gekennzeichnet durch
    einen Flankendetektor (70), der auf den binären Eingangsstrom anspricht und Impulse aufgrund von übergängen im Eingangsstrom erzeugt, und
    - Mittel (56) zum Koppeln des Ausgangssignals des Flankendetektors (70) mit dem zweiten N-Teilerzähler (46) zwecks Rücksetzens desselben»
  11. 11. Phasenregelkreis-Arbeitsverfahren, wobei der PRK einen gesteuerten Oszillator sowie zwei N-Teilerzähler,, die auf den Ausgang des Oszillators ansprechen, umfaßt, gekennzeichnet durch
    Rücksetzen des zweiten Zählers aufgrund eines Eingangssignals und
    Erfassen des Phasenfehlers zwischen Ausgängen des ersten und des zweiten N-Teilerzählers und entsprechende Steuerung der Oszillatorfrequenz.
  12. 12. Phasenregelkreis-Arbeitsverfahren nach Anspruch 11, wobei das Eingangssignal aus einem im wesentlichen periodischen Impulszug besteht,
    gekennzeichnet durch
    Betreiben des gesteuerten Oszillators mit einem ganzzahligen Vielfachen der N-fachen Impulsfolgefrequenz des Impulszugs.
  13. 13. Phasenregelkreis-Arbeitsverfahren nach Anspruch 12, gekennzeichnet durch
    Verwendung eines ganzzahligen Vielfachen von Eins.
  14. 14. Phasenregelkreis-Arbeitsverfahren nach Anspruch 12, gekennzeichnet durch
    vorübergehendes Sperren des Ausgangs des ersten Zählers zur Erzeugung einer starken Frequenzerhöhung des gesteuerten Oszillators, wenn der PRK auf eine Oberwelle der Impulsfolgefrequenz des Impulszugs aufgeschaltet ist.
  15. 15. Phasenregelkreis-Arbeitsverfahren nach Anspruch 12, gekennzeichnet durch
    vorübergehendes Sperren des Ausgangs des zweiten Zählers zur Erzeugung einer starken Frequenzverringerung des gesteuerten Oszillators, wenn der PRK auf eine subharmonische Schwingung der Impulsfolgefrequenz des Impulszugs aufgeschaltet ist.
  16. 16. Miller-Decodierer zur Decodierung von Miller-codierten Signalen mit Perioden zwischen Signalübergängen von 1, 1 1/2 und 2 Zeiteinheiten,,
    gekennzeichnet durch
    - eine Einheit (40), die ein Taktsignal mit einer Frequenz liefert, die ein großes Vielfaches der Frequenz eines Signals mit einer Zeiteinheit ist?
    - einen rücksetzbaren Zähler (46), der von dem Taktsignal ansteuerbar ist7
    - Glieder (70, 56) zum Rücksetzen des Zählers (46) mit Übergängen des Miller-codierten Signals,
    - eine Ausgangslogik (76j. 82), die auf Ausgänge des Zählers anspricht und einen binären Ausgang erzeugt,, der das decodierte Miller-codierte Signal bezeichnet, und eine Taktlogik (7Q„ 72), die auf Übergänge in dem Millercodierten Signal und ausgewählte Übergänge des Ausgangs der Ausgangslogik (76* 82) anspricht und einen Datentaktausgang zum Takten des Ausgangs der Ausgangslogik (76) erzeugt.
  17. 17. Miller-Decodierer nach Anspruch 16, dadurch gekennzeichnet,
    daß die Ausgangslogik umfaßt;
    eine Zähler-Decodierer-Logik (82)r die auf Ausgänge des rücksetzbaren Zählers (46) anspricht und Signale bei Zählerzuständen erzeugt, die Miller-codierte Signale mit 1 1/2- und 2facher Zeiteinheit bezeichnen^ und ein Ausgangs-Flipflop (76), das auf die Zähler-Decodierer-Logik (82), die das decodierte Miller-codierte Signal erzeugt, anspricht«
  18. 18. Miller-Decodierer nach Anspruch 17, dadurch gekennzeichnet,
    daß das Ausgangs-Flipflop (76) einen Takt- und einen Setzeingang aufweist, an die die Signale von der Zähler-Decodierer-Logik (82), die die Miller-codierten Signale mit 1 1/2- und 2facher Zeiteinheit bezeichnen, anlegbar sind zur Ergänzung des Flipflop-Ausgangspegels bzw. zur Änderung des Ausgangs von einem ersten auf einen zweiten Pegel.
  19. 19. Miller-Decodierer nach Anspruch 18, dadurch gekennzeichnet,
    daß die Taktlogik einen Flankendetektor (70) aufweist, der auf eine der Anstiegs- und Abfallflanken eines Ausgangs des Ausgangs-Flipflops (76) anspricht zur Erzeugung von Taktimpulsen aufgrund dieser Flanke.
  20. 20. Miller-Decodierer nach Anspruch 19, dadurch gekennzeichnet,
    daß der Flankendetektor (70) einen Taktausgang bei der Abfallflanke des decodierten Miller-codierten Signals vom Ausgangs-Flipflop (76) erzeugt.
  21. 21. Miller-Decodierer nach Anspruch 16, dadurch gekennzeichnet,
    daß die Taktlogik einen Flankendetektor (70) aufweist, der ein Taktsignal erzeugt, wenn das decodierte Miller-codierte Signal von der Ausgangslogik (76, 82) vom Η-Pegel zum L-Pegel geht.
  22. 22. Miller-Decodierer nach Anspruch 16, wobei die Mittel zur Erzeugung eines Taktsignals sowie der rücksetzbare Zähler in
    einem Phasenregelkreis enthalten sind, dadurch gekennzeichnet,
    daß der Phasenregelkreis (38) umfaßt%
    - einen auf das Taktsignal ansprechenden N-Teilerzähler (44),
    - einen Phasendetektor (52), der auf Ausgänge von entsprechenden Stufen des rücksetzbaren Zählers (46) und des N-Teilerzählers (44) anspricht, und ein Glied (54), das den Ausgang des Phasendetektors (52) der Einheit (40) zur Erzeugung eines Taktsignals zuführt zur Steuerung der Taktsignalfrequenz aufgrund dieses Ausgangs.
  23. 23. Verfahren zum Decodieren eines Miller-codierten Datenstroms, der aus SignalÜbergängen in 1-, 1 1/2- und 2-Zeiteinheitsintervallen besteht,
    gekennzeichnet durch Fortschalten eines rücksetzbaren Zählers mit einem Taktsignal einer Frequenz, die ein großes Vielfaches eines Zeiteinheits-Intervalls des codierten Datenstroms ist,
    - Rücksetzen des Zählers bei Übergängen im codierten Datenstrom,
    - Takten eines Flipflops bei einem ersten Ausgang vom Zähler, wenn ein Zählwert entsprechend einem 1 1/2-Zeiteinheitsintervall erreicht ist, und
    - Ändern des Flipflop-Ausgangs von einem ersten auf einen zweiten Pegel bei einem zweiten Ausgang des Zählers, wenn ein Zählwert entsprechend einem Intervall von 2 Zeiteinheiten erreicht ist,,
  24. 24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß zum Ändern des Ausgangs des Flipflops dieser auf den zweiten Ausgang des Zählers gesetzt wird.
  25. 25. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß für den decodierten Datenausgang vom Flipflop Datentaktimpulse bei Übergängen im codierten Datenstrom und bei Übergängen des Flipflop-Ausgangs in eine Richtung erzeugt werden.
  26. 26. Verfahren nach Anspruch 23, gekennzeichnet durch
    - Fortschalten eines N-Teilerzählers mit dem zum Fortschalten des rücksetzbaren Zählers genutzten Taktsignal,
    - Anlegen von Ausgängen entsprechender Stufen des rücksetzbaren Zählers und des N-Teilerzählers an einen Phasendetektor zwecks Erzeugung eines Fehlersignals, das der Phasendifferenz zwischen diesen Ausgängen entspricht, und
    Steuern der Taktsignalfrequenz nach Maßgabe des Fehlersignals des Phasendetektors.
  27. 27. Verfahren nach Anspruch 26, gekennzeichnet durch Steuern der Taktsignalfrequenz zum Erhalt von zwei Arbeitszyklen des N-Teilerzählers in einem Zeitintervall von Eins.
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