JPH02156732A - 復調装置 - Google Patents
復調装置Info
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- JPH02156732A JPH02156732A JP63309881A JP30988188A JPH02156732A JP H02156732 A JPH02156732 A JP H02156732A JP 63309881 A JP63309881 A JP 63309881A JP 30988188 A JP30988188 A JP 30988188A JP H02156732 A JPH02156732 A JP H02156732A
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- JP
- Japan
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- signal
- phase
- virtual
- mirror
- signals
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Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 238000001514 detection method Methods 0.000 claims abstract description 6
- 230000005540 biological transmission Effects 0.000 abstract description 14
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は復調装置、更に詳しく言えば、原ディジタル信
号を変換して得られたミラースクエアコ−ド信号（Ｍｉ
ｌｌｅｒ”信号）、又はミラーコード信号（ＭＦＭ信号
）を、原ディジタル信号に変換する復調装置”に関する
。
号を変換して得られたミラースクエアコ−ド信号（Ｍｉ
ｌｌｅｒ”信号）、又はミラーコード信号（ＭＦＭ信号
）を、原ディジタル信号に変換する復調装置”に関する
。
ディジタル信号を伝送（又は記＠）する場合、伝送路（
記録媒体）に適した形態のディジタル信号に変換（変調
）する必要がある。上記伝送路に適した形態として、直
流成分を除いたもの、及び伝送（記録）した信号からタ
イミング（クロック）情報の抽出がし易いものである信
号として、ミラースクエアコード信号及びミラーコード
信号が知られている。
記録媒体）に適した形態のディジタル信号に変換（変調
）する必要がある。上記伝送路に適した形態として、直
流成分を除いたもの、及び伝送（記録）した信号からタ
イミング（クロック）情報の抽出がし易いものである信
号として、ミラースクエアコード信号及びミラーコード
信号が知られている。
ミラーコード信号は、原ディジタル信号である直列のバ
イナリ信号を１１１７１のビットの期間の中央、及び０
”が連続した場合ビットとビットの境で極性を反転した
バイナリ信号である。
イナリ信号を１１１７１のビットの期間の中央、及び０
”が連続した場合ビットとビットの境で極性を反転した
バイナリ信号である。
又ミラースクエアコード信号はミラーコード信号の直流
平衡を更に良くしたもので、原ディジタル信号の １１
Ｑ ｊｌを両端とし、偶数個の“１″が連続するとき
、最後の１１１”では期間の中央で極性が反転すること
を禁止した符号である。
平衡を更に良くしたもので、原ディジタル信号の １１
Ｑ ｊｌを両端とし、偶数個の“１″が連続するとき
、最後の１１１”では期間の中央で極性が反転すること
を禁止した符号である。
このミラースクエア信号を原ディジタル信号に変換する
復調回路の簡易な構成として、第３図に示す回路が知ら
れている（ ｖｉｄｅｏ ａｎｄ ＤａｔａＲｅｃｏｒ
ｄｉｎｇ Ｒｅｐｏｒｔ、 １９８２ Ｉ ＲＥ）。第
４図に示す如く、原ディジタル信号ａ′はミラースクエ
アコード信号ｂ′に変調されたのち伝送（記録）される
。
復調回路の簡易な構成として、第３図に示す回路が知ら
れている（ ｖｉｄｅｏ ａｎｄ ＤａｔａＲｅｃｏｒ
ｄｉｎｇ Ｒｅｐｏｒｔ、 １９８２ Ｉ ＲＥ）。第
４図に示す如く、原ディジタル信号ａ′はミラースクエ
アコード信号ｂ′に変調されたのち伝送（記録）される
。
上記ミラースクエアコード信号ｂ′が雑音の影響を受け
た受信（再生）信号Ｃ′は、２値化回路１により伝送（
記録再生）クロックｄ′に同期してディジタル信号ｅ′
に変換されたのち４個のラッチからなるシフトレジスタ
２に供給される。シフトレジスタ２は伝送りロックｄ′
に同期してディジタル信号ｅ′をシフトする。ロジック
回路３はシフトレジスタ２に記憶されたデータＡ、Ｂ。
た受信（再生）信号Ｃ′は、２値化回路１により伝送（
記録再生）クロックｄ′に同期してディジタル信号ｅ′
に変換されたのち４個のラッチからなるシフトレジスタ
２に供給される。シフトレジスタ２は伝送りロックｄ′
に同期してディジタル信号ｅ′をシフトする。ロジック
回路３はシフトレジスタ２に記憶されたデータＡ、Ｂ。
Ｃをもとにロジック回路３内に示す論理式で仮想復調信
号ｆ′を求める。仮想復調信号ｆ′はデータクロックの
１／２周期毎に原ディジタル信号と等しい論理値″１″
Ｊ、ＩＬＯＩＩを発生する。仮想復調信号ｆ′はラッチ
４に供給され、データクロックｇ′のタイミングでラッ
チしたのち、復調データｈ′を出力する。データクロッ
クの位相はｇ′とｇ′の２通り考えられるが、これは位
相検出回路５によりディジタル信号ｅ′の中の特定パタ
ーンｘ ／、例えば（０１１１１１０）の位相を検出す
ることで一意に決定される。特定パターンｉ′が１伝送
りロック前後にずれている場合は、データクロックの位
相としてはｇ′が選定される。データクロックの位相の
決め方については、例えば特開昭５２−１１４２０６号
公報に詳しく説明されており。
号ｆ′を求める。仮想復調信号ｆ′はデータクロックの
１／２周期毎に原ディジタル信号と等しい論理値″１″
Ｊ、ＩＬＯＩＩを発生する。仮想復調信号ｆ′はラッチ
４に供給され、データクロックｇ′のタイミングでラッ
チしたのち、復調データｈ′を出力する。データクロッ
クの位相はｇ′とｇ′の２通り考えられるが、これは位
相検出回路５によりディジタル信号ｅ′の中の特定パタ
ーンｘ ／、例えば（０１１１１１０）の位相を検出す
ることで一意に決定される。特定パターンｉ′が１伝送
りロック前後にずれている場合は、データクロックの位
相としてはｇ′が選定される。データクロックの位相の
決め方については、例えば特開昭５２−１１４２０６号
公報に詳しく説明されており。
本発明とは直接関係ないため詳細な説明は省略する。
［発明が解決しようとする課題］
しかし、上記従来知られている復調装置では、伝送ディ
ジタル信号ａ′が高速の場合、シフトレジスタ２、論理
回路３．およびう゛フチ４を上記伝送ディジタル信号ａ
′の速度で動作することが要求され、ＣＭＯＳ回路等で
実現が困難となりＥＣＬ等の高速デバイスを用いねばな
らず、ＬＳＩ化および消費電力の点等で問題があった。
ジタル信号ａ′が高速の場合、シフトレジスタ２、論理
回路３．およびう゛フチ４を上記伝送ディジタル信号ａ
′の速度で動作することが要求され、ＣＭＯＳ回路等で
実現が困難となりＥＣＬ等の高速デバイスを用いねばな
らず、ＬＳＩ化および消費電力の点等で問題があった。
本発明では、ミラースクエアコード信号またはミラーコ
ード信号の復調において、受信信号（または再生信号）
をｎ相の並列信号に直列並列変換（ｓ−ｐ変換）する直
並列変換手段と、上記並列信号からｎ相の仮想復調信号
を生成する手段と、上記並列信号の特定パターン位相を
検出する位相検出手段と、上記位相検出手段により与え
る選択信号により上記ｎ相の仮想復調信号の中から復調
データを選択する手段とを設けることを特徴とする。
ード信号の復調において、受信信号（または再生信号）
をｎ相の並列信号に直列並列変換（ｓ−ｐ変換）する直
並列変換手段と、上記並列信号からｎ相の仮想復調信号
を生成する手段と、上記並列信号の特定パターン位相を
検出する位相検出手段と、上記位相検出手段により与え
る選択信号により上記ｎ相の仮想復調信号の中から復調
データを選択する手段とを設けることを特徴とする。
なお、ｎは正の整数であって、ミラースクエアコード信
号のときｎは偶数の場合が望ましいが奇数となっても良
い。ｎが偶数のときは、上記復調データを選択する手段
はｎ相の仮想復調信号の中からｎ／２相の復調データを
選択することになるが、ｎが正の奇数のときは、ｎ相の
仮想復調信号の中か゛ら位相の合った（ｎ＋１）／２相
および（ｎ−１）／２相の仮想復調信号を交互に選択す
るようにすればよい。
号のときｎは偶数の場合が望ましいが奇数となっても良
い。ｎが偶数のときは、上記復調データを選択する手段
はｎ相の仮想復調信号の中からｎ／２相の復調データを
選択することになるが、ｎが正の奇数のときは、ｎ相の
仮想復調信号の中か゛ら位相の合った（ｎ＋１）／２相
および（ｎ−１）／２相の仮想復調信号を交互に選択す
るようにすればよい。
受信信号をｎ相に直列・並列変換し、以後の信号処理を
伝送りロックのｌ ／ ｎ倍の速度で動作させることで
従来の問題点を解決する。
伝送りロックのｌ ／ ｎ倍の速度で動作させることで
従来の問題点を解決する。
従来方式は仮想復調信号を伝送りロックの速度で生成し
、仮想復調信号の中からデータクロックの速度で位相の
あったデータを選択していた。これに対し、本発明は上
記手段により受信信号をｎ相に直列・並列変換し、伝送
りロックの１／ｎ倍の速度で０相の仮想復調信号を同時
に生成し。
、仮想復調信号の中からデータクロックの速度で位相の
あったデータを選択していた。これに対し、本発明は上
記手段により受信信号をｎ相に直列・並列変換し、伝送
りロックの１／ｎ倍の速度で０相の仮想復調信号を同時
に生成し。
データクロックの１７口倍の速度でｎ相の仮想復調信号
の中から複数の復調データを選択するようにしたもので
ある。
の中から複数の復調データを選択するようにしたもので
ある。
従って、直列並列変換回路は高速動作する回路装置を必
要とするが復調器の大部分を構成するシフトレジスタ、
ロジック回路を低速動作する回路装置、たとえばＣＭＯ
Ｓ回路で実現でき、かつ消費電力も減らすことが可能と
なる。
要とするが復調器の大部分を構成するシフトレジスタ、
ロジック回路を低速動作する回路装置、たとえばＣＭＯ
Ｓ回路で実現でき、かつ消費電力も減らすことが可能と
なる。
第１図は本発明による復調装置の一実施例の構成を示し
、第２図は上記復調装置の各部における信号のタイムチ
ャート図である。
、第２図は上記復調装置の各部における信号のタイムチ
ャート図である。
入力信号Ｃは、伝送（又は記録）されるべきディジタル
信号ａがミラースクエアコード信号すに変換され、伝送
（又は記録）によって雑音の影響を受けた信号である。
信号ａがミラースクエアコード信号すに変換され、伝送
（又は記録）によって雑音の影響を受けた信号である。
上記入力信号Ｃは２値化回路１０により伝送りロックｄ
に同期してディジタル信号ｅに変換される。伝送りロッ
クｄは、入力信号Ｃからタインミング抽出回路によって
得られる。
に同期してディジタル信号ｅに変換される。伝送りロッ
クｄは、入力信号Ｃからタインミング抽出回路によって
得られる。
次に、ディジタル信号ｅは伝送りロックｄに同期して動
作するラッチ３個からなるシフトレジスタ１１、および
クロックｄを分局器で１／４分周したクロックｆに同期
して動作するラッチ１２からなる直列・並列変換回路１
３で直列・並列変換し、４相の並列信号ｇｓ ｈ＋１＋
ｊを生成する。ラッチ１４は１／４分周クロックｆに
同期して動作し、信号ｇ＋ｈ＋１及びｊを１クロック期
間遅延した遅延信号に、Ｑ、ｍ、ｎを出力する。ロジッ
ク回路１５は回路内に示すがごとき論理演算を行い、４
相の仮想復調信号０＋ Ｐ＋ ｑｐ ｒを生成する。セ
レクタ１６は位相検出回路１７からの選択信号により、
この場合は４相の仮想復調信号Ｏｒ Ｐ＋ ｑｐ ｒの
中からｎ／２に対応する２相の仮想復調信号Ｏｙ ｑを
復調データとして選択し出力する。位相検出回路１７は
４相の並列信号ｇｒ ｈ＋ １＋ ｊの中の特定パター
ン、例えば（０１１１１１０）ｓの位相を検出する。特
定パターンＳがｇまたはｉの位相から始まった場合は、
セレクタ１６は４相の仮想復調信号０＋ ＰＩ ｑｐ
ｒの中から”ｎ／２に対応する２相の仮想復調信号０＋
ｑを復調データとして選択し、特定パターンがｈまた
はｊから始まった場合は、セレクタ１６はＰ＋ ｒを復
調データとして選択する。第２図に示す如く特定パター
ンＳは信号ｊから始っており、従って、セレクタ１６は
信号０゜ｑを選択する。第２図の場合、２相の信号Ｑ＋
ｑが出力されるから、クロック周期ｆ毎の出力（τ＋ｑ
）は（０，１）、 （１，０）、 （０，１）。
作するラッチ３個からなるシフトレジスタ１１、および
クロックｄを分局器で１／４分周したクロックｆに同期
して動作するラッチ１２からなる直列・並列変換回路１
３で直列・並列変換し、４相の並列信号ｇｓ ｈ＋１＋
ｊを生成する。ラッチ１４は１／４分周クロックｆに
同期して動作し、信号ｇ＋ｈ＋１及びｊを１クロック期
間遅延した遅延信号に、Ｑ、ｍ、ｎを出力する。ロジッ
ク回路１５は回路内に示すがごとき論理演算を行い、４
相の仮想復調信号０＋ Ｐ＋ ｑｐ ｒを生成する。セ
レクタ１６は位相検出回路１７からの選択信号により、
この場合は４相の仮想復調信号Ｏｒ Ｐ＋ ｑｐ ｒの
中からｎ／２に対応する２相の仮想復調信号Ｏｙ ｑを
復調データとして選択し出力する。位相検出回路１７は
４相の並列信号ｇｒ ｈ＋ １＋ ｊの中の特定パター
ン、例えば（０１１１１１０）ｓの位相を検出する。特
定パターンＳがｇまたはｉの位相から始まった場合は、
セレクタ１６は４相の仮想復調信号０＋ ＰＩ ｑｐ
ｒの中から”ｎ／２に対応する２相の仮想復調信号０＋
ｑを復調データとして選択し、特定パターンがｈまた
はｊから始まった場合は、セレクタ１６はＰ＋ ｒを復
調データとして選択する。第２図に示す如く特定パター
ンＳは信号ｊから始っており、従って、セレクタ１６は
信号０゜ｑを選択する。第２図の場合、２相の信号Ｑ＋
ｑが出力されるから、クロック周期ｆ毎の出力（τ＋ｑ
）は（０，１）、 （１，０）、 （０，１）。
（０，１）、（１，０）・・・・・・どなる。これを並
直列変換すれば、第２図の原ディジタル信号ａと同じ信
号が得られる。すなわち復調される。
直列変換すれば、第２図の原ディジタル信号ａと同じ信
号が得られる。すなわち復調される。
以上の実施例では特定パターンＳは、０１１１１１０の
例を示したが、この特定パ、ターンに限定されるもので
はなく、上記パターンと逆極性のパターンである１００
０００１でもよく、更に原ディジタル信号の０１１０１
のときに生じる特定パターン０１１１１１１０及びその
逆極性パターン１００００００１、又原ディジタル信号
が０１０１・・・・・・のときに発生する０１１１１０
及び１００００１のパターンを利用できる。伝送信号が
ミラーコード信号の場合の特定パターンは上記の複数の
パターンノ中で、０１１１１０及び１００００１のみが
利用できる。
例を示したが、この特定パ、ターンに限定されるもので
はなく、上記パターンと逆極性のパターンである１００
０００１でもよく、更に原ディジタル信号の０１１０１
のときに生じる特定パターン０１１１１１１０及びその
逆極性パターン１００００００１、又原ディジタル信号
が０１０１・・・・・・のときに発生する０１１１１０
及び１００００１のパターンを利用できる。伝送信号が
ミラーコード信号の場合の特定パターンは上記の複数の
パターンノ中で、０１１１１０及び１００００１のみが
利用できる。
又、上記実施例では並列化する単位の相数ｎは正の偶数
の場合について示したがｎは正の奇数に設定しても良い
。しかしこの場合はｎ相の仮想復調信号から、位相のあ
った（ｎ＋１）／２相及び（ｎ −，１） ／ ２相の
仮想復調信号を交互に選択する必要がある。
の場合について示したがｎは正の奇数に設定しても良い
。しかしこの場合はｎ相の仮想復調信号から、位相のあ
った（ｎ＋１）／２相及び（ｎ −，１） ／ ２相の
仮想復調信号を交互に選択する必要がある。
以上述べたように本発明によれば、ミラースクエアコー
ド信号またはミラーコード信号の復調方式において、受
信信号（または再生信号）をｎ（ｎは正の偶数）組直列
並列変換（ｓ −ｐ変換）し、その後の信号処理を受信
信号（または再生信号）クロックの１／ｎ倍の速度で動
作させることで、ＥＣＬ等の高速デバイスを用いねばな
らないという問題点を解決することができる。
ド信号またはミラーコード信号の復調方式において、受
信信号（または再生信号）をｎ（ｎは正の偶数）組直列
並列変換（ｓ −ｐ変換）し、その後の信号処理を受信
信号（または再生信号）クロックの１／ｎ倍の速度で動
作させることで、ＥＣＬ等の高速デバイスを用いねばな
らないという問題点を解決することができる。
第１図は本発明による復調装置の一実施例を示すブロッ
ク図、第２図は第１図の実施例の動作説明のための信号
図、第３図は従来の復調装置の構成を示すブロック図、
第４図は第３図の装置の動作説明のための信号図を示す
図である。 代理人弁理士 中 村 純之助 ｉ；ｊ ＭＭ ｉｉ ｌｌｊ １ｉｉｉ ：
ｉｌｉ ｌｉ １ｊｌｌ ｌ 第２ 第３ 図 ０−−・λカデジタル椙号 ｆ’−−−イ反オ目イ夏調信号 ｅ ｌ−−−２４直信号 第４ 図
ク図、第２図は第１図の実施例の動作説明のための信号
図、第３図は従来の復調装置の構成を示すブロック図、
第４図は第３図の装置の動作説明のための信号図を示す
図である。 代理人弁理士 中 村 純之助 ｉ；ｊ ＭＭ ｉｉ ｌｌｊ １ｉｉｉ ：
ｉｌｉ ｌｉ １ｊｌｌ ｌ 第２ 第３ 図 ０−−・λカデジタル椙号 ｆ’−−−イ反オ目イ夏調信号 ｅ ｌ−−−２４直信号 第４ 図
Claims (1)
- 【特許請求の範囲】 １、直列信号であるミラースクエアコード信号又はミラ
ーコード信号を並列信号に変換する直列並列変換手段と
、上記並列信号からｎ相の仮想復調信号を得る第１手段
と、上記並列信号の特定パターンから位相情報を検出す
る位相検出手段と、上記位相情報によりｎ相の仮想復調
信号の中からｎ／２相の仮想復調信号を復調信号として
選択する選択手段とを具備して構成された復調装置。 ２、請求項第１記載において、上記直列信号がミラース
クエアコード信号であるとき、上記特定パターンが、０
１１１１０、１００００１、０１１１１１０、１０００
００１、０１１１１１１０又は１００００００１の少な
くとも１つである復調装置。 ３、請求項第２記載において、上記直列信号がミラーコ
ード信号であるとき、上記特定パターンが０１１１１０
か１０００１のいずれか一つである復調装置。 ４、請求項第１記載において、上記第１手段及び選択手
段がＣＭＯＳ回路で構成された復調装置。 ５、直列信号であるミラースクエアコード信号又はミラ
ーコード信号をｎ相（ｎは正の奇数）の並列信号に変換
する直並列変換手段と、上記ｎ相の並列信号からｎ相の
仮想復調信号を得る第１の手段と、上記並列信号の特定
パターンから位相情報を検出する位相検出手段と、上記
位相情報により上記ｎ相の仮想位相復調信号から（ｎ＋
１）／２相及び（ｎ−１）／２相の仮想復調信号を復調
信号として選択する選択手段とを具備して構成された復
調装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309881A JPH02156732A (ja) | 1988-12-09 | 1988-12-09 | 復調装置 |
| US07/444,845 US4983965A (en) | 1988-12-09 | 1989-12-04 | Demodulation apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309881A JPH02156732A (ja) | 1988-12-09 | 1988-12-09 | 復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156732A true JPH02156732A (ja) | 1990-06-15 |
Family
ID=17998430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63309881A Pending JPH02156732A (ja) | 1988-12-09 | 1988-12-09 | 復調装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4983965A (ja) |
| JP (1) | JPH02156732A (ja) |
Cited By (2)
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| US6624691B1 (en) | 1999-10-04 | 2003-09-23 | Nec Corporation | Demodulator for processing digital signal |
| JP2006004465A (ja) * | 2004-06-15 | 2006-01-05 | Hitachi Ltd | 光ディスク装置 |
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| SE9002559D0 (sv) * | 1990-08-02 | 1990-08-02 | Carlstedt Elektronik Ab | Kommunikationslaenk |
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-
1988
- 1988-12-09 JP JP63309881A patent/JPH02156732A/ja active Pending
-
1989
- 1989-12-04 US US07/444,845 patent/US4983965A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624691B1 (en) | 1999-10-04 | 2003-09-23 | Nec Corporation | Demodulator for processing digital signal |
| JP2006004465A (ja) * | 2004-06-15 | 2006-01-05 | Hitachi Ltd | 光ディスク装置 |
| JP4537125B2 (ja) * | 2004-06-15 | 2010-09-01 | 株式会社日立製作所 | 光ディスク装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4983965A (en) | 1991-01-08 |
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