JPH02117247A - 位相変調波のディジタル復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はディジタル・データ伝送に用いられる位相変
調波のディジタル復調回路に関する。

従来技術 ディジタル・データを伝送する場合の搬送波の変調方式
にはＡＭＣ振幅変調）、ＦＭ（周波数変調）およびＰＭ
（位相変調）方式等が知られているが、これらのうちで
Ｐ　Ｓ　Ｋ　（Ｐｈａｓｅ　５ｈ１ｆ’ｔＫｃｙｌｎｇ
）方式が誤り特性の点ですぐれているので、ディジタル
通信回線におけるデータ伝送、衛尺放送の音声チャネル
、ＦＭ多重放送のディジタル音声チャネル等において広
く用いられている。

ＰＳＫ方式には２相、４相、８相、　ｉｆｆ相ＰＳＫ方
式等があり、これらの方式はそれぞれ１サンプル当り１
，２，３．４ビツトの情報量を送ることができる。これ
らのうちで情報量と識別特性の観点から４相ＰＳＫ　（
厳密には４相差動位相変調Ｑ　Ｄ　Ｐ　Ｓ　Ｋ　−Ｑｕ
ａｄ　Ｄｉｌ’ｆ’ｅｒｅｎｔｌａｌ　Ｐｈａｓｅ　Ｓ
ｈｉｒｔＫｅｒｌｎｇ）が最も広く用いられている。

ＰＳＫ復調方式には大別して同期検波（Ｃｏｈｅｒｅｎ
ｔ　Ｄｅｔｅｃｔｌｏｎ　＞方式と遅延検波（Ｄ１ｆｔ
’ｅｒｅｎｔｉａｌＤｅｔｅｃｔ　ｔｏｎ）方式とがあ
る。同期検波方式は受信信号から一定の位相に固定され
た基準信号を生成しこれと受信信号との積をとることに
より元の変調信号を再生するものであり、基準信号の生
成方式として逓倍法１逆変調法、再変調法　コスタスル
ープ法等がある。遅延検波方式は受信信号を１ナイキス
ト時間だけ遅延させた信号で同相直交成分の検波を行な
うものである。いずれの方式においても実現されている
ＰＳＫ復調回路はアナログ回路である。

発明が解決しようとする課題 同期検波方式は上記の基準信号が正しく再生できるので
復調精度が高いという特長をもつが回路は比較的複雑に
なる。これに対して遅延検波方式は同期回路をもたない
ために復調精度は同期検波方式に比べて劣るが９回路構
成は簡単になる。

上記いずれの方式においても従来の復調回路はアナログ
回路であったために回路動作、特性の安定性およびシス
テム構成上池のディジタル処理回路との整合性が悪いと
いう問題があった。

この発明はディジタル回路で実現された位相変調波のデ
ィジタル復調回路を提供するものである。

課題を解決するための手段 第１の発明による４相差動位相変調波のディジタル復調
回路は、４相差動位相変調波を２値のディジタル信号に
変換するコンパレータと、前記２値のディジタル信号に
基づいてこのディジタル信号と同期的な第１のクロック
信号を発生する同期発振器と、前記第１のクロック信号
から前記４相位相変調波のサブキャリア周波数と一致す
る周波数の第２のクロック信号を得る分周器と、前記第
２のクロック信号を９０ａ遅延させる位相シフタと、前
記２値のディジタル信号と前記第２のクロック信号とを
２値的に乗算する第１のＸＯＲ回路と、前記２値のディ
ジタル信号と前記位相シフタから出力されるクロック信
号とを２値的に乗算する第２のＸＯＲ回路と、前記第１
のＸＯＲ回路の出力信号からサブキャリア周波数の２倍
の周波数をもつ信号成分を除去する第１のフィルタ手段
と、前記第２のＸＯＲ回路の出力信号からサブキャリア
周波数の２倍の周波数をもつ信号成分を除去する第２の
フィルタ手段とを具備し、前記第１のフィルタ手段の出
力信号と前記第２のフィルタ手段の出力信号とを復調さ
れた差動ディジタル・データ信号とすることを特徴とす
る。

第２の発明においては、前記第１のフィルタ手段および
第２のフィルタ手段がそれぞれラッチ回路であり、これ
らのラッチ回路にはサブキャリア周波数の２倍の周波数
のパルス信号およびその反転パルス信号がラッチ・パル
スとして与えられることを特徴とする。

第３の発明においては、前記第１のフィルタ手段および
第２のフィルタ手段がそれぞれ。

（ｎｉｌ）／　（２ｎ＋１）　（ｎ　：正整数）多数決
による確率判定をするパターン・フィルタであることを
特徴とする。

第４の発明による２相位相変調波のディジタル復調回路
は、２相位相変調波を２値のディジタル信号に変換する
コンパレータと、前記２値のディジタル信号に基づいて
このディジタル信号と同期的な第１のクロック信号を発
生する同期発振器と、前記第１のクロック信号から前記
２相位相変調波のサブキャリア周波数と一致する周波数
の第２のクロック信号を得る分周器と、前記２値のディ
ジタル信号と前記第２のクロック信号とを２値的に乗算
するＸＯＲ回路と、前記ＸＯＲ回路の出力信号からサブ
キャリア周波数の２倍の周波数信号成分を除去するフィ
ルタ手段とを具備し、前記フィルタ手段の出力信号を復
調されたディジタル・データ信号とすることを特徴とす
る。

第５の発明においては、前記フィルタ手段がラッチ回路
であり、このラッチ回路にはサブキャリア周波数の２倍
の周波数のパルス信号がラッチ・パルスとして与えられ
ることを特徴とする。

第６の発明においては、前記フィルタ手段が（ｎ＋１）
／（２ｎ＋１）（ｎ　：正整数）多数決による確率判定
ラスるパターン・フィルタであることを特徴とする。

第７の発明による８相差動位相変調波のディジタル復調
回路は、８相差動位相変調波を２値のディジタル信号に
変換するコンパレータと、前記２値のディジタル信号に
基づいてこのディジタル信号と同期的な第１のクロック
信号を発生する同期発振器と、前記第１のクロック信号
から前記８相差動位相変調波のサブキャリア周波数と一
致する周波数の第２のクロック信号を得る分周器と。

前記第２のクロック信号を４５６遅延させる第１の位相
シフタと、前記第２のクロック信号を９０＠遅延させる
第２の位相シフタと、前記第２のクロック信号を１３５
°遅延させる第３の位相シフタと。

前記２値のディジタル信号と前記第２のクロック信号と
を２値的に乗算する第１のＸＯＲ回路と。

前記２１ｉ１１のディジタル信号と前記第１の位相シフ
タから出力されるクロック信号とを２値的に乗算する第
２のＸＯＲ回路と、前記２値のディジタル信号と前記第
２の位相シフタから出力されるクロック信号とを２値的
に乗算する第３のＸＯＲ回路と、前記２値のディジタル
信号と前記第３の位相シフタから出力されるクロック信
号とを２値的に乗算する第４のＸＯＲ回路と、前記第１
．第２、第３および第４のＸＯＲ回路の出力信号からサ
ブキャリア周波数の２倍の周波数をもつ信号成分をそれ
ぞれ除去する第１．第２．第３および第４のフィルタ手
段と、前記第１．第２．第３および第４のフィルタ手段
のうち所定の２つのフィルタ手段の出力信号を入力とす
る第５のＸＯＲ回路とを具備し、前記第１．第２．第３
および第４のフィルタ手段のうち前記所定の２つのフィ
ルタ手段以外の他の２つのフィルタ手段ならびに前記第
５のＸＯＲ回路の出力信号を復調された差動ディジタル
・データ信号とすることを特徴とする。

第８の発明においては、前記第５のＸＯＲ回路が前記第
１のフィルタ手段および第３のフィルタ手段の出力信号
を人力とするものであり、前記第２のフィルタ手段、第
４のフィルタ手段および第５のＸＯＲ回路の出力信号を
復調された差動ディジタル・データとすることを特徴と
する。

第９の発明においては、前記第５のＸＯＲ回路が、前記
第２のフィルタ手段および第４のフィルタ手段の出力信
号を入力とするものであり、前記第１のフィルタ手段、
第３のフィルタ手段および第５のＸＯＲ回路の出力信号
を復調された差動ディジタル・データとすることを特徴
とする。

第１０の発明においては、前記第１．第２．第３および
第４のフィルタ手段がそれぞれラッチ回路であり、これ
らのラッチ回路には、サブキャリア周波数の２倍の周波
数をもちかつ順次９０°位相シフトされたラッチ・パル
スが与えられることを特徴とする。

第１１の発明においては、前記第１．第２．第３および
第４のフィルタ手段がそれぞれ、　　（ｎｉｌ）／（２
ｎ＋１）　（ｎ　：正整数）多数決による確率判定をす
るパターン・フィルタであることを特徴とする。

作　　用 第１．第２および第３の発明においては、４相差動位相
変ｆｆＪ波が２値ディジタル信号に変換されたのち、２
つのＸＯＲ回路においてそれぞれ位相が９０″異なるサ
ブキャリア周波数のクロック信号と２値的に乗算され、
この演算結果から２倍のサブキャリア周波数成分をもつ
信号成分がフィルタ手段で除去されるので、差動ディジ
タル・データを表わす２つの復調信号が得られる。

第４．第５および第６の発明においては　２相位相変調
波が２値ディジタル信号に変換されたのち、ＸＯＲ回路
においてサブキャリア周波数のクロック信号と２値的に
乗算され、この演算結果から２倍のサブキャリア周波数
成分をもつ信号成分がフィルタ手段で除去されるので、
復調されたディジタル・データ信号が得られる。

第７．第８．第９．第１０および第１１の発明において
は、８相差動位相変調波が２値ディジタル信号に変換さ
れたのち、４つの第１〜第４のＸＯＲ回路において、そ
れぞれ位相が４５９ずつ異なるサブキャリア周波数のク
ロック信号と２値的に乗算され、この演算結果から２倍
のサブキャリア周波数成分をもつ信号成分がフィルタ手
段で除去される。このようにして得られた４つの信号の
うち所定の２つの信号が第５のＸＯＲ回路に与えられる
。上記４つの信号のうち上記所定の２つを除く他の２つ
の信号と第５のＸＯＲ回路の出力信号が差動ディジタル
・データを表わす３つの復調信号となる。

実施例 まずＰＳＫ変調方式について簡単に説明しておく。第１
図、第２図および第３図はそれぞれ２相、４相および８
相ＰＳＫ変調力式における信号点配置（左側）と変調信
号および被変調波形の例（右側）とを示すものである。

第１図において、符号０に対してはサブキャリアの位相
を０９．符号１に対してはサブキャリアの位相を±１８
０　″とすることにより、１ビット符号によってサブキ
ャリアを２相ＰＳＫ変調している。

第２図において、２ビット符号（差動ディジタル・デー
タ）００，０１，１１．１０をそれぞれサブキャリアの
位相変化０．＋９０°　±１８０゜９０’　　（＋２７
０　’　）に対応させることによりサブキャリアを４相
ＰＳＫ変調している。

第３図においては３ビット符号をサブキャリアの８個の
異なる位相に割当てることにより８相ＰＳＫ変調してい
る。さらに１６相ＰＳＫ変調は４ビット符号をサブキャ
リアの１６個の異なる位相に対応させることにより行な
われる。

まず、最も広く用いられている４相差動位相変調（ＱＤ
ＰＳＫ）波の復調回路の実施例について説明する。

第４図はＱＤＰＳＫ復調回路を示し、第５図はその動作
を明らかにするためのタイム・チャートである。第５図
に示されている位相差（第２段目）は直前のデータに割
当てられた位相との差を示している。

これらの図を参照して、４１目差動位相変調波はコンパ
レータ［０によつてそのゼロ・レベルでレベル弁別され
かつ波形整形されることによってディジタル信号に変換
される。コンパレータ１ｏはアナログ／２値信号変換回
路として働く。コンパレータ１０の出力信号は一方では
同期発振器２ｏに送られるとともに、他方では第１およ
び第２の排他的論理和回路ＸＯＲ回路１．ＸＯＲ回路２
に与えられる。

同期発振器２０はサブキャリアのＮ倍（Ｎは正の整数）
の周波数Ｎｆ　　の信号を発生するものであＣ リ、コンパレータ１０の出力信号と後述する４／Ｎ分周
器３１の出力信号との位相を比較する位相比較器２１と
、この位相比較器２１の低周波成分を通過させる低域通
過フィルタ２２と、このフィルタ２２の出力電圧信号に
よって発振周波数が制御される電圧制御発振回路（ＶＣ
Ｏ）２３とから構成され。

Ｖ　Ｃ０２３からはＮｆ　　の信号が発生し、４／Ｎ分
ｅ 周器３１に与えられる。４／Ｎ分周器３１からはサブキ
ャリアの４倍の周波数４ｆ　の信号が出力さＣ れ、上述のように同期発振器２０にフィードバックされ
るとともに１／４分周器３２に入力する。同期発振器２
０の発振周波数および分周器３１の分周比は任意に設定
でき２分周器３１の出力信号の周波数は４ｆ　に限らな
いのはいうまでもない。また同期Ｃ 発振器２０はディジタルＰＬＬ等の他の形態の発振器で
も実現することができる。。

１／４分周器３２の出力信号はサブキャリアの周波数ｆ
　をもち（この信号を【　　と表現する）。

ｓｃ　　　　　　　　　　　　　　　　　　　　　　　
　ｓｃ＋この信号ｆ　　はＸＯＲ回路１に入力するとと
もＳＣ＋ に位相シフタ４５に与えられる。位相シフタ４５は入力
信号を９０°　（π／２）遅らせるものである。位相シ
フタ４５の出力信号をｆ　　と表現する。このｅ− 信号ｆ　　はＸＯＲ回路２に入力する。

Ｃ− ＸＯＲ回路１はコンパレータ１０の出力信号と信号ｆ　
　を２値的に乗算し、その結果をラッチ回Ｓｅ＋ 路５１に与える。ＸＯＲ回路２はコンパレータ１０の出
力信号と信号ｆ　　を２値的に乗算し、その結ｅ− 果をラッチ回路５２に与える。ラッチ回路５１．５２に
は、信号ｆ　　もしくはｆ　　を２倍に逓倍またｓｃ＋
　　　　　　　　　　　　　　　ｓｃ−は信号４ｆ　を
１／２分周することにより得られｅ る２ｆ　の周波数のラッチ・パルスが与えられてｅ いる。ラッチ回路５１はラッチ・パルスの立上りの時点
で入力信号をラッチし、ラッチ回路５２はラッチ・パル
スの立下りの時点で入力信号をラッチする。これらのラ
ッチ回路５１．５２の出力信号Ｐ、　　Ｑが復調された
ディジタル・データ信号であり、この信号は適当なタイ
ミング、たとえば位相変化点間の中間点でサンプリング
されることにより差動ディジタル・データとして処理回
路に取込まれる。そしてこの差動ディジタル−データが
差動復調回路（図示路）を通して最終的なディジタル・
データとなる。

ＸＯＲ回路１およびＸＯＲ回路２の出力信号中にはサブ
キャリアの周波数の２倍の周波数２ｆｓｃ成分が含まれ
ており、ラッチ回路５１．５２によってこの２ｆ　成分
が除去されている。ラッチ回路はＣ ２ｆ　成分を除去するフィルタ手段として作用すＣ る。

このようなフィルタ手段は、　（ｎ＋１）／（２ｎ＋ｌ
）　（ｎは正の整数）多数決による確率判定をするバタ
ン・フィルタによっても実現できる。このパターン・フ
ィルタは、２ｆ　　成分を除去するとともＣ に、雑音混入等による復調誤りが発生した場合でもその
誤りを訂正する能力を有する。

ｎ−１すなわち２／３多数決判定を行なうパターン・フ
ィルタの構成例が第６図に示されている。この図におい
て、１ビツト・ラッチ回路６１゜６２および６３が直列
に接続されている。第１段のラッチ回路６１にＸＯＲ回
路１またはＸ、ＯＲ回路２の出力信号が入力し、この信
号は２ｆ　の周波数Ｃ をもつラッチ・パルスによってラッチ回路６１〜６３を
順次シフトされていく。

ラッチ回路８１．８２．１３３の出力ＸＯ’　　Ｘｌ’
　　Ｘ２はパターン判定回路７０に入力する。パターン
判定回路７０はＯＲ回路の組合せから構成され、第７図
に示す２／３多数決による確率判定にしたがって、入力
Ｘ　ｏ　、　　Ｘ　１．　　Ｘ　２の多数決判定結果ｙ
を出力する。この結果ｙが上記した差動ディジタル・デ
ータ出力ＰまたはＱとなる。

第８図にこのパターン・フィルタの動作がタイム・チャ
ートの形で示されている。コンパレータ出力等は第５図
に示すものと若干界なっている。符号ａで示すようにラ
ッチ回路６１〜６３の出力Ｘ　ｔ　＋　　Ｘ　２　、　
　Ｘ　ａに復調誤りが生じていても多数決による判定に
よって正しい復調データ信号Ｐ。

Ｑが得られる。

第９図はパターン・フィルタにおけるパターン判定回路
をメモリ、たとえばＲＯＭで構成した例を示している。

メモリ７１には第７図に示すような２／３多数決による
確率判定テーブルが格納されており、入力ｘｏ、ｘ、、
ｘ２に応じた出力ｙの値を上記テーブルから読出すこと
により判定結果を出力する。

第１０図はｎ−２の場合、すなわちＳ１５多数決判定を
行なうパターン・フィルタを示している。

５個のラッチ回路６１〜６５が直列に接続され、それら
の出力Ｘ　ｏ　−Ｘ　４がパターン判定回路７０Ａに人
力する。パターン判定回路７０ＡはＯＲ回路とＡＮＤ回
路の組合せにより構成され、その３１５多数決確率判定
テーブルが第１１図に示されている。

第１２図はパターン判定回路をメモリに代えた例を示す
もので、メモリ７１Ａには第［１図に示す判定テーブル
が格納されている。

ｎ−３以上の場合にも同じように多数決による確率判定
を行なうパターン・フィルタを構成できるのはいうまで
もない。

次に２相位相変調波のディジタル復調回路について第１
３図および第１４図を参照して説明する。第１３図にお
いて第４図に示すものと同一物には同一符号を付して説
明を省略する。

同期発振器２０の発振出力は２／Ｎ分周器３３に与えら
れる。この分周器３３から出力される周波数２ｆ　の信
号は同期発振ｍ２０にフィードバラｅ りされるとともに、１／２分周器３４に与えられる。１
／２分周器３４から得られるサブキャリアは排他的論理
和回路ＸＯＲに与えられる。ＸＯＲ回路において、コン
パレータ１０でディジタル信号に変換された２相位相変
調波とサブキャリアとの２値的乗算が行なわれ、その結
果がラッチ回路５゜に入力して、２ｆ　　のラッチ・パ
ルスの立上りにＣ よってラッチされる。ラッチ回路５ｏの出力が復調され
たデータ信号であり、この信号をサンゴリングすること
によりデータが得られる。

ラッチ回路５０は第６図、第９図、第１０図、第１２図
に示すパターン・フィルタによって置きかえることがで
きるのはいうまでもない。

最後に８相差動位相変調波のディジタル復調回路につい
て第１５図および第１Ｇ図を参照して説明する。第１５
図において第４図に示すものと同一物には同一符号を付
して説明を省略する。

同期発振器２０の発振出力は８／Ｎ分周器３５に与えら
れる。この分周器３５から出力される周波数８ｆ　の信
号は同期発振器２０にフィードバラＱ りされるとともに、１／８分周器３６に与えられる。１
／８分周器３６の出力信号はサブキャリアの周波数ｆ　
をもち（この信号をｆ　　と表現すｓｃ　　　　　　　
　　　　　　　　　　　　　ｓｃ。

る）、この信号ｆ　　はＸＯＲ回路１に入力するｅｎ とともに位相シフタ４６に与えられる。位相シフタ４Ｂ
は入力信号を４５°　（π／４）遅らせるものである。

位相シフタ４６の出力信号をｆ　　と表現すｃｌ る。この信号ｆ　　はＸＯＲ回路２に入力するとｃｌ ともに、さらに次段の位相シフタ４７に与えられる。位
相シフタ４７にはさらに位相シフタ４８が接続されてい
る。これらの位相シフタ４７．４８も入力信号を４５°
　（π／４）遅延させるものである。これらの位相シフ
タ４７．４ｇの出力信号ｆ　　　、ｆｓｃ２　　　ＳＣ
３ はそれぞれＸＯＲ回路３，４に入力する。

ＸＯＲ回路１，２，３．４はそれぞれ、コンパレータ１
０の出力信号と相互にπ／４ずっ遅延されたサブキャリ
ア周波数信号ｆ　　　、ｆｓｃＯ５ｃｌ ｆ　　　、ｆ　　　とを２値的に乗算し、その結果をｓ
ｃ２　　　ｓｃ３ ラッチ回路５１．５２．５３および５４に与える。これ
らのラッチ回路５１．５２．５３．５４には、サブキャ
リアの２倍の周波数をもちかつ互いに位相が９０″（π
／２）ずつずれたラッチ・パルスＰＲＩＰＲ２、ＰＨ３
、ＰＨ１が与えられており、その入力信号はこのラッチ
舎パルスの立上りによってラッチされる。

ラッチ回路５２と５４の出力信号がＸ０Ｒ１路５に与え
られる。ラッチ回路５１と、ラッチ回路５３とＸＯＲ回
路５の出力信号が復調された差動ディジタル・データＮ
、Ｐ、Ｒとなる。

ラッチ回路５１と５３の出力信号をＸＯＲ回路５に与え
てもよい。この場合には、ラッチ回路５２と。

ラッチ回路５４と、ＸＯＲ回路５の出力信号が復調され
た差動ディジタル・データとなる。

ラッチ回路５１．５２．５３．５４は第６図、第９図。

第１０図、第１２図に示すパターン・フィルタによって
置きかえることができるのはいうまでもない。

さらに１６相以上の相数の位相変調波についても同じよ
うにしてディジタル的に復調できるのはいうまでもない
。

発明の効果 第１．第２および第３の発明によると、すべての要素を
ディジタル回路で構成した４相差動位相変調波のディジ
タル復調回路が実現する。しかも回路構成は簡素であり
部品点数を少なくすることができ、安価に提供できるよ
うになる。さらに。

すべての回路がディジタル回路であるからシステム構成
上池のディジタル回路と整合をとりやすく１回路動作が
安定し、他のディジタル回路とともに一体ＩＣ化が容易
となる。

第４．第５および第６の発明によるとすべての要素をデ
ィジタル回路で構成した２相位相変調波のディジタル復
調回路が実現するとともに、上記の第１から第３の発明
と同じ効果が得られる。

第７．第８．第９．第１Ｏおよび第１１の発明によると
、すべての要素をディジタル回路で構成した８相差動位
相変調波のディジタル復調回路が実現するとともに、上
記第１から第３の発明と同じ効果が得られる。

【図面の簡単な説明】

第１図、第２図および第３図は２相、４相および８相Ｐ
ＳＫ変調力式を説明するためのもので。 信号点配置と変調信号および被変調波形の例を示してい
る。 第４図は４相差動位相変調波の復調回路を示すブロック
図、第５図はその動作を明らかにするためのタイム・チ
ャートである。 第６図は２／３多数決判定を行なうパターン・フィルタ
の一例を示す回路図、第７図はその確率判定テーブルを
示し、第８図はその動作を示すタイム・チャート、第９
図は同パターン・フィルタの他の構成例を示す回路図で
ある。 第１Ｏ図は３１５多数決判定を行なうパターン・フィル
タの一例を示す回路図、第１１図はその確率判定テーブ
ルを示し、第１２図は同パターン・フィルタの他の構成
例を示す回路図である。 第１３図は２相位相変調波の復調回路を示すブロック図
、第１４図はその動作を示すタイム・チャートである。 第１５図は８相差動位相変調波の復調回路を示すブロッ
ク図、第１６図はその動作を示すタイム・チャートであ
る。 第６図 ＩＯ・・・コンパレータ。 ２０・・・同期発振器。 ３１、３２．３３．３４．３５．３６・・・分周器。 ４５、４Ｂ、　４７．４８・・・位相シフタ。 ５０、５１．５２．５３．５４・・・ラッチ回路。 ＸＯＲ，Ｘ０ＲＩ、Ｘ０Ｒ２゜ ＸＯＲ３，Ｘ０Ｒ４，Ｘ０Ｒ５ ・・・排他的論理和回路。 以　　上 第７図

Claims (11)

【特許請求の範囲】
1. （１）４相差動位相変調波を２値のディジタル信号に変
   換するコンパレータと、 前記２値のディジタル信号に基づいてこのディジタル信
   号と同期的な第１のクロック信号を発生する同期発振器
   と、 前記第１のクロック信号から前記４相位相変調波のサブ
   キャリア周波数と一致する周波数の第２のクロック信号
   を得る分周器と、 前記第２のクロック信号を９０°遅延させる位相シフタ
   と、 前記２値のディジタル信号と前記第２のクロック信号と
   を２値的に乗算する第１のＸＯＲ回路と、 前記２値のディジタル信号と前記位相シフタから出力さ
   れるクロック信号とを２値的に乗算する第２のＸＯＲ回
   路と、 前記第１のＸＯＲ回路の出力信号からサブキャリア周波
   数の２倍の周波数をもつ信号成分を除去する第１のフィ
   ルタ手段と、 前記第２のＸＯＲ回路の出力信号からサブキャリア周波
   数の２倍の周波数をもつ信号成分を除去する第２のフィ
   ルタ手段と、 を具備し、前記第１のフィルタ手段の出力信号と前記第
   ２のフィルタ手段の出力信号とを復調された差動ディジ
   タル・データ信号とすることを特徴とする４相差動位相
   変調波のディジタル復調回路。
2. （２）前記第１のフィルタ手段および第２のフィルタ手
   段がそれぞれラッチ回路であり、これらのラッチ回路に
   はサブキャリア周波数の２倍の周波数のパルス信号およ
   びその反転パルス信号がラッチ・パルスとして与えられ
   る、請求項（１）に記載の４相差動位相変調波のディジ
   タル復調回路。
3. （３）前記第１のフィルタ手段および第２のフィルタ手
   段がそれぞれ、（ｎ＋１）／（２ｎ＋１）（ｎ：正整数
   ）多数決による確率判定をするパターン・フィルタであ
   る請求項（１）に記載の４相差動位相変調波のディジタ
   ル復調回路。
4. （４）２相位相変調波を２値のディジタル信号に変換す
   るコンパレータと、 前記２値のディジタル信号に基づいてこのディジタル信
   号と同期的な第１のクロック信号を発生する同期発振器
   と、 前記第１のクロック信号から前記２相位相変調波のサブ
   キャリア周波数と一致する周波数の第２のクロック信号
   を得る分周器と、 前記２値のディジタル信号と前記第２のクロック信号と
   を２値的に乗算するＸＯＲ回路と、前記ＸＯＲ回路の出
   力信号からサブキャリア周波数の２倍の周波数信号成分
   を除去するフィルタ手段と、 を具備し、前記フィルタ手段の出力信号を復調されたデ
   ィジタル・データ信号とすることを特徴とする２相位相
   変調波のディジタル復調回路。
5. （５）前記フィルタ手段がラッチ回路であり、このラッ
   チ回路にはサブキャリア周波数の２倍の周波数のパルス
   信号がラッチ・パルスとして与えられる、請求項（４）
   に記載の２相位相変調波のディジタル復調回路。
6. （６）前記フィルタ手段が（ｎ＋１）／（２ｎ＋１）（
   ｎ：正整数）多数決による確率判定をするパターン・フ
   ィルタである請求項（４）に記載の２相位相変調波のデ
   ィジタル復調回路。
7. （７）８相差動位相変調波を２値のディジタル信号に変
   換するコンパレータと、 前記２値のディジタル信号に基づいてこのディジタル信
   号と同期的な第１のクロック信号を発生する同期発振器
   と、 前記第１のクロック信号から前記８相差動位相変調波の
   サブキャリア周波数と一致する周波数の第２のクロック
   信号を得る分周器と、 前記第２のクロック信号を４５°遅延させる第１の位相
   シフタと、 前記第２のクロック信号を９０°遅延させる第２の位相
   シフタと、 前記第２のクロック信号を１３５°遅延させる第３の位
   相シフタと、 前記２値のディジタル信号と前記第２のクロック信号と
   を２値的に乗算する第１のＸＯＲ回路と、 前記２値のディジタル信号と前記第１の位相シフタから
   出力されるクロック信号とを２値的に乗算する第２のＸ
   ＯＲ回路と、 前記２値のディジタル信号と前記第２の位相シフタから
   出力されるクロック信号とを２値的に乗算する第３のＸ
   ＯＲ回路と、 前記２値のディジタル信号と前記第３の位相シフタから
   出力されるクロック信号とを２値的に乗算する第４のＸ
   ＯＲ回路と、 前記第１、第２、第３および第４のＸＯＲ回路の出力信
   号からサブキャリア周波数の２倍の周波数をもつ信号成
   分をそれぞれ除去する第１、第２、第３および第４のフ
   ィルタ手段と、 前記第１、第２、第３および第４のフィルタ手段のうち
   所定の２つのフィルタ手段の出力信号を入力とする第５
   のＸＯＲ回路と、 を具備し、前記第１、第２、第３および第４のフィルタ
   手段のうち前記所定の２つのフィルタ手段以外の他の２
   つのフィルタ手段ならびに前記第５のＸＯＲ回路の出力
   信号を復調された差動ディジタル・データ信号とするこ
   とを特徴とする８相差動位相変調波のディジタル復調回
   路。
8. （８）前記第５のＸＯＲ回路が、前記第１のフィルタ手
   段および第３のフィルタ手段の出力信号を入力とするも
   のであり、 前記第２のフィルタ手段、第４のフィルタ手段および第
   ５のＸＯＲ回路の出力信号を復調された差動ディジタル
   ・データとすることを特徴とする請求項（７）に記載の
   ８相差動位相変調波のディジタル復調回路。
9. （９）前記第５のＸＯＲ回路が、前記第２のフィルタ手
   段および第４のフィルタ手段の出力信号を入力とするも
   のであり、 前記第１のフィルタ手段、第３のフィルタ手段および第
   ５のＸＯＲ回路の出力信号を復調された差動ディジタル
   ・データとすることを特徴とする請求項（７）に記載の
   ８相差動位相変調波のディジタル復調回路。
10. （１０）前記第１、第２、第３および第４のフィルタ手
    段がそれぞれラッチ回路であり、これらのラッチ回路に
    は、サブキャリア周波数の２倍の周波数をもちかつ順次
    ９０°位相シフトされたラッチ・パルスが与えられるこ
    とを特徴とする請求項（７）に記載の８相差動位相変調
    波のディジタル復調回路。
11. （１１）前記第１、第２、第３および第４のフィルタ手
    段がそれぞれ、（ｎ＋１）／（２ｎ＋１）（ｎ：正整数
    ）多数決による確率判定をするパターン・フィルタであ
    ることを特徴とする請求項（７）に記載の８相差動位相
    変調波のディジタル復調回路。