SU1555889A2 - Адаптивное устройство дл дуплексной передачи цифровой информации - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение помехоустойчивости. Устройство содержит станции 1 и 2, кажда  из которых состоит из передатчика 3, приемника 4, компенсатора 5, г-ра 6, блока фазовой автоподстройки частоты (ФАПЧ) 7, формирователей 8 и 9 импульсов, эл-та 10 запрета, сумматора 11 по модулю два, триггера 12, кодера 13 и декодера 14. В принимаемом сигнале на выходе приемника 4 заложена информаци  о смене пол рностей посылок как передаваемых символов собственного передатчика 3, так и принимаемых символов противоположной станции 2. Дл  восстановлени  принимаемого сигнала сигнал с выхода приемника 4 складывают в сумматоре 11 по модулю два с передаваемой последовательностью с выхода кодера 13. Дл  повышени  помехоустойчивости результат суммировани  переписываетс  в триггер 12 тактовой синхрочастотой с выхода блока ФАПЧ 7. При сравнении сигнала на выходе триггера 12 и модулирующего сигнала на входе передатчика 3 противоположной станции 2 они оказываютс  идентичными. Далее в декодере 14 восстанавливаетс  двоичных символов, поступающих на вход кодера 13 противоположной станции 2. Устройство по п. 2 ф-лы отличаетс  выполнением передатчика 3. 1 з.п. ф-лы, 4 ил., 3 табл.

Description

Изобретение относитс  к электросв зи , может быть использовано в устройствах передачи информации и  вл етс  усовершенствованием изобретени  по авт.Св. № 1195463.

Цель изобретени  - повышение помехоустойчивости .

На фиг.1 представлена структурна  электрическа  схема адаптивного устройства дл  дуплексной передачи цифровой информации; на фиг.2 - временные диаграммы, по сн ющие его работу; на фиг.З - структурна  электрическа  схема кодера;на фиг.4 - структурна  электрическа  схема декодера .

Адаптивное устройство дл  дуплексной передачи цифровой информации содержит станции 1 и 2, передатчик 3, приемник 4, компенсатор 5, генератор 6, блок 7 фазовой автоподстройки частоты, первый 8 и второй 9 формирователи импульсов, элемент 10 запрета , сумматор 11 по модули два, триггер 12, кодер 13 и декодер 14.

Компенсатор 5 содержит вычитатель 15, управл емый инвертор 16, линию 17 задержки. Приемник 4 содержит усилитель 18, детектор 19, компаратор 20, интегратор 21. Передатчик 3 содержит сумматор 22 по модулю два, триггер 23, преобразователь 24 вида сигнала.

Кодер 13 (фиг.З) содержит первый регистр 25 сдвига, первый блок 26 па м ти, шифратор 27, второй регистр 28 сдвига, второй блок 29 пам ти, элемент И 30 и элемент ИЛИ 31.

Декодер 14 (фиг.4) содержит первый регистр 32 сдвига, элемент И 33, формирователь 34 цикловой синхрочастоты, блок 35 пам ти, дешифратор 36 и второй регистр 37 сдвига.

25 Устройство работает следующим образом .

Сразу же после включени  устройства на вход кодера 13 поступает случайный телеграфный сигнал (последо .,„ вательность нулей и единиц), который необходимо передать на станцию 2. В то же самое врем  из линии св зи приходит также относительный би- импульсный сигнал, закодированный в соответствии с кодом ЗВ2Т, который

35 необходимо отделить от передаваемого сигнала станции 1, демодулиро- вать и выдать потребителю.

Преобразование потока нулей и единиц , поступающих на вход кодера 13 станции 1, в относительный биимпульс- ный сигнал (ОБС) кода ЗБ2Т - ЗВ2Т - ОБС происходит следующим образом.

В кодере 13 (фиг.З) производитс  деление потока по три элемента. Данна  операци  производитс  в первом регистре 25 сдвига, имеющем последовательно включенными три триггера. При этом три элемента двоичной последовательности заполн ют регистр 25. После заполнени  регистра 25 его содержимое переписываетс  в первый блок 26 пам ти по сигналу, подаваемому с выхода генератора 6. Таким образом три двоичных символа, поступающих последовательно на вход ко- дера 13, хран тс  параллельно в первом блоке 26 до тех пор, пока очередные три двоичные символа не за40

45

50

55

51555889

полн т вновь первый регистр 25 сдви

га. После такого преобразовани  в шифраторе 27 производитс  шифрование трех двоичных символов в четыре двоичных символа в соответствии с табл. Кодирование двоичных символов шифратора 27. i

Прохождение сигналов через кодер 13. Отсчеты сигналов в различных точках кодера 13 приведены в табл.2. Пусть в момент t в блоке 26 пам ти хранитс  двоична  комбинаци  100. Данной комбинации соответствует двоичный сигнал на выходе шифратора 27, равный 1111 (табл.1). В блоке 29 пам ти хранитс  произвольное двоичное число. Элемент И 30 выдел ет четыре следующих друг за другом нул . Так как на входе шифратора 27 в момент t сигнал составлен из логических единиц , то на выходе элемента И 29 - логический нуль, в элементе ИЛИ 31 производитс  логическое сложение старшего разр да сигнала с выхода шифратора 27 с сигналом, поступающим с выхода элемента И 30. В момент t на выходе элемента ИЛИ 30 будет сигнал , равный 0+1 1. Три младших раз р да, поступающие с выхода шифратора 27, подаютс  на вход регистра 28 сдвига, а старший разр д поступает с выхода элемента ИЛИ 30. В данном случае сигнал 1111 не предусматривает никаких изменений.

В момент tЈ в блоке 26 по вл етс  нова  комбинаци , например, 101. Сигнал с выхода шифратора 27 переписываетс  в блок 29, а в регистр 28 сдвига записываетс  то значение, которое было установлено на его входах и т.д. (табл.2). В момент t двоична  комбинаци  на выходе шифратора

27и на входе регистра 28 сдвига отличаетс  в старшем разр де, а в остальные моменты времени сигналы на выходе шифратора 27 и на входе регистра 28 сдвига совпадают.

После записи соответствующей двоичной цифровой комбинации в регистр

28сдвига, его содержимое последовательно выводитс  на вход передатчика 3, который  вл етс  формирователем ОБС. При этом в. начале выводитс  старший разр д, затем следуют младшие разр ды. Таким образом с момента t до t последовательно по в- л ютс  двоичные символы 1111 и т.д.

Дл  того, чтобы не было потери информации (пропадание отдельных сим волов), должно выдерживатьс  строгое соотношение между периодами тактовых последовательностей, передаваемых на вход регистра 25 сдвига, блока 26 и . регистра 28 сдвига. Это соотношение равно 3:1:4. Данное соотношение обеспечивает генератор 6.

В передатчике 3, в сумматоре 22 и триггере 23 производитс  преобразование последовательности нулей и единиц с выхода кодера 13 в относи- тельнвгй сигнал. При этом тактова  частота считывани  двоичных чисел из регистра 28 сдвига и тактова  частота записи в триггер 23 одинаковы. Сигнал на выходе сумматора 22 по модулю два описываетс  выражением

i-i

© а

У

(1)

5

о

5

0

5

0

5

где а

Claims (2)

1-1

перекодированные по закону относительности передаваемый сигнал на (i-1)м тактовом интервале; а; - сигнал на выходе кодера

13.

Характер изменени  сигнала на входе кодера 13 приведен на фиг.2а, характер изменени  сигнала на выходе кодера 13 приведен на фиг.26, а характер изменени  сигнала на выходе сумматора 22 по модулю два на фиг.2в.

Далее преобразованный по закону относительности поток логических нулей и единиц на выходе сумматора 22 но модулю два подаетс  в преобразователь 24, который преобразует сигнал логической единицы в напр жение, а логический нуль - в сигнал -U.

Таким образом, на выходе передатчика 3 получают относительный биим- пульсный сигнал, преобразованный по закону ЗБ2Т (ЗВ2Т - ОБС). Данный сигнал далее поступает в канал св зи и сторону противоположной станции. Характер изменени  сигнала на выходе передатчика 3 изображен на фиг.2г. Одновременно из канала св зи приходит аналогичный сигнал от противоположной станции 2. На входе компенсатора 5 наблюдают сумму двух сигналов: передаваемого и принимаемого. Размах передаваемого и принимаемого сигналов зависит от параметров канала св зи и может измен тьс  в широ- ких пределах. На фиг.2г дл  заданных характеристик канала св зи размах передаваемого сигнала обозначен через и.

Дл  по снени  принципа работы устройства рассматривают прохождение передаваемого и принимаемого сигналов через компенсатор 5 методом су- перпозиции, т.е. поочередно, что возможно , так как компенсатор 5 выполн ет линейные операции: задерживание и вычитание.

Передаваемый сигнал собственного передатчика 3 поступает на вход компенсатора 5, включенный перед входом приемника 4. В компенсаторе 5 производитс  компенсаци  сигналов передатчика 3. Процесс компенсации заключаетс  в следующем. Пусть в первый момент времени передатчик 3 формирует сигнал S4, который поступает в сторону станции 2 и одновременно задерживаетс  на врем  действи  сигнала Ь, в линии 17 задержки. Если пе- редаваемый сигнал на втором тактовом интервале с выхода кодера 13 будет единичным (т.е. а 1), передатчик 3 формирует сигнал S -ST согласно выражению (1). Если передаваемый сигнал нулевой, т.е. а О, передатчик 3 формирует сигнал 8г S,. Счита  параметры канала св зи неизменными на длительности двух соседних тактовых интервалах, логично записать, что |5г| |s,j . Принудительно инвертиру  приход щую информацию в управл емом инверторе 16 при передаче очередного а 1 и He- инвертиру  приход щую информацию при передаче очередного нулевого (), символов, добиваютс  того, что S- S{ во всем временном интервале. Таким образом передаваемый сигнал собственного передатчика 3 компенсируетс  в компенсаторе 5.

Характер изменени  передаваемого сигнала передатчика 3 на выходе линии 17 задержки изображен на фиг.2д, а на выходе управл емого инвертора 16 - на фиг.2е.

Характер изменени  сигнала на первом выходе генератора 6 показан на фиг.2ж.

Принимаемый сигнал обрабатываетс  следующим образом. На фиг.2з показан моделирующий сигнал противоположной станции 2, поступающий на вход кодера 13, на фиг.2и показан сигнал на выходе кодера 13, а на фиг.2к - соответствующий данной последовательности сигнал ЗВ2Т-ОБУС в точке приема станции 1. Принимаемый сигнал отличаетс  по величине от передаваемого сигнала. Скорости передачи в обоих направлени х должны быть одинаковыми

g либо кратными, а между модулирующими последовательност ми на входе передатчика 3 ОБС может быть любой фазовый сдвиг (фиг.26,и), от этого работоспособность предлагаемого устрой5 ства не зависит. К примеру между двум  модулирующими последовательност ми показан фазовый сдвиг, равный АС Т/4 (фиг.26,и).

Аналогично передаваемому сигнаQ лу принимаемый сигнал задерживаетс  в линии 17 задержки и подаетс  на вход вычитател  15. На другой вход вычитател  15 подаетс  принимаемый сигнал, прошедший управл е5 мый инвертор 16, в котором принимаемый сигнал модулируетс  по закону передаваемых данных с выхода кодера 13. Характер изменени  принимаемого сигнала на выходе управл емого

0 инвертора 16 показан на фиг.2м, а на фиг.2н показан сигнал на выходе вычитател . Принимаемый сигнал на выходе линии 17 задержки показан на фиг.2л.

Далее принимаемый сигнал поступает на вход приемника 4, в котором сигнал предварительно усиливаетс  в усилителе 18, детектируетс  в детекторе 19. Детектирование сигнала

д представл ет собой двухполупериод- ное выпр мление. В интеграторе 21 формируетс  пороговое значение,а в компараторе 20 сравниваютс  два сигнала , пороговое значение Uпор с выС хода интегратора 21 и сигнал с выхода детектора 19. Выделение порогового значени  в интеграторе 21 необходимо дл  прин ти  решени  в приемнике 4. Характер изменени  сигнала на выходе приемника 4 изображен на

5

0

фиг.2о.

В принимаемом сигнале на выходе приемника 4 заложена информаци  о смене пол рностей посылок как передаваемых символов собственного передатчика 3, так и принимаемых символов противоположной станции 2. Дл  .компенсации признаков границ собственного передатчика 3 из сигнала на выходе приемника 4 выдел ют нуль-переходы (фиг.2п) в формирователе 9. Формирователь 8 формирует признаки границ посылок собственного передатчика 3 (фиг.2р).

В элементе 10 запрета производитс  запрет прохождени  импульсов,характеризующих границы посылок собственного передатчика 3 (фиг.2р). Импульсы,характеризующие границы принимаемых символов (фиг.2с), подаютс  в блок 7, который производит их временное усреднение и выдает на свой выход тактовую синхрочастоту, фаза которой соответствует фазовому положению границ посылок принимаемых сообщений (фиг.2т). Дл  восстановлени  принимаемого сигнала сигнал с выхода приемника 4 складывают по модулю два с передаваемой последовательностью с выхода кодера 13 в сумматоре 11 по модулю два. Характер изменени  принимаемого сигнала на выходе сумматора 11 по модулю два показан на фиг.2у. i

Дл  повышени  помехоустойчивости результат суммировани  в сумматоре 11 по модулю два переписываетс  в выходной триггер 12 тактовой синхрочас тотой с выхода блока 7. Характер изменени  сигнала на выходе выходного триггера 12 показан на фиг.2ф.

Сравнива  сигнал на выходе входного триггера 12 (фиг.2ф) и модулирующий сигнал на входе передатчика 3 противоположной станции 2 (фиг.2и) можно убедитьс , что они идентичны. Задача теперь восстановить форму двоичных символов, поступающих на вход кодера 13 противоположной станции 2 (фиг.2з). Восстановление формы двоичных символов производитс  в декодере 14 (фиг.4). С этой целью в начале выдел етс  циклова  синхрочас- тота, соответствующа  границам преобразуемых сигналов в соответствии с кодом ЗВ2Т. Выделение синхрочасто- ты производитс  с помощью регистра 32 сдвига, элемента И 33 и формировател  34 цикловой синхрочастоты. С этой целью в регистре 32 производитс  задерживание сигнала с выхода выходного триггера 12.

Таким образом, на первом выходе регистра 32 сигнал задерживаетс  ровно на один тактовьй интервал, на

5

10

втором выходе - на 2Т,..., на чет- х вертом - на 4Т.

Признаком цикловой синхрочастоты  вл етс  по вление последовательно четырех (или п ти) демодулированных нулевых символов на выходе выходного триггера 12. Элемент И 33 выдел ет по вление четырех (или п ти) подр д следующих друг за другом нулей (фиг.2х) и подает данный сигнал на вход формировател  34 цикловой синхрочастоты . Последний производит подстройку своей синхрочастоты под

15 передний фронт импульсов, поступающих с выхода элемента И 30. Таким образом, фазовое положение границ цикловой синхрочастоты на входе формировател  34 цикловой синхрочасто20 ты (фиг.2ш) соответствует границам преобразованного в соответствии с кодом ЗВ2Т принимаемого сигнала противоположной станции 2 (фиг.2з). В соответствии с выдаваемой цик25 повой синхрочастотой (фиг.2ш) производитс  запись сигнала с выхода регистра 32 сдвига в блок 35 пам ти, при этом последовательно по вл ющиес  символы с выходов регистра 32 сдвига оказываютс  записанными в параллельном виде в блок 35 пам ти.

Символы с выхода блока 35 пам ти преобразуютс  в дешифраторе 36 в соответствии с табл.3.

30

35

0

5

0

5

Как видно из табл.3, действие дешифратора 36 обратно действию шифратора 27. Дешифратор 36 производит преобразование четырех последовательно следующих друг за другом символов в три двоичных символа. Как видно из фиг.2щ, пользу сь табл.З, полностью восстановлены двоичные символы противоположной станции 2. Восстановленные двоичные символы далее записываютс  параллельно в регистр 37 сдвига по сигналу с выхода формировател  34 цикловой синхронизации. После окончани  записи восстановленные символы противоположной станции 2 (фиг.2щ) последовательно вывод тс  из регистра 37 сдвига и выдаютс  потребителю сообщений. При этом, как и в кодере 13, в декодере 14 должно быть выдержано строгое соотношение синхрочастот, получаемых в различные точках приема. Так, периоды синхрочастоты ,, подаваемые в регистр 32

сдвига, в блок 35 пам ти и в регистр 37 сдвига, должны относитьс  как

52

35

37

4:1:3

Данное соотношение автоматически выдерживаетс  и, если нужно, корректируетс  блоком 7 и формирователем 34.

Предлагаемое устройство  вл етс  адаптивным. При изменении параметров канала св зи измен етс  и передаваемый сигнал на его входе. Однако компенсаци  будет той же, так как

мации по авт.св. № 1195463, отличающеес  тем, что, с целью повышени  помехоустойчивости, на каждой станции введены кодер и декодер, при этом выход кодера подключен к первому входу сумматора по модулю два и к второму входу передатчика, первый вход кодера соединен с входом первого формировател  импульсов, второй вход кодера соединен с первым дополнительным выходом генератора и первым входом декодера, второй вход которого соединен с вторым дополнительным

образец передаваемого сигнала измен - щ выходом генератора и третьим входом

етс  в линии 17 задержки и ровно через один тактовый интервал устройство автоматически подстроитс  под новые услови  передачи. При изменении уровн  принимаемого сигнала в интеграторе 21 измен етс  пороговое

20

кодера, третий вход декодера соедине с первым входом триггера, выход кото рого соединен с четвертым входом декодера .

2. Устройство по п.1, отличающеес  тем, что передатчик выполнен в виде последовательно соединенных сумматора по модулю .два и преобразовател  вида сигнала, вход к которого через триггер соединен также с первым входом сумматора по модулю два, при этом второй вход триггера  вл етс  первым входом передатчика , вторым входом которого  вл етс  второй вход сумматора по модулю два, а выходом передатчика  вл етс  выход преобразовател  вида сигнала.

значение U

пор

с помощью которого

устройство также автоматически подстраиваетс  под новые услови  приема информации.

Таким образом, в одной полосе частот разделено два направлени  передачи с полностью совпадающими спектрами и демодулировалы принимаемые данные. Формула изобретени 

1. Адаптивное устройство дл  дуплексной передачи цифровой инфорСигнал на выходе

блока 26 100 101 111 110 010 011 001 000 Сигнал на выходе . шифратора 27 1111 1100 0100 0111 ООН 0101 1101 0001

0

5

0

кодера, третий вход декодера соединен с первым входом триггера, выход которого соединен с четвертым входом декодера .

2. Устройство по п.1, отличающеес  тем, что передатчик выполнен в виде последовательно соединенных сумматора по модулю .два и преобразовател  вида сигнала, вход ко- которого через триггер соединен также с первым входом сумматора по модулю два, при этом второй вход триггера  вл етс  первым входом передатчика , вторым входом которого  вл етс  второй вход сумматора по модулю два, а выходом передатчика  вл етс  выход преобразовател  вида сигнала.

Таблица 1

1111

1100 1011 0101 0001

хххх 1111 1100 1011 0101

Сигнал на

гмтра 32 1111 1ЮО 0100 0111 ООП 0101 1101 0001

Сигнал на шифраторГзб100 101 111 110 010 011 001 000

Фиг. г

фиеЗ