JPH07131762A - サンプリングレート変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 再標本化すべきデータから１８０°ずれた標
本化データの採用を最小限度にしてビット間のタイミン
グのずれ等に基づくデータの混在を防止し、サンプリン
グレートを変更する。 【構成】 第１，第２の標本化部３，７及びデータ選択
部１１を備え、この選択部１１に、クロックＣＬＫ１を
クロックＣＬＫ２により標本化して再標本化位相の検出
信号ＳＥＬ１^* を生成する再標本化位相検出部１６と、
検出信号ＳＥＬ１^* をＤ１｛＝（ｎ／２）−１｝，Ｄ２
｛＝（ｎ／２）＋１｝ずつ遅延したゲート信号Ｇ１，Ｇ
２^* を形成する遅延部１７と、ゲート信号Ｇ１，Ｇ２^*
を論理ゲート処理して選択信号ＳＥＬ２を発生する選択
信号出力部１８と、選択信号ＳＥＬ２の制御により再標
本化出力をエッジ近接時のみ本来の再標本化データから
１８０°ずれた再標本化データに切換える出力選択部１
９とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、第１のクロックで標本
化された複数ビットのデジタルデータを第１のクロック
と非同期又は周波数が異なる第２のクロックで再標本化
するサンプリングレート変換回路に関する。

【０００２】

【従来の技術】従来、テレビジョン方式の変換等をデジ
タル的に行う場合、色差信号等の映像信号の複数ビット
構成のデジタルデータのサンプリングレートの変更等を
行う必要が生じる。そして、このサンプリングレートの
変更等は、第１のクロックにより標本化されたデジタル
データを第１のクロックと非同期又は異なる周波数の第
２のクロックにより再標本化して行われる。

【０００３】この場合、標本化と再標本化のタイミング
のずれは種々に変化する。一方、標本化，再標本化によ
りデジタルデータの各ビットを同一のクロックで並列に
サンプリングしても、実際には、素子のばらつきや配線
長の差異等に基づき、サンプリングのタイミングにビッ
ト間のずれが生じる。

【０００４】そして、標本化のタイミングと再標本化の
タイミングとが一致又は接近すると、前記のサンプリン
グのタイミングのビット間のずれ等に基づき、再標本化
するデータがビットによって最新の標本化データ又はそ
の１つ前の標本化データになり、この結果、再標本化デ
ータが前，後の標本化データの混在したデータになる虞
れがある。

【０００５】そこで、本願出願人は特開平４−３１８７
８８号公報（Ｈ０４Ｎ ７／０１）に記載のサンプリン
グレート変換回路を提案している。この公報記載の従来
の回路はほぼ図４に示すように構成され、標本化クロッ
ク端子１の第１のクロックＣＬＫ１及びデータ入力端子
２のデジタルデータが第１の標本化部３に供給される。

【０００６】このとき、クロックＣＬＫ１はそのまま正
相側のラッチ回路４のクロック端子Ｋに与えられるとと
もに、インバータ５により反転して逆相側のラッチ回路
６のクロック端子Ｋに与えられる。一方、データ入力端
子２のデジタルデータは、実際には、例えば色差信号を
第１のクロックＣＬＫ１で標本化したＮビットパラレル
のデータである。

【０００７】そのため、データ入力端子２はＮビットで
構成され、ラッチ回路４，６，インバータ５も実際には
ビット毎に設けられるが、説明を簡単にするため、図４
では１ビットについてのみ示している。

【０００８】そして、データ入力端子２のデジタルデー
タはラッチ回路４，６のデータ端子Ｄに与えられ、ラッ
チ回路４，６は第１のクロックＣＬＫ１の１８０°ずれ
た立上り，立下りのエッジそれぞれでデータ端子Ｄのデ
ジタルデータをラッチしてサンプリングし、クロックＣ
ＬＫ１で標本化された正相，逆相の標本化データそれぞ
れを出力端子Ｑから出力する。さらに、ラッチ回路４，
６の出力端子Ｑの正相，逆相の標本化データは、第２の
標本化部７の正相側，逆相側のラッチ回路８，９のデー
タ端子Ｄに与えられる。

【０００９】この両ラッチ回路８，９はクロック端子Ｋ
に再標本化クロック端子１０の第２のクロックＣＬＫ２
が与えられ、このクロックＣＬＫ２はクロックＣＬＫ１
と非同期又は周波数が異なる。

【００１０】そして、クロックＣＬＫ２の立上りの片エ
ッジによりデータ端子Ｄの正相，逆相の標本化データを
ラッチしてサンプリングし、クロックＣＬＫ２で標本化
された正相，逆相の再標本化データそれぞれを出力端子
Ｑから出力する。なお、クロックＣＬＫ１，ＣＬＫ２は
周波数，位相のいずれか一方又は両方が異なる。

【００１１】そして、ラッチ回路８，９も実際にはデジ
タルデータのビット毎に設けられ、再標本化のビット間
のタイミングのずれ等に基づき、前述のデータの混在が
発生する虞れがある。

【００１２】このデータの混在を防止するため、データ
選択部１１が設けられ、この選択部１１のラッチ回路１
２はデータ端子ＤのクロックＣＬＫ１をクロック端子Ｋ
のクロックＣＬＫ２の立上りによりラッチしてサンプリ
ングし、クロックＣＬＫ１をクロックＣＬＫ２で標本化
する。

【００１３】この標本化により、ラッチ回路１２はクロ
ックＣＬＫ２の立上りのタイミングがクロックＣＬＫ１
の“１”から“０”，その逆に変化したときそのレベル
変化に応じて２値変化する選択信号を出力端子Ｑから出
力する。そして、クロックＣＬＫ１，ＣＬＫ２の立上り
のずれがクロックＣＬＫ２の半周期（１８０°）を越え
るか否かによって選択信号のレベルが異なり、選択信号
がクロックＣＬＫ１，ＣＬＫ２の位相関係を示す。

【００１４】そして、クロックＣＬＫ２の立上りのクロ
ックＣＬＫ１の立上りからのずれが半周期未満のとき
は、両クロックＣＬＫ１，ＣＬＫ２の立上りのエッジの
一致又は接近が生じて立上りのエッジの正相の標本化デ
ータに基づくラッチ回路８の再標本化データに混在が生
じる虞れがある。

【００１５】そこで、選択信号を選択回路１３の選択制
御端子Ｓに供給し、選択回路１３により選択信号の切換
制御に基づき、両クロックＣＬＫ１，ＣＬＫ２の立上り
のエッジのずれが半周期未満のときはラッチ回路９から
入力端子Ａに供給された立下りのエッジの再標本化デー
タ，すなわち立上りのエッジから１８０°ずれた（遅れ
た）再標本化データを再標本化出力して選択し、両クロ
ックＣＬＫ１，ＣＬＫ２の立上りのエッジのずれが半周
期以上のときはラッチ回路８から入力端子Ｂに供給され
た立上りのエッジの再標本化データを再標本化出力とし
て選択する。

【００１６】そして、選択回路１３の出力端子Ｑの再標
本化出力をラッチ回路１４を介してデータ出力端子１５
に供給し、サンプリングレートを第２のクロックのレー
トに変更したＮビットのデジタルデータを出力端子１５
から出力する。

【００１７】

【発明が解決しようとする課題】前記従来のサンプリン
グレート変換回路の場合、選択信号によりクロックＣＬ
Ｋ１，ＣＬＫ２の立上りのエッジのずれが半周期（１８
０°）以上か否かにより、正相の標本化データと逆相の
標本化データとを択一的に選択する構成であるため、正
相の標本化データを再標本化するときに、データの連続
性の等の面からは極力正相の標本化データのみを用いる
ことが望ましいにもかかわらず、クロックＣＬＫ１，Ｃ
ＬＫ２のずれが１８０°に近く、データの混在する虞れ
がないときにも逆相の標本化データを採用することにな
る問題点がある。本発明は、再標本化すべきデータから
１８０°ずれた標本化データの採用を最小限度にしてビ
ット間のタイミングのずれ等に基づくデータの混在を防
止しつつサンプリングレートを変更することを目的とす
る。

【００１８】

【課題を解決するための手段】前記の目的を達成するた
めに、本発明のサンプリングレート変換回路において
は、デジタルデータを第１のクロックの１８０°ずれた
両エッジそれぞれにより標本化して正相，逆相の標本化
データを生成する第１の標本化部と、両相の標本化デー
タを第２のクロックの片エッジによりそれぞれ標本化し
て正相，逆相の再標本化データを生成する第２の標本化
部と、

【００１９】両クロックの位相関係に基づき両相の再標
本化データを択一的に選択して再標本化出力を形成する
データ選択部とを備え、このデータ選択部に、第１のク
ロックを第２のクロックの片エッジにより標本化し，こ
の標本化により得たクロック標本化レベルの反転に同期
して２値変化する再標本化位相の検出信号を生成する再
標本化位相検出部と、

【００２０】両クロックの周波数比ｍ：ｎ（ｍ，ｎは整
数かつｎ≧２）に基づき前記検出信号を第２のクロック
のＤ１｛＝（ｎ／２）−１｝，Ｄ２｛＝（ｎ／２）−
１｝ずつ遅延した１対のゲート信号を形成する遅延部
と、

【００２１】両ゲート信号を論理ゲート処理し，遅延量
Ｄ１，Ｄ２の差に基づき両クロックの片エッジが一致又
は接近するエッジ近接時にのみ第２のクロックの２クロ
ックの幅で反転する選択信号を発生する選択信号出力部
と、選択信号の切換制御により再標本化出力をエッジ近
接時のみ第１のクロックの片エッジでの標本化データに
基づく正相又は逆相の再標本化データから１８０°ずれ
た逆相又は正相の再標本化データに切換える出力選択部
とを設ける。

【００２２】

【作用】前記のように構成された本発明のサンプリング
レート変換回路の場合、第１，第２のクロックの周波数
比ｍ：ｎに基づき、第１のクロックがｍ個発生する間に
第２のクロックがｎ個発生し、その間に両クロックの立
上り又は立下りの片エッジのずれが増減変化する。

【００２３】さらに、このずれが最も大きくなるクロッ
クからつぎに再びずれが最も大きくなるクロックまでの
ｎ個の第２のクロックが発生する間において、中間のｎ
／２個目のクロックのときに両クロックの立上り又は立
下りの片エッジが一致又は最も接近する事態が生じ、こ
のクロック及びその前，後１クロックのエッジ近接時
に、ビット間のずれ等に基づくデータの混在が発生する
虞れがある。

【００２４】そして、両クロックの立上り又は立下りの
片エッジの位相のずれが最も大きくなるのは第２のクロ
ックの立上り又は立下りの片エッジが第１のクロックの
その逆のエッジに一致又は最も接近するときであり、こ
のタイミングがデータ選択部の再標本化位相検出部の検
出信号のレベル反転により検出される。

【００２５】さらに、前記検出信号が遅延部により遅延
されて遅延量Ｄ１，Ｄ２の１対のゲート信号が形成さ
れ、この両ゲート信号が選択信号出力部により論理ゲー
ト処理され、前記ｎ／２個目のクロックのタイミングを
中心とする第２のクロックの２クロックの幅で反転する
選択信号が形成される。

【００２６】そして、この選択信号により出力選択部が
制御され、両クロックの立上り又は立下りの片エッジが
一致又は最も接近するときにのみ、再標本化するデータ
が立上り又は立下りの片エッジの本来の標本化データか
らその逆のエッジの標本化データに切換わる。したがっ
て、データの混在が生じる虞れがある最小限度の標本化
データのみを本来のデータから１８０°ずれたデータに
変えて再標本化し、データの混在がない再標本化出力を
得ることができる。

【００２７】

【実施例】１実施例について、図１ないし図３を参照し
て説明する。図１は全体構成を示し、図４の従来構成と
異なる点は、データ選択部１１の図４のラッチ回路１２
の代わりに、再標本化位相検出部１６，遅延部１７及び
選択信号出力部１８を設け、選択回路１３，ラッチ回路
１４により出力選択部１９を形成した点である。

【００２８】そして、クロックＣＬＫ１，ＣＬＫ２の比
ｍ：ｎ（ｍ，ｎは整数，ｎ≧２）を１１：１０とした場
合、検出部１６，遅延部１７及び出力部１８は図２に示
すように構成される。すなわち、検出部１６は図４のラ
ッチ回路１２と同様のラッチ回路２０により形成され、
クロックＣＬＫ２の立上りのエッジによりクロックＣＬ
Ｋ１をサンプリングして標本化する。

【００２９】このとき、クロックＣＬＫ１，ＣＬＫ２の
立上り、立下りのエッジが両者の周波数及び位相の差に
基づいて図３に示すようにずれていれば、ラッチ回路２
０の反転出力端子Ｑ^* の再標本化位相の検出信号ＳＥＬ
１^* は同図に示すように、クロックＣＬＫ２の立上りの
ときのクロック標本化レベルとしてのクロックＣＬＫ１
の“１”から“０”，その逆のレベル反転に同期して
“０”から“１”，その逆に２値変化する。

【００３０】また、検出信号ＳＥＬ１^* が供給される遅
延部１７は遅延量Ｄ１，Ｄ２がＤ１＝（１０／２）−１
＝４，Ｄ２＝（１０／２）＋１＝６になるため、６段の
ラッチ回路２１〜２６の縦列回路により形成され、ラッ
チ回路２１〜２６により検出信号ＳＥＬ１^* をクロック
ＣＬＫ２の立上りのエッジに同期してクロックＣＬＫ２
の１クロックずつ遅延する。

【００３１】そして、４段目のラッチ回路２４の非反転
出力端子Ｑからは検出信号ＳＥＬ１^* を４クロック４τ
遅延した図３のゲート信号Ｇ１を発生し、６段目（終
段）のラッチ回路２６の反転出力端子Ｑ^* からは検出信
号ＳＥＬ１^* を６クロック６τ遅延して反転した図３の
ゲート信号Ｇ２^* を発生する。

【００３２】さらに、出力部１８はアンドゲート２７に
より形成され、ゲート信号Ｇ１，Ｇ２^* をアンドゲート
処理して図３に示す選択信号ＳＥＬ２を発生する。

【００３３】この選択信号ＳＥＬ２はゲート信号Ｇ１，
Ｇ２^* の遅延量Ｄ１，Ｄ２の差に基づき、クロックＣＬ
Ｋ１，ＣＬＫ２の立上りのエッジが一致又は接近するエ
ッジ近接時にのみ、最も接近するクロックＣＬＫ２の立
上りを中心とする２クロック２τの幅の間だけ“１”に
反転する。

【００３４】すなわち、クロックＣＬＫ１，ＣＬＫ２の
周波数比ｍ：ｎに基づき、クロックＣＬＫ１がｍ個発生
する間にクロックＣＬＫ２がｎ個発生するため、クロッ
クＣＬＫ１，ＣＬＫ２の立上りのエッジのずれはクロッ
クＣＬＫ２がｎ個発生する毎に増減変化をくり返す。

【００３５】そして、クロックＣＬＫ１，ＣＬＫ２の立
上りのエッジのずれが最も大きいときに検出信号ＳＥＬ
１^* が“０”から“１”に反転し、この反転からつぎに
“０”から“１”に反転するまでのｎ個の間において、
図３からも明らかなように、中間のｎ／２個目のときに
両クロックＣＬＫ１，ＣＬＫ２の立上りのエッジが一致
又は最も接近してずれの変化方向が遅れから進みに反転
する。

【００３６】そして、前記ｎ／２個目のタイミングを中
心とするその前，後１クロック，すなわちクロックＣＬ
Ｋ２の立上りのエッジが３回発生する計２クロックの間
に、クロックＣＬＫ１，ＣＬＫ２の立上りのエッジが接
近し、ラッチ回路４の立上りエッジでの正相の標本化デ
ータに基づくラッチ回路８の正相の再標本化データに、
ビット間のずれ等に基づくデータの混在が生じる虞れが
ある。

【００３７】そこで、このデータの混在を防止する最小
限度の期間を設定するため、遅延量Ｄ１，Ｄ２の差に基
づき、出力部１８により前記ｎ／２個目を中心とする２
クロックの幅のウインドゲートとしての選択信号ＳＥＬ
２を形成する。

【００３８】そして、この選択信号ＳＥＬ２を選択回路
１３の選択制御端子Ｓに供給し、選択回路１３により、
選択信号ＳＥＬ２が“１”のときにラッチ回路８の立上
りのエッジの正相の再標本化データの代わりにラッチ回
路９の１８０°ずれた立下りのエッジの逆相の再標本化
データを選択して再標本化出力を形成する。

【００３９】したがって、計３回の必要最小限度のデー
タのみを１８０°ずれた逆相の再標本化データに置換え
てデータの混在を防止し、サンプリングレートを変更で
きる。そして、各部の構成は実施例に限定されるもので
なく、種々のデジタルデータのサンプリングレートの変
換に適用できるのは勿論である。

【００４０】

【発明の効果】本発明は、以上説明したように構成され
ているため、以下に記載する効果を奏する。データ選択
部１１の再標本化位相検出部１６の検出信号ＳＥＬ１^*
のレベル反転により、クロックＣＬＫ１，ＣＬＫ２の立
上り又は立下りの片エッジのずれが最も大きくなるタイ
ミングが検出され、検出信号ＳＥＬ１^* が遅延部１７に
より遅延されて遅延量Ｄ１，Ｄ２の１対のゲート信号Ｇ
１，Ｇ２^* が形成される。

【００４１】そして、両ゲート信号Ｇ１，Ｇ２^* が選択
信号出力部１８により論理ゲート処理され、前記ずれが
最も大きくなるタイミングからｎ／２個目のタイミング
を中心とする２クロック２τの幅で変化する選択信号Ｓ
ＥＬ２が形成され、この選択信号ＳＥＬ２により出力選
択部１９が制御され、両クロックＣＬＫ１，ＣＬＫ２の
立上り又は立下りの片エッジが一致又は最も接近する前
記ｎ／２個目のときにのみ再標本化するデータが立上り
又は立下りの片エッジの本来の標本化データからその逆
のエッジの標本化データに切換わる。したがって、デー
タの混在が生じる虞れがある最小限度の標本化データの
みを本来のデータから１８０°ずれたデータに変えて再
標本化し、データの混在がない再標本化出力を得ること
ができる。

【図面の簡単な説明】

【図１】本発明のサンプリングレート変換回路の１実施
例のブロック図である。

【図２】図１の一部の詳細なブロック図である。

【図３】図１の動作説明用のタイミングチャートであ
る。

【図４】従来回路のブロック図である。

【符号の説明】

３ 第１の標本化部 ７ 第２の標本化部 １１ データ選択部 １６ 再標本化位相検出部 １７ 遅延部 １８ 選択信号出力部 １９ 出力選択部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１のクロックにより標本化された複数
   ビット構成のデジタルデータを前記第１のクロックと非
   同期又は異なる周波数の第２のクロックにより再標本化
   するサンプリングレート変換回路において、 前記デジタルデータを前記第１のクロックの１８０°ず
   れた両エッジそれぞれにより標本化して正相，逆相の標
   本化データを生成する第１の標本化部と、 前記両相の標本化データを前記第２のクロックの片エッ
   ジによりそれぞれ標本化して正相，逆相の再標本化デー
   タを生成する第２の標本化部と、 前記両クロックの位相関係に基づき前記両相の再標本化
   データを択一的に選択して再標本化出力を形成するデー
   タ選択部とを備え、 該データ選択部に、 前記第１のクロックを前記第２のクロックの前記片エッ
   ジにより標本化し，該標本化により得たクロック標本化
   レベルの反転に同期して２値変化する再標本化位相の検
   出信号を生成する再標本化位相検出部と、 前記両クロックの周波数比ｍ：ｎ（ｍ，ｎは整数かつｎ
   ≧２）に基づき前記検出信号を前記第２のクロックのＤ
   １｛＝（ｎ／２）−１｝，Ｄ２｛＝（ｎ／２）＋１｝ず
   つ遅延した１対のゲート信号を形成する遅延部と、 前記両ゲート信号を論理ゲート処理し，遅延量Ｄ１，Ｄ
   ２の差に基づき前記両クロックの前記片エッジが一致又
   は接近するエッジ近接時にのみ前記第２のクロックの前
   記片エッジを中心とする２クロックの幅で反転する選択
   信号を発生する選択信号出力部と、 前記選択信号の切換制御により前記再標本化出力をエッ
   ジ近接時のみ前記第１のクロックの前記片エッジでの前
   記標本化データに基づく正相又は逆相の前記再標本化デ
   ータから１８０°ずれた逆相又は正相の前記再標本化デ
   ータに切換える出力選択部とを設けたことを特徴とする
   サンプリングレート変換回路。