JPH0413325A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、高速ディジタル信号の伝送において、受信デ
ータ信号とクロックとの位相同期を確立するビット位相
同期回路に関する。

〔従来の技術］ 伝送されるディジタル信号の受信側では、受信データ信
号とそのビットレートに対応するクロックとの位相同期
をとり、受信データを確実にラッチする必要がある。

第５図は、従来のビット位相同期回路の構成を示すブロ
ック図である。

図において、受信データ信号は縦続接続されている複数
のバッファアンプ６１．〜６１．に入力され、各バッフ
ァアンプからそれぞれ位相の異なる受信データ信号がス
イッチ回路６３に取り込まれる。スイッチ回路６３は、
コントロール信号に応じてその一つを選択して複数のラ
ッチ回路（ＦＦ）６５．、．６５□、６５３に送出する
。

一方、受信データ信号のビットレートに対応したクロッ
クＣＫ、から、遅延素子（ＤＬ）６７＋、６７□を介し
てそれぞれ位相の異なるクロックＣＫ、　、ＣＫ、が作
成され、各ラッチ回路６５．〜６５３にクロックとして
入力される。

すなわち、各ラッチ回路６５＋〜６５３では、対応する
位相のクロックＣＫ、〜ＣＫ　３に応じて、スイッチ回
路６３から出力される受信データ信号をラッチし、出力
データ信号Ｓ、　、Ｓ、　、Ｓ３を得る。

ここで、５ｌ＝Ｓ３の場合には、ラッチタイミングが適
正であり位相同期がとれていると判断し、出力データ信
号Ｓ２を再生データとして出力する。

また、Ｓ１≠３３の場合には、位相同期がとれていない
と判断し、コントロール信号によりスイッチ回路６３を
切り替えて受信データ信号の遅延時間を変え、Ｓ、＝Ｓ
３になるまで、すなわちラッチタイミングが適正になり
位相同期が確立するまで以上の処理を繰り返す（１９８
６ＩｎｔｅｒｎａｔｉｏｎａｌＺｕｒｉｃｈ　Ｓｅｍ１
ｎｅｒ　ｏｎ　Ｄｉｇｉｔａｌ　Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎ　Ｃ４，ＩＣ４，４）。

〔発明が解決しようとする課題〕

このように、従来のビット位相同期回路は、複数の位相
のクロックでラッチしたデータを比較し、それらが一致
するように受信データ信号の遅延量を調整して位相同期
を確立し、正しいデータを抽出する構成であった。

しかし、従来構成では、同期／非同期の判定にそれぞれ
異なる位相のクロックでデータをラッチする複数のラッ
チ回路が必要であり、さらに複数の位相のクロックを生
成するための遅延回路や、受信データ信号の位相を調整
するための回路およびそれを制御するためのコントロー
ル信号を生成する制御回路が必要となり、全体の回路規
模が大きくなる問題点があった。

本発明は、小規模の回路構成で高速ディジタル信号に対
応するビット位相同期回路を提供することを目的とする
。

〔課題を解決するための手段〕

本発明は、受信データ信号とそのビットレートに対応す
る内部クロックとの位相同期をとり、その内部クロック
を用いて受信データ信号を取り込むラッチ回路を備えた
ビット位相同期回路において、受信データ信号の変化点
を検出し、データ変化点検出パルスを出力するデータ変
化点検出手段と、内部クロックの立ち上がり点を検出し
、クロック立ち上がり検出パルスを出力するクロック立
ち上がり検出手段と、データ変化点検出パルスとクロッ
ク立ち上がり検出パルスとを取り込み、その重なりに対
応する非同期検出パルスを出力する同期判定手段と、受
信データ信号のビットレートに対応し、それぞれ位相の
異なる複数のクロックから、非同期検出パルスに応じて
その一つを内部クロツタとして選択出力するクロック選
択手段とを備えて構成する。

〔作　用〕

データ変化点検出手段、クロック立ち上がり検出手段お
よび同期判定手段は、受信データ信号を取り込むラッチ
回路に供給される内部クロックの立ち上がり点が、受信
データ信号の変化点にほぼ一致するか否かについて判定
し、はぼ一致したと判定されたときに非同期検出パルス
を出力する。

すなわち、そのときにはラッチ回路のラッチ動作が不確
定となることが多く、位相非同期状態と判定される。

クロック選択手段は、この非同期検出パルスに応じて、
それぞれ位相の異なる複゛数のクロックからその一つを
内部クロックとして選択する。すなわち、非同期検出パ
ルスにより内部クロックの位相が順次切り替えられる。

本発明は、ビット位相同期処理において、受信データ信
号を確実に取り込むことができる位相に内部クロックを
調整する構成であり、従来構成の受信データ信号の位相
を内部クロックに合わせる方式に比べて、回路構成を簡
単にすることが可能となる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第１図は、本発明の第一実施例の構成を示すブロック図
である。

図において、受信データ信号Ｄｉｎは、ラッチ回路１１
の入力端子りと、データ変化点検出手段２０を構成する
排他的論理和回路（ＸＯＲ）２１の一方の入力端子およ
び遅延素子（ＤＬ）２３を介してその他方の入力端子に
入力される。排他的論理和回路２１が出力するデータ変
化点検出パルスＤｅは、同期判定手段３０を構成する論
理積回路（ＡＮＤ）３１の一方の入力端子に入力される
。

論理積回路３１が出力する非同期検出パルスＯ３は、ト
グル形フリップフロップ（ＴＦＦ）４１のクロック入力
端子Ｃに入力され、出力される選択信号ＳＥＬは２人力
セレクタ４３の切替制御端子Ｓ０に入力される。２人力
セレクタ４３には、受信データ信号Ｄｉｎのビットレー
トに対応し、位相が互いにπだけずれたクロックＣｋ、
Ｃｋｂが入力され、その一方が選択信号ＳＥＬに応じて
選択され内部クロックＣＫｉ　として出力される。なお
、トグル形フリップフロップ４１および２人力セレクタ
４３は、クロック選択手段４０を構成する。

内部クロックＣＫｉ　は、ラッチ回路１１のクロック端
子Ｃに入力されると共に、論理積回路（ＡＮＤ）５１の
一方の入力端子、および遅延素子（ＤＬ）５３、反転回
路５５を介してその他方の入力端子に入力される。論理
積回路５１が出力するクロック立ち上がり検出パルスＣ
ｅは、論理積回路３１の他方の入力端子に送出される。

なお、論理積回路５１、遅延素子５３および反転回路５
５はディジタル微分回路を形成し、内部クロックＣＫｉ
　の立ち上がりに応じてクロック立ち上がり検出パルス
Ｃｅを出力するクロック立ち上がり検出手段５０を構成
する。

ラッチ回路１１が出力するデータ信号は、システムクロ
ックＣＫｓによってラッチ動作を行うラッチ回路１３を
介して、再生データ信号として送出される。

以下、第１図および第２図に示すタイムチャートを参照
して第一実施例の動作について説明する。

データ変化点検出手段２０の排他的論理和回路２１は、
受信データ信号Ｄｉｎの変化点でデータ変化点検出パル
スＤｅを出力する。クロック立ち上がり検出手段５０の
論理積回路５１は、内部クロックＣＫｉの立ち上がりに
応じてクロック立ち上がり検出パルスＣｅを出力する。

なお、データ変化点検出パルスＤｅおよびクロック立ち
上がり検出パルスＣｅのパルス幅は、各遅延素子２３．
５３に設定される遅延量で決定される。

受信データ信号Ｄｉｎの変化点と、内部クロックＣＫｉ
の立ち上がりが近接している場合、すなわち内部クロッ
クＣＫｉによる受信データ信号Ｄｉｎのランチ動作が不
確定となる位相非同期状態では、データ変化点検出パル
スＤｅとクロック立ち上がり検出パルスＣｅとを入力と
する同期判定手段３０の論理積回路３１は、その重なり
時間に対応するパルス幅を有する非同期検出パルスＣ３
を出力する。

この非同期検出パルスＣ８が発生すると、クロック選択
手段４０のトグル形フリップフロンプ４１は、選択信号
ＳＥＬの論理を反転する。したがって、セレクタ４３は
、選択信号ＳＥＬの反転により選択するクロックＣＫ、
ＣＫｂを切り替え、内部クロックＣＫｉの位相をπだけ
ずらす。

このようにして新たに選択された内部クロックＣＫｉの
立ち上がりは、受信データ信号Ｄｉｎの変化点とは十分
な位相差（切り替え時点では約π）があるので、受信デ
ータ信号Ｄｉｎが入力されるラッチ回路１１では、確実
に受信データを取り込むことができる。

なお、ラッチ回路１３では、システムクロックＣＫｓに
同期してラッチ回路１１が出力する受信データを取り込
むことにより、システム全体と同期をとった再生データ
を得ることができる。

第３図は、本発明の第二実施例の構成を示すブロック図
である。

図において、本実施例では第一実施例の構成に対して、
ラッチ回路１１．１３、データ変化点検出手段２０、同
期判定手段３０およびクロック立ち上がり検出手段５０
の構成は同様であり、同一符号を付して説明を省略する
。

本実施例の特徴とするところは、非同期検出パルスＣ３
が発生したときに、クロック選択手段４０′が、π／２
ずつ位相が異なった４個のクロックＣＫＩ、ＣＦ２、Ｃ
Ｆ３、ＣＦ４を用いて、内部クロックＣＫｉを切り替え
る構成である。

すなわち、クロック選択手段４０′は、非同期検出パル
スＣ３の入力に応じてカウントアツプし、その下位２ビ
ツトの状態を選択信号５ＥＬ１．５ＥＬ２として出力す
るカウンタ４５と、選択信号ＳＥＬ　１．５ＥＬ２に応
じてクロックＣＫＩ、ＣＦ２、ＣＦ３、ＣＦ４の中から
一つを選択し、内部クロックＣＫｉとして出力する４人
力セレクタ４７とにより構成される。

なお、選択信号ＳＥＬ　１．５ＥＬ２に応じて、位相が
π／２ずつ異なった４個のクロックＣＫＩ、ＣＦ２、Ｃ
Ｆ３、ＣＦ４の切り替えは、必ずしも内部クロックＣＫ
ｉを順次π／２ずつシフトさせる必要はなく、その切り
替え順序（接続配列）は一形態に限定されない。

第４図は、本発明の第三実施例の構成を示すブロック図
である。

図において、本実施例では第二実施例の構成に対して、
ラッチ回路１１、Ｉ３、データ変化点検出手段２０、ク
ロック選択手段４０′およびクロック立ち上がり検出手
段５０の構成は同様であり、同一符号を付して説明を省
略する。゛なお、第一実施例の構成に対しても同様に本
実施例の適用が可能である。

本実施例の特徴とするところは、データ変化点検出パル
スＤｅおよびクロック立ち上がり検出パルスＣｅの各タ
イミングに応じて、非同期検出パルスＣ８を出力する同
期判定手段３０′が、外部から設定されるクロック選択
許可信号によりその動作可否が設定される構成である。

すなわち、同期判定手段３０′は、論理積回路３３にデ
ータ変化点検出パルスＤｅおよびクロック立ち上がり検
出パルスＣｅとともに、クロック選択許可信号を入力し
、クロック選択許可信号がハイレベルであるときに、デ
ータ変化点検出パルスＤｅおよびクロック立ち上がり検
出パルスＣｅに応じて非同期検出パルスＣ３を出力する
構成としている。

したがって、−度内部クロックＣＫｉの選択が確定した
あとは、クロック選択許可信号をローレベルとして内部
クロックＣＫｉの位相状態を保持し、受信データ信号Ｄ
ｉｎの雑音その他の影響で、その都度内部クロックＣＫ
ｉが切り替わる不安定状態を回避させることが可能とな
る。

なお、本実施例では一つの論理積回路で実現する構成を
示したが、その回路構成に限定されるものではなく、ま
たクロック選択手段４０の各部をクロック選択許可信号
によってイネーブル／ディセーブル制御する構成として
も同様である。

［発明の効果］ 上述したように、本発明は、論理回路、遅延素子その他
の簡単な回路構成で、受信データ信号とクロックとの位
相同期をとることができる。

また、簡単な回路構成であるために高速動作が容易であ
り、小規模でかつ高速ディジタル信号に対応できるピン
ト位相同期回路が実現可能である。

【図面の簡単な説明】

第１図は本発明の第一実施例の構成を示すブロック図。 第２図は第一実施例の動作を説明するタイムチャート。 第３図は本発明の第二実施例の構成を示すブロック図。 第４図は本発明の第三実施例の構成を示すブロック図。 第５図は従来のビット位相同期回路の構成を示すブロッ
ク図。 １１．１３・・・ラッチ回路、２０・・・データ変化点
検出手段、２１・・・排他的論理和回路（ＸＯＲ）、２
３・・・遅延素子（ＤＬ）、３０・・・同期判定手段、
３１．３３・・・論理積回路（ＡＮＤ）　、４０・・・
クロック選択手段、４１・・・トグル形フリップフロッ
プ（ＴＦＦ）、４３・・・２人力セレクタ、４５・・・
カウンタ、４７・・・４人力セレクタ、５０・・・クロ
ック立ち上がり検出手段、５１・・・論理積回路（ＡＮ
Ｄ）、５３・・・遅延素子（ＤＬ）、５５・・・反転回
路、６１・・・バッファアンプ、６３・・・スイッチ回
路、６５・・・ラッチ回路、６７・・・遅延素子（ＤＬ
）。 第 図

Claims (1)

【特許請求の範囲】
1. （１）受信データ信号とそのビットレートに対応する内
   部クロックとの位相同期をとり、その内部クロックを用
   いて受信データ信号を取り込むラッチ回路を備えたビッ
   ト位相同期回路において、前記受信データ信号の変化点
   を検出し、データ変化点検出パルスを出力するデータ変
   化点検出手段と、 前記内部クロックの立ち上がり点を検出し、クロック立
   ち上がり検出パルスを出力するクロック立ち上がり検出
   手段と、 前記データ変化点検出パルスと前記クロック立ち上がり
   検出パルスとを取り込み、その重なりに対応する非同期
   検出パルスを出力する同期判定手段と、 前記受信データ信号のビットレートに対応し、それぞれ
   位相の異なる複数のクロックから、前記非同期検出パル
   スに応じてその一つを前記内部クロックとして選択出力
   するクロック選択手段とを備えたことを特徴とするビッ
   ト位相同期回路。