JPH0458631A - フレーム位相合わせ方式 - Google Patents
フレーム位相合わせ方式Info
- Publication number
- JPH0458631A JPH0458631A JP2170950A JP17095090A JPH0458631A JP H0458631 A JPH0458631 A JP H0458631A JP 2170950 A JP2170950 A JP 2170950A JP 17095090 A JP17095090 A JP 17095090A JP H0458631 A JPH0458631 A JP H0458631A
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- JP
- Japan
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- frame
- pulse
- bits
- delay
- signals
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフレーム位相合わせ方式に関し、特に多信号の
フレーム間位相差をディジタル可変遅延回路により吸収
するフレーム位相合わせ方式に関する。
フレーム間位相差をディジタル可変遅延回路により吸収
するフレーム位相合わせ方式に関する。
従来、この種のフレーム位相合わせ方式では、多入力信
号それぞれについて、各入力ごとに一度フレーム同期を
確保し、そのうちのいずれかのフレーム同期信号とエラ
スティックストアメモリを用いて他入力間のフレーム位
相の一致をとっていた。
号それぞれについて、各入力ごとに一度フレーム同期を
確保し、そのうちのいずれかのフレーム同期信号とエラ
スティックストアメモリを用いて他入力間のフレーム位
相の一致をとっていた。
上述した従来のフレーム位相合わせ方式では、多入力信
号のフレーム同期をとり、動作クロック周波数より低い
周波数へ動作クロック速度を移してエラスティックスト
アメモリに書き込み、この書き込まれたデータを入力信
号中のいずれが１つの信号を読出しの基準としてそのフ
レーム位置に合わせ、他信号のフレーム位相合わせを行
ない、全データの読出しを行なうため、１フレーム長に
わたる位相差を吸収する場合、メモリとして少なくとも
１フレ一ム分のビット数を記憶する容量が必要となり、
また、全体の位相ばらつき範囲に対し、基準フレームの
位置がどこにあるか不明なので、伝送遅延時間が増大す
ることがあるという欠点があった。
号のフレーム同期をとり、動作クロック周波数より低い
周波数へ動作クロック速度を移してエラスティックスト
アメモリに書き込み、この書き込まれたデータを入力信
号中のいずれが１つの信号を読出しの基準としてそのフ
レーム位置に合わせ、他信号のフレーム位相合わせを行
ない、全データの読出しを行なうため、１フレーム長に
わたる位相差を吸収する場合、メモリとして少なくとも
１フレ一ム分のビット数を記憶する容量が必要となり、
また、全体の位相ばらつき範囲に対し、基準フレームの
位置がどこにあるか不明なので、伝送遅延時間が増大す
ることがあるという欠点があった。
本発明のフレーム位相合わせ方式は、ｎ木の信号を入力
して出力の遅延量をビット単位で外部から制御可能なｎ
個のディジタル可変遅延回路と、このディジタル可変遅
延回路の出力を入力してフレーム同期を確立し前記信号
のフレーム位置でフレームパルスを出力するｎ個のフレ
ーム同期回路と、システムクロックと前記各信号のフレ
ームパルスとを入力して前記ｎ本の信号間のフレーム位
相差が最小の範囲における最も時間的に遅いフレームに
対し他のフレーム位置の差を遅延制御出力として前記デ
ィジタル可変遅延回路に出力するフレーム位相検出回路
とを備えることを特徴とする。
して出力の遅延量をビット単位で外部から制御可能なｎ
個のディジタル可変遅延回路と、このディジタル可変遅
延回路の出力を入力してフレーム同期を確立し前記信号
のフレーム位置でフレームパルスを出力するｎ個のフレ
ーム同期回路と、システムクロックと前記各信号のフレ
ームパルスとを入力して前記ｎ本の信号間のフレーム位
相差が最小の範囲における最も時間的に遅いフレームに
対し他のフレーム位置の差を遅延制御出力として前記デ
ィジタル可変遅延回路に出力するフレーム位相検出回路
とを備えることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明のフレーム位相合わせ方式の一実施例を
示すブロック図、第２図は第１図における位相差検出部
の一例を示す回路ブロック図、第３図は第１図における
フレーム位相比較時の信号を示す図である。
示すブロック図、第２図は第１図における位相差検出部
の一例を示す回路ブロック図、第３図は第１図における
フレーム位相比較時の信号を示す図である。
第１図において、入力信号１，２．３はディジタル可変
遅延回路（以下ＶＤＬ）４，５．５に入力している。Ｖ
ＤＬ４，５．６はビットを単位とするディジタル量での
遅延が可能であり、その出力をフレーム同期回路（以下
５ＹＮ）７，８．９へ出力している。５ＹＮ７，８．９
は信号のフレーム同期を確立し、それぞれフレームパル
ス１０．１１．１２をフレーム位相差検出回路（以下Ｄ
ＥＴ）１３へ出力する。ＤＥＴ１３では入力したフレー
ムパルス１０，１１．１２のうち、任意のフレームパル
スを比較の基準とする。
遅延回路（以下ＶＤＬ）４，５．５に入力している。Ｖ
ＤＬ４，５．６はビットを単位とするディジタル量での
遅延が可能であり、その出力をフレーム同期回路（以下
５ＹＮ）７，８．９へ出力している。５ＹＮ７，８．９
は信号のフレーム同期を確立し、それぞれフレームパル
ス１０．１１．１２をフレーム位相差検出回路（以下Ｄ
ＥＴ）１３へ出力する。ＤＥＴ１３では入力したフレー
ムパルス１０，１１．１２のうち、任意のフレームパル
スを比較の基準とする。
ここで第３図に示すように、フレームパルス１０を基準
としたとし、仮に１フレ一ム間隔を１００ビツトとし、
フレームパルス１０はフレームパルス１１に対し１０ビ
ツト、フレームパルス１２はフレームパルス１０に対し
５ビツトの遅延を有しているものとする。
としたとし、仮に１フレ一ム間隔を１００ビツトとし、
フレームパルス１０はフレームパルス１１に対し１０ビ
ツト、フレームパルス１２はフレームパルス１０に対し
５ビツトの遅延を有しているものとする。
フレームパルス１０はフレームパルス１１．１２に対し
１００ビツトまでカウント可能なビットカウンタ（以下
ＣＮＴ）１３ａ、１３ｂのリセットＲＳに入力しており
フレームパルス１１．１２によりラッチ（以下ＬＴ）１
３ｃ、１３ｄの入力をラッチし、フレームパルス１１は
９０ビツト、フレームパルス１２は５ビツトの遅延であ
ると判定する。フレーム位置補正回路（以下ＣＲ）１３
ｅ、１３ｆはフレームパルス１１の９０ビツト遅延が１
フレームの半分である５０ビツトより長いため、フレー
ムパルス１０の時間的な前方にいるものと判断して９０
−１００＝−１０，つまり１０ビツト前方にあるものと
判定する。従って、ＤＥ７１３内の遅延制御出力部（以
下ＯＴ）１３ｇはフレームパルス１２が最も時間的な後
方にあり、それに対し、フレームパルス１０は５ビツト
、フレームパルス１１は１５ビツト前方にあると判定し
、その判定値をＶＤＬ４．５へ入力し、フレームパルス
１０を５ビツト、フレームパルス１１を１５ビツト遅延
させる。この操作によって入力信号１゜２．３は互いに
フレーム位置を揃えられてディジタル可変遅延線から出
力信号１４，１５．１６として出力される。
１００ビツトまでカウント可能なビットカウンタ（以下
ＣＮＴ）１３ａ、１３ｂのリセットＲＳに入力しており
フレームパルス１１．１２によりラッチ（以下ＬＴ）１
３ｃ、１３ｄの入力をラッチし、フレームパルス１１は
９０ビツト、フレームパルス１２は５ビツトの遅延であ
ると判定する。フレーム位置補正回路（以下ＣＲ）１３
ｅ、１３ｆはフレームパルス１１の９０ビツト遅延が１
フレームの半分である５０ビツトより長いため、フレー
ムパルス１０の時間的な前方にいるものと判断して９０
−１００＝−１０，つまり１０ビツト前方にあるものと
判定する。従って、ＤＥ７１３内の遅延制御出力部（以
下ＯＴ）１３ｇはフレームパルス１２が最も時間的な後
方にあり、それに対し、フレームパルス１０は５ビツト
、フレームパルス１１は１５ビツト前方にあると判定し
、その判定値をＶＤＬ４．５へ入力し、フレームパルス
１０を５ビツト、フレームパルス１１を１５ビツト遅延
させる。この操作によって入力信号１゜２．３は互いに
フレーム位置を揃えられてディジタル可変遅延線から出
力信号１４，１５．１６として出力される。
以上説明したように本発明は、多信号のフレーム間位相
差をディジタルカウンタにより検出し、１フレーム長の
１／２フレーム長を単位として時間的に最も後方にある
信号を基準として、その信号に対し他のデータを遅延さ
せてフレーム位相合わせを行なっているので、実質的に
メモリ容量を１／２フレームとし、また伝送遅延も最小
限度の量で済むという効果を有する。
差をディジタルカウンタにより検出し、１フレーム長の
１／２フレーム長を単位として時間的に最も後方にある
信号を基準として、その信号に対し他のデータを遅延さ
せてフレーム位相合わせを行なっているので、実質的に
メモリ容量を１／２フレームとし、また伝送遅延も最小
限度の量で済むという効果を有する。
第１図は本発明のフレーム位相合わせ方式の−実施例を
示すブロック図、第２図は第１図における位相差検出部
の一例を示す回路ブロック図、第３図は第１図における
フレーム位相比較時の信号を示す図である。 １、．２．３・・・入力信号、４，５．６・・・ディジ
タル可変遅延回路（■ＤＬ）、７，８．９・・・フレー
ム同期回路（ＳＹＮ）、１０，１１．１２・・・フレー
ムパルス出力、１３・・・位相差検出回路（ＤＥＴ）、
１３ａ、１３ｂ−−−ビットカウンタ（ＣＮＴ）、１３
ｃ、１３ｄ・・・ラッチ（ＬＴ）、１３ｅ、１３ｆ・・
・フレーム位置補正回路（ＣＲ）、１３ｇ・・・遅延制
御出力部（ＯＴ）、１４，１５゜１６・・・出力信号、
１７・・・システムクロック、１８．１９．２０・・・
遅延制御出力、２］、、２２・・・Ｔ１３
示すブロック図、第２図は第１図における位相差検出部
の一例を示す回路ブロック図、第３図は第１図における
フレーム位相比較時の信号を示す図である。 １、．２．３・・・入力信号、４，５．６・・・ディジ
タル可変遅延回路（■ＤＬ）、７，８．９・・・フレー
ム同期回路（ＳＹＮ）、１０，１１．１２・・・フレー
ムパルス出力、１３・・・位相差検出回路（ＤＥＴ）、
１３ａ、１３ｂ−−−ビットカウンタ（ＣＮＴ）、１３
ｃ、１３ｄ・・・ラッチ（ＬＴ）、１３ｅ、１３ｆ・・
・フレーム位置補正回路（ＣＲ）、１３ｇ・・・遅延制
御出力部（ＯＴ）、１４，１５゜１６・・・出力信号、
１７・・・システムクロック、１８．１９．２０・・・
遅延制御出力、２］、、２２・・・Ｔ１３
Claims (1)
- ｎ本の信号を入力して出力の遅延量をビット単位で外部
から制御可能なｎ個のディジタル可変遅延回路と、この
ディジタル可変遅延回路の出力を入力してフレーム同期
を確立し前記信号のフレーム位置でフレームパルスを出
力するｎ個のフレーム同期回路と、システムクロックと
前記各信号のフレームパルスとを入力して前記ｎ本の信
号間のフレーム位相差が最小の範囲における最も時間的
に遅いフレームに対し他のフレーム位置の差を遅延制御
出力として前記ディジタル可変遅延回路に出力するフレ
ーム位相検出回路とを備えることを特徴とするフレーム
位相合わせ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170950A JPH0458631A (ja) | 1990-06-28 | 1990-06-28 | フレーム位相合わせ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170950A JPH0458631A (ja) | 1990-06-28 | 1990-06-28 | フレーム位相合わせ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458631A true JPH0458631A (ja) | 1992-02-25 |
Family
ID=15914385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170950A Pending JPH0458631A (ja) | 1990-06-28 | 1990-06-28 | フレーム位相合わせ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458631A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05292077A (ja) * | 1992-04-10 | 1993-11-05 | Nec Corp | 遅延時間差吸収装置 |
| US6370200B1 (en) | 1997-08-04 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Delay adjusting device and method for plural transmission lines |
| JP2014217039A (ja) * | 2013-04-30 | 2014-11-17 | 富士通株式会社 | 伝送装置および同期制御方法 |
-
1990
- 1990-06-28 JP JP2170950A patent/JPH0458631A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05292077A (ja) * | 1992-04-10 | 1993-11-05 | Nec Corp | 遅延時間差吸収装置 |
| US6370200B1 (en) | 1997-08-04 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Delay adjusting device and method for plural transmission lines |
| JP2014217039A (ja) * | 2013-04-30 | 2014-11-17 | 富士通株式会社 | 伝送装置および同期制御方法 |
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