JP3546322B2 - ビット位相制御装置 - Google Patents
ビット位相制御装置 Download PDFInfo
- Publication number
- JP3546322B2 JP3546322B2 JP21355998A JP21355998A JP3546322B2 JP 3546322 B2 JP3546322 B2 JP 3546322B2 JP 21355998 A JP21355998 A JP 21355998A JP 21355998 A JP21355998 A JP 21355998A JP 3546322 B2 JP3546322 B2 JP 3546322B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- count value
- sub
- selector
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の属する技術分野】
本発明は、通信システム等に用いられる、ビット位相制御装置及び制御方法に関する。
【0002】
【従来の技術】
近年通信システムの高速化が進んでいる。それに伴って、機器間での同期確立が、技術開発の重要なテーマになっている。特に、シリアルデータ受け入れの場合は、データの両端に存在する不定領域が、問題になりやすい。この不定領域を避けて、正確なデータを取り込むためには、正確な位相同期が必要とされる。
この問題を解決するための技術として、特開平9-247133号(発明の名称、ディジタル信号再生装置、出願人、日本電信電話株式会社、株式会社日立製作所)が開示されている。
【0003】
【発明が解決しようとする課題】
ところで、上記、従来の技術においても、正確な位相同期を確立するために、無視できない程度の、制御時間が必要とされていた。
通常、データの伝送速度に比して位相同期制御の速度は極めて遅い。その結果、位相同期を確立するまでの間、かなりのデータ量が、廃棄される場合も発生した。
この問題を解決するための、制御時間短縮化が、大きな解決課題として残されていた。
【0004】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成1〉
入力データを一定時間で順次遅延させ、各遅延させた入力データを現用系データ及び予備系データとして選択出力可能な可変位相遅延部を制御して前記現用系データのいずれかをクロックに同期させて出力するためのビット位相制御装置であって、
前記クロックに同期する現在の現用系データを出力させるべく該データの選択を示すメインカウント値γを前記可変位相遅延部に供給するメインカウンタと、
遅延量に対応して変化するサブカウント値xを出力するサブカウンタと、
前記変化するサブカウント値xを受信する毎にカウント値γ±xを前記可変位相遅延部に供給して前記予備系データの遅延量を指定するプラス・マイナス演算器と、
前記サブカウント値xの変化による前記予備系データの両側エッジを検出し、検出された両側エッジ位置に基づいて前記クロックに同期する次の現用系データを選択するためのメインカウント値γを前記メインカウンタに設定する制御部とを備えることを特徴とするビット位相制御装置。
【0005】
〈構成2〉
請求項1記載のビット位相制御装置において、
前記制御部は、前記プラス・マイナス演算器の出力するカウント値γ+x又はγ−xのいずれかが前記可変位相遅延部のデータ選択の限界値と判定すると、該プラス・マイナス演算器を制御して非限界のカウント値のみを出力させることを特徴とするビット位相制御装置。
【0006】
【発明の実施の形態】
外部からジッタ成分を含んだ入力データを受け入れて、この入力データを、現実の受信データとして外部に出力する現用系データと、この現用系データの位相制御に用いる予備系データに2分割し、その位相を別々に可変させる可変位相遅延部と、装置内部のクロック信号と、上記現用系データと、上記予備系データとを受け入れて、その位相差を検出する位相比較部と、上記現用系データと、上記予備系データを切り替えて出力データとして出力するデータ出力制御部とを備えた、例えば、上記特開平9-247133号に開示されているビット位相同期回路に本発明によるビット位相制御装置が配置される。
【0007】
本発明によるビット位相制御装置は、上記可変位相遅延部の、遅延量の初期値を選択するメインカウント値γをメインカウントに設定して、動作を開始する。この初期値は通常全遅延量のほぼ中心値に定められる。同時にサブカウント値χをサブカウンタに設定する。プラス・マイナス演算器を用いて、メインカウント値γを中心にして、現用系データに対する、予備系データの位相差を交互にγ+χと、γ−χに切り替えながら、χを増加させる。この動作によってクロック信号に対する現用系データの位相変化を監視する。位相変化が検出された時は、メインカウント値γを変更して、クロック信号に対する現用系データの位相差を正常に維持する。
【0008】
仮に、メインカウント値γが変化して、上記全遅延量の片方、例えば、遅延量の少ない方に偏ったと仮定する。上記予備系データの位相差を前記γ−χに設定したときに、サブカウント値χの限界が検出されたと仮定する。この時プラス・マイナス演算器のマイナス演算を停止させて、そのままサブカウント値χを増加させる。その結果予備系データの位相は、上記全遅延量の中心値に向けて戻り始める。ついに予備系データの位相が現用系データの位相に対して、所定の位相差を持つ状態になったとき、上記メインカウント値γに、上記サブカウント値χを加算し、サブカウント値χを0にリセットする。その後切替スイッチを切り替えて現用系データと、予備系データを切り替える。
【0009】
以下、本発明を図示の実施の形態について詳細に説明する。
図1は、本発明のビット位相制御装置のブロック図である。
本発明の説明をする前に、本発明によるビット位相制御装置が、構成要素の一つとして配置される、ビット位相同期回路の概要について図を用いて説明する。
図2は、ビット位相同期回路のブロック図である。
図より、ビット位相同期回路は、ビット位相制御装置1と、可変位相遅延部21と、位相比較部22と、データ出力制御部23を備える。
【0010】
可変位相遅延部21は、外部から入力データDinを受け入れて、その位相を遅延させる部分である。その内部に、セレクタA1と、セレクタA2と、DLY−1〜DLY−nまでn個、従属接続された遅延線を備える。従属接続された遅延線は、入力データDinを受け入れてDLY−1〜DLY−nまで、遅延時間tdずつ加算して遅延させる。セレクタA1と、セレクタA2は、従属接続された遅延線の個々の接続部から、それぞれ、遅延時間が加算されたデータD0〜Dnの、いずれか一つを受け入れる。このデータの選択は、ビット位相制御装置1の制御に基づいて行われる。このデータをそれぞれ、現用系データDr、または、予備系データDpとして出力する。ここで現用系データDrとは、実際に受信データとして、ビット位相同期回路から出力される信号である。また予備系データDpとは、位相同期制御のために、このビット位相同期回路内部で使われる信号である。後に説明するが、セレクタA1と、セレクタA2の出力は状況に応じて適宜、現用系データDr、または予備系データDpに変更して使われる。
【0011】
位相比較部22は、可変位相遅延部21から、現用系データDr、予備系データDpに2分割された入力データDinと、内部クロックCLKを受け入れて、入力データDinと内部クロックCLKの位相差を検出する部分である。その内部に、F−1〜F−7まで7個のフリップフロップとEO−1〜EO−3まで3個の排他的論理和回路を備える。フリップフロップF−1、F−3と、フリップフロップF−2とF−4は、セレクタA1と、セレクタA2から、現用系データDr、または、予備系データDpを受け入れて、内部クロックCLKのタイミングに併せてデータをラッチする部分である。排他的論理和回路EO−1〜EO−3は、上記F−1〜F−4がラッチしたデータを比較して、入力データDinと内部クロックCLKの位相差を検出する部分である。
フリップフロップF−5〜F−7は、上記検出結果をラッチしてビット位相制御装置1へ転送する部分である。
【0012】
データ出力制御部23は、ビット位相制御装置1の制御に基づいて、適宜、現用系データDr、と予備系データDpを変更する部分である。更に、ビット位相制御装置1の制御に基づいてデータを1クロック分増加したり削除したり、する部分でもある。
以上の構成、機能、動作は、上記特開平9-247133号と全く同様である。
ビット位相制御装置1は、本発明による制御装置であり、ビット位相同期回路全体を制御する部分である。
【0013】
図1に戻って本発明によるビット位相制御装置1の構成について説明する。
図1より、本発明によるビット位相制御装置1は、メインカウンタ11と、サブカウンタ12と、切替スイッチ13と、プラス・マイナス演算器14と、制御部15を備える。
【0014】
メインカウンタ11は、制御部15の制御に基づいて、メインカウント値γを現用系データを受け持つセレクタ(現用系セレクタと定義する)と、プラス・マイナス演算器14へ転送する部分である。現用系セレクタに転送されるγを現用系選択信号Srと定義する。現用系セレクタは、この現用系選択信号Srを受け入れて、上記D0〜Dnの中から対応したデータDγを選択する。遅延線DLY−1〜DLY−nの出力D1〜Dnは、それぞれ順番にメインカウント数γ(1〜n)に対応されている。
【0015】
サブカウンタ12は、制御部15の制御に基づいてサブカウント値χをプラス・マイナス演算器14または、予備系データを受け持つセレクタ(予備系セレクタと定義する)へ転送する部分である。
プラス・マイナス演算器14は、メインカウンタ11と、サブカウンタ12から、それぞれ、メインカウント値γとサブカウント値χを受け入れる。この値から、制御部15の制御に基づいて、Sp=γ±χを演算して予備系セレクタへ転送する部分である。ここでSpを予備系選択信号と定義する。
【0016】
切替スイッチ13は、制御部15の制御に基づいて、セレクタA1とセレクタA2をそれぞれ、現用系セレクタ、あるいは、予備系セレクタに切り替える部分である。
制御部15は、フリップフロップF−5〜F−7を介して、排他的論理和回路EO−1〜EO−3が出力する、位相比較結果を受け入れて、ビット位相制御装置全体を制御する部分である。
【0017】
次に、図を用いて本発明によるビット位相制御装置の制御動作について説明する。前提条件として以下の条件を仮定する。
即ち、遅延線DLY−1〜DLY−n(図2)の段数をn=16とし、その各々の遅延時間tdは等しく、5td=T(データ1個の時間長)と仮定する。更に、クロックCKL(図2)の1周期は、Tに等しいと仮定し、フリップフロップF1〜F4(図2)は、クロックCKLの立上がり部分でラッチするものとする。更に、初期状態では、セレクタA1が現用系セレクタとして選択されているものとする。
尚、本発明によるビット位相制御装置によって制御されるビット位相同期回路の動作は、上記特開平9-247133号と全く同様とする。
【0018】
図3は、ビット位相制御装置の動作説明図(その1)である。
(a)は、クロックCKL(図2)の連続状態を示している。(b)は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線(図2)、個々の接続部から、出力される、データD0〜Dnに相当する。いま仮にγの初期値を8に設定したと仮定する。即ちセレクタA1は、データD8を受け入れている。(c)は、セレクタA1の出力を表している。理解を容易にするためにデータ信号を、HighレベルとLowレベルを繰り返すパルス信号に置き換えて表している(排他的論理和回路EO−1〜EO−3によって位相差を検出しているので、この置き換えが可能になる)。(d)はセレクタA2の出力を表している。
【0019】
(e)と(f)は、メインカウント値γを8に固定したまま、サブカウント値χを1にしてプラス・マイナス演算器14(図1)が予備系選択信号Spを変化させたときのセレクタA2の出力を表している。同様に(g)と(h)、(i)と(j)、(k)と(l)は、χをそれぞれ2、3、4にしたときのセレクタA2の出力を表している。(m)と(n)は、メインカウンタ11(図1)のカウント値γを+1したとき、即ちセレクタA1が、データD9を受け入れたときの出力を上記(a)〜(l)と、同一時間軸上に表している。
【0020】
図3の上から順を追ってビット位相制御装置の制御動作について説明する。
位相同期の前提条件を以下のように定める。
即ち、セレクタA1(図2)の出力をフリップフロップF1(図2)の出力点で時間的に最も近くで発生するクロックパルス(CLK−0)の立上がり部分がデータ出力の中心(時間的に)に一致した状態を位相一致状態、と定める。
更に、初期状態では、セレクタA1を現用系セレクタとし、セレクタA2を予備系セレクタとして動作しているものとする。
【0021】
A1.制御部15(図1)が、切替スイッチ13(図1)をaに接続し、メインカウンタ11(図1)をγ=8に、サブカウンタをχ=0にリセットして制御を開始する。
この状態では、現用系選択信号Sr=8、予備系選択信号Sp=8(χ=0)となる。このとき、セレクタA1出力の位相が、クロックパルス(CLK−0)の立上がり部分に対し、データ出力の中心がα(=−1)進んだ状態であると仮定する(c)。従って、セレクタA2出力の位相も、α(=−1)進んだ状態であり、(d)となる。排他的論理和回路EO−1〜EO−3(図1)は、フリップフロップF1、F2、及び、F3、F4の出力を監視してその変化点を測定する。F1、F2の測定点はCLK−0の立上がり部分であり、F3、F4の測定点はCLK+1の立上がり部分になる。(c)、(d)では、それぞれ、HighとLowを示している。図上にH、Lとして示した。
【0022】
A2.制御部15(図1)が、γ=8のまま、プラス・マイナス演算器14(図1)を+(プラス)にして、サブカウンタをχ=1にする。
Sr=8、Sp=9になる。その結果セレクタ出力A2は1Td遅れて(e)になる。この状態でもF2、F4の出力は、それぞれH、Lとなり変化なし。
【0023】
A3.制御部15(図1)が、γ=8、χ=1のまま、プラス・マイナス演算器14(図1)を−(マイナス)にする。
Sr=8、Sp=7になる。その結果セレクタ出力A2は1Td進んで(f)になる。この状態でもF2、F4の出力は、それぞれH、Lとなり変化なし。
【0024】
A4.制御部15(図1)が、γ=8のまま、プラス・マイナス演算器14(図1)を+にして、サブカウンタをχ=2にする。
Sr=8、Sp=10になる。その結果セレクタ出力A2は2Td遅れて(g)になる。この状態でもF2、F4の出力は、それぞれH、Lとなり変化なし。
【0025】
A5.制御部15(図1)が、γ=8、χ=2のまま、プラス・マイナス演算器14(図1)を−にする。
Sr=8、Sp=6になる。その結果セレクタ出力A2は2Td進んで(h)になる。この状態でF2、F4の出力は、それぞれL、Hとなり変化を検出する。
このとき、制御の一方法としては、制御部15(図1)が、メインカウント値をγ+1=9に変更すると同時に、サブカウント値をχ=0にリセットして、メインカウント値γ=9で、上記A2.からの動作を開始する方法がある。
更に、別の方法を示すと、F2、F4の出力が、それぞれL、Hとなり変化を検出した後、制御部15(図1)は、このときのサブカウント値χ1(=2)を記憶する。
【0026】
A6.制御部15(図1)が、γ=8のまま、プラス・マイナス演算器14(図1)を+にして、サブカウンタをχ=3にする。
Sr=8、Sp=11になる。その結果セレクタ出力A2は3Td遅れて(i)になる。この状態でもF2、F4の出力は、それぞれH、Lとなり変化なし。
【0027】
A7.制御部15(図1)が、γ=8、χ=3のまま、プラス・マイナス演算器14(図1)を−にする。
Sr=8、Sp=5になる。その結果セレクタ出力A2は3Td進んで(j)になる。この状態でもF2、F4の出力は、それぞれL、Hとなり変化した状態のままである。
【0028】
A8.制御部15(図1)が、γ=8のまま、プラス・マイナス演算器14(図1)を+にして、サブカウンタをχ=4にする。
Sr=8、Sp=12になる。その結果セレクタ出力A2は4Td遅れて(k)になる。この状態でF2、F4の出力は、それぞれL、Hとなり、変化を検出する。制御部15(図1)はこのときのサブカウント値χ2(=4)を記憶する。
【0029】
A9.制御部15(図1)が、γ=8、χ=4のまま、プラス・マイナス演算器14(図1)を−にする。
Sr=8、Sp=4になる。その結果セレクタ出力A2は4Td進んで(l)になる。この状態でもF2、F4の出力は、それぞれL、Hとなり変化した状態のままである。
【0030】
A10.制御部15(図1)は、F2、F4が変化した時点でのSpの変化量から、α=(1/2)(χ2−χ1)の演算をして、初期状態での、セレクタA1出力とCLK−0との位相差、αを求める。ここでは、α=+1と求まる。
A11.制御部15(図1)は、メインカウント値をγ+α=9に変更する。同時にサブカウンタをχ=0にリセットする。この状態を(m)、(n)に表している。
【0031】
以上の結果、セレクタA1は、データD9を受け入れて、位相一致状態を維持して動作することができる。この状態で制御部15(図1)は、メインカウント値をγ=9の状態で、サブカウント値χを変動させながら、入力データの位相変化を監視する。何らかの状況変化によって位相差αが発生したときは、上記動作を繰り返して位相一致状態を維持することができる。
【0032】
次に、上記制御動作中にメインカウント値γが片方に寄りすぎて、セレクタA1による位相同期調整ができなくなったときの制御動作について説明する。
図4は、ビット位相制御装置の動作説明図(その2)である。
(a)は、クロックCKL(図2)の連続状態を示している。(b)は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線(図2)、個々の接続部から、出力される、データD0〜Dnに相当する。いま仮にγ=3まで変化したと仮定する。即ちセレクタA1は、データD3を受け入れている。(c)は、セレクタA1の出力を表している。(d)はセレクタA2の出力を表している。
【0033】
(e)と(f)は、メインカウント値γを3に固定したまま、サブカウント値χを1にしてプラス・マイナス演算器14(図1)が予備系選択信号Spを変化させたときのセレクタA2の出力を表している。同様に(g)と(h)、(i)と(j)は、χをそれぞれ2、3、にしたときのセレクタA2の出力を表している。(k)と(l)と(m)は、セレクタA2出力を現用系データと予備系データの位相が所定の位相差となるように制御する。この場合、メインカウント値γの中点γ=8方向に動かす制御動作を表している。(o)、(p)は、現用系をセレクタA1出力からセレクタA2出力に変更する制御動作を表している。
【0034】
B1.制御部15(図1)が、切替スイッチ13(図1)をaに接続したまま、メインカウンタ11(図1)をγ=3の状態で、サブカウンタをχ=0にリセットして制御を開始する。
この状態では、現用系選択信号Sr=3、予備系選択信号Sp=3(χ=0)なので(c)、(d)となる。F1、F2はH、F3、F4はLを示している。
【0035】
B2.制御部15(図1)が、γ=3のまま、プラス・マイナス演算器14(図1)を+にして、サブカウンタをχ=1にする。
Sr=3、Sp=4になる。その結果セレクタ出力A2は1Td遅れて(e)になる。この状態でもF2、F4の出力は、それぞれH、Lとなり変化なし。
【0036】
B3.制御部15(図1)が、γ=3、χ=1のまま、プラス・マイナス演算器14(図1)を−にする。
Sr=3、Sp=2になる。その結果セレクタ出力A2は1Td進んで(f)になる。この状態でもF2、F4の出力は、それぞれH、Lとなり変化なし。
【0037】
B4.制御部15(図1)が、γ=3のまま、プラス・マイナス演算器14(図1)を+にして、サブカウンタをχ=2にする。
Sr=3、Sp=5になる。その結果セレクタ出力A2は2Td遅れて(g)になる。この状態でもF2、F4の出力は、それぞれH、Lとなり変化なし。
【0038】
B5.制御部15(図1)が、γ=3、χ=2のまま、プラス・マイナス演算器14(図1)を−にする。
Sr=3、Sp=1になる。その結果セレクタ出力A2は2Td進んで(h)になる。この状態でもF2、F4の出力は、それぞれH、Lとなり変化なし。
【0039】
B6.制御部15(図1)が、γ=3のまま、プラス・マイナス演算器14(図1)を+にして、サブカウンタをχ=3にする。
Sr=3、Sp=6になる。その結果セレクタ出力A2は3Td遅れて(i)になる。この状態でF2、F4の出力は、それぞれL、Hとなり変化を検出する。制御部15(図1)はこのときのサブカウント値χ1(=3)を記憶する。
【0040】
B7.制御部15(図1)が、γ=3、χ=3のまま、プラス・マイナス演算器14(図1)を−にする。
Sr=3、Sp=0になる。その結果セレクタ出力A2は3Td進んで(j)になる。この状態でもF2、F4の出力は、それぞれL、Hとなり変化を検出する。制御部15(図1)はこのときのサブカウント値χ2(=3)を記憶する。同時にSp=0になり、この点が限界値であることを認識する。
【0041】
B8.制御部15(図1)は、限界値を認識したとき、サブカウント値χ2(=3)のまま、プラス・マイナス演算器14を+にする。その結果セレクタ出力A2は(k)になる。この状態は(i)の状態と等しい。
【0042】
B9.制御部15(図1)は、プラス・マイナス演算器14を+の状態に維持したまま、サブカウンタをχ=4にする。この状態は(l)である。
このとき、現用系データと予備系データの位相が所定の位相関係(F3とF2の出力の排他的論理和E0−1で、F3とF2の出力データ内容が一致する)であることを認識する。制御部15(図1)は、このときのχ1=4を記憶する。
B10.同様にして、制御部15(図1)は、プラス・マイナス演算器14を+の状態に維持したまま、サブカウンタをχ=5にする。
このときも現用系データと予備系データの位相が所定の位相関係であることを認識する。
更に、同様にして、サブカウンタをχ=6、7、8とすると、χ=8で位相関係が変わる(F3とF2の出力データが異なる。)。制御部15(図1)は、このときのχ2=8を記憶する。
【0043】
B11.制御部15(図1)は、χ1、χ2より、β=(χ2−χ1)+1=5を求め、このβにより、サブカウント値をχ=5にセットする。そして、判定信号Ssをデータ出力制御部23(図2)へ転送する。データ出力制御部23(図2)は、内部に備えるビット制御回路29(図2)が、この判定信号Ssを受け入れたとき現用系データをセレクタA1の出力からセレクタA2の出力へ切り替える。同時に制御部15(図1)は、切替スイッチ13をBに切り替えてセレクタA1とセレクタA2を交換する。そのとき、メインカウンタ11のカウント値にサブカウンタ12のカウント値χ=5を加算してγ=8にする。その後サブカウンタ12をリセットしてカウント値χ=0にする。その状態を(n)、(m)に表す。この状態で現用系セレクタと予備系セレクタは、相互に交換されている。以後制御部15(図1)は、サブカウント値χを変化させ、セレクタA1の位相を変動させながら入力データの位相変化を監視する。
【0044】
以上の動作は、メインカウント値γが0に近づく方向に寄りすぎて、セレクタA1による位相同期調整ができなくなったときの制御動作に限定して説明した。メインカウント値γがnに近づく方向に寄りすぎて、セレクタA1による位相同期調整ができなくなる場合も想定できるが、全く同様の動作で対処できるので説明を割愛する。
【0045】
【発明の効果】
以上説明したように、上記ビット位相同期回路は、本発明によるビット位相制御装置1を備えることによって、位相同期確立に要する制御時間が短縮された。その結果、位相同期を確立するまでの間、廃棄されるデータ量を減少させることが可能になった。
【図面の簡単な説明】
【図1】本発明のビット位相制御装置のブロック図である。
【図2】ビット位相同期回路のブロック図である。
【図3】ビット位相制御装置の動作説明図(その1)である。
【図4】ビット位相制御装置の動作説明図(その2)である。
【符号の説明】
11 メインカウンタ
12 サブカウンタ
13 切替スイッチ
14 プラス・マイナス演算器
15 制御部
Claims (2)
- 入力データを一定時間で順次遅延させ、各遅延させた入力データを現用系データ及び予備系データとして選択出力可能な可変位相遅延部を制御して前記現用系データのいずれかをクロックに同期させて出力するためのビット位相制御装置であって、
前記クロックに同期する現在の現用系データを出力させるべく該データの選択を示すメインカウント値γを前記可変位相遅延部に供給するメインカウンタと、
遅延量に対応して変化するサブカウント値xを出力するサブカウンタと、
前記変化するサブカウント値xを受信する毎にカウント値γ±xを前記可変位相遅延部に供給して前記予備系データの遅延量を指定するプラス・マイナス演算器と、
前記サブカウント値xの変化による前記予備系データの両側エッジを検出し、検出された両側エッジ位置に基づいて前記クロックに同期する次の現用系データを選択するためのメインカウント値γを前記メインカウンタに設定する制御部とを備えることを特徴とするビット位相制御装置。 - 請求項1記載のビット位相制御装置において、
前記制御部は、前記プラス・マイナス演算器の出力するカウント値γ+x又はγ−xのいずれかが前記可変位相遅延部のデータ選択の限界値と判定すると、該プラス・マイナス演算器を制御して非限界のカウント値のみを出力させることを特徴とするビット位相制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21355998A JP3546322B2 (ja) | 1998-07-29 | 1998-07-29 | ビット位相制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21355998A JP3546322B2 (ja) | 1998-07-29 | 1998-07-29 | ビット位相制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000049760A JP2000049760A (ja) | 2000-02-18 |
JP3546322B2 true JP3546322B2 (ja) | 2004-07-28 |
Family
ID=16641224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21355998A Expired - Fee Related JP3546322B2 (ja) | 1998-07-29 | 1998-07-29 | ビット位相制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3546322B2 (ja) |
-
1998
- 1998-07-29 JP JP21355998A patent/JP3546322B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000049760A (ja) | 2000-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5455840A (en) | Method of compensating a phase of a system clock in an information processing system, apparatus employing the same and system clock generator | |
JP2000138568A (ja) | クロック信号切り換え装置 | |
US6943595B2 (en) | Synchronization circuit | |
JPH07202952A (ja) | 高速データ伝送におけるデジタルデータリタイミング装置 | |
JPH0292021A (ja) | ディジタルpll回路 | |
US6711220B1 (en) | Bit position synchronizer | |
JP2003208400A (ja) | クロック切替回路 | |
JPH075949A (ja) | 2重化クロック切替えの方法と装置 | |
JP3546322B2 (ja) | ビット位相制御装置 | |
JP3546324B2 (ja) | ビット位相制御装置 | |
US20010045822A1 (en) | Pulse detector | |
JP3461428B2 (ja) | クロック無瞬断切替装置 | |
JPH02250535A (ja) | ビット位相同期回路 | |
JPH03240336A (ja) | ビット位相同期回路 | |
JP3930641B2 (ja) | 現用系・予備系切替方法および切替装置 | |
JP3767997B2 (ja) | ビット位相同期回路 | |
JPH0370314A (ja) | クロック断検出回路 | |
JP3295868B2 (ja) | フレームクロック同期回路 | |
JPH08237104A (ja) | ビット位相検出回路およびビット位相同期回路 | |
JPH0458631A (ja) | フレーム位相合わせ方式 | |
KR930007593Y1 (ko) | 장치간 데이타 입출력 인터페이스 회로 | |
JPH1168726A (ja) | クロック切替え回路 | |
JPH04284038A (ja) | クロック切替装置 | |
JPH03132124A (ja) | ビット位相同期回路 | |
JPH09130235A (ja) | ディジタルpll回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040330 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |