JPH07202952A - 高速データ伝送におけるデジタルデータリタイミング装置 - Google Patents
高速データ伝送におけるデジタルデータリタイミング装置Info
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 より安定したリタイミングを行う。
【構成】 局部クロックパルス発生部１１により発生さ
れた局部クロックパルスＦＴは、入力されたバイナリデ
ータＤのビットレートに比べて６倍の周波数を有し、ク
ロックパルス並列発生部１２は外部入力クロックパルス
ＣＰを局部クロックパルスＦＴの１周期間隔で順次に遅
延させる。７個の遅延されたクロックパルスＣＰ１，Ｃ
Ｐ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，ＣＰ７を発生
させて、リタイミングクロックパルス選択部１５の選択
過程でリタイミングクロックパルスが遅延された時間
と、時間遅延補償部１６で補償遅延されたデータＤＤの
遅延時間を同一にした場合、データリタイミング部１６
によりリタイミングクロックパルスがデータアイパター
ンの中心でリタイミングされる。
れた局部クロックパルスＦＴは、入力されたバイナリデ
ータＤのビットレートに比べて６倍の周波数を有し、ク
ロックパルス並列発生部１２は外部入力クロックパルス
ＣＰを局部クロックパルスＦＴの１周期間隔で順次に遅
延させる。７個の遅延されたクロックパルスＣＰ１，Ｃ
Ｐ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，ＣＰ７を発生
させて、リタイミングクロックパルス選択部１５の選択
過程でリタイミングクロックパルスが遅延された時間
と、時間遅延補償部１６で補償遅延されたデータＤＤの
遅延時間を同一にした場合、データリタイミング部１６
によりリタイミングクロックパルスがデータアイパター
ンの中心でリタイミングされる。
Description
【０００１】
【産業上の利用分野】本発明は、高速データ伝送時に、
バイナリデータビットの位相とリタイミングクロックパ
ルスの状態オフセット位相が互いに関係なく、入力バイ
ナリデータにワンダーとアラインメント(alignment) ジ
ッターがあってもデータを安定してリタイミングするデ
ータリタイミング装置に関する。
バイナリデータビットの位相とリタイミングクロックパ
ルスの状態オフセット位相が互いに関係なく、入力バイ
ナリデータにワンダーとアラインメント(alignment) ジ
ッターがあってもデータを安定してリタイミングするデ
ータリタイミング装置に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９３−２７３６０号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
の基礎たる韓国特許出願第１９９３−２７３６０号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】図９は従来のデータリタイミング装置を
示すブロック図であって、図９において、Ａ１は源泉ク
ロック発生部であり、Ａ２は送信側リタイミング部であ
り、Ａ３は受信側リタイミング部である。図１０は図９
に示す各部のタイミングを示す図である。
示すブロック図であって、図９において、Ａ１は源泉ク
ロック発生部であり、Ａ２は送信側リタイミング部であ
り、Ａ３は受信側リタイミング部である。図１０は図９
に示す各部のタイミングを示す図である。
【０００４】従来、データビットレートが大きくないの
で、並列または直列に伝送されるデータのタイミング
を、受信側リタイミング部で予測することができた。図
１０に示すように、源泉クロック発生部Ａ１から送信側
リタイミング部Ａ２および受信側リタイミング部Ａ３に
伝送されるデータの単位ビット間隔またはアイパターン
の中心から上昇遷移するリタイミングクロックパルスを
供給できるように、データをリタイミングした。
で、並列または直列に伝送されるデータのタイミング
を、受信側リタイミング部で予測することができた。図
１０に示すように、源泉クロック発生部Ａ１から送信側
リタイミング部Ａ２および受信側リタイミング部Ａ３に
伝送されるデータの単位ビット間隔またはアイパターン
の中心から上昇遷移するリタイミングクロックパルスを
供給できるように、データをリタイミングした。
【０００５】
【発明が解決しようとする課題】しかし、データビット
レートが大きいので、データの単位ビット間隔が狭くな
り、受信側リタイミング部Ａ３により、受信データと、
リタイミングすべきクロックパルスとの間の位相関係を
予測することが難しくなる。高速に伝送されるデータを
従来の方法によりリタイミングする場合、Ｄフリップフ
ロップのホールド時間とセットアップ時間を満足させる
ことができないメタスタビリティ（metastability ）が
発生する。伝送距離が比較的に短く、アラインメントジ
ッターの大きさが極めて小さい場合にも、周辺環境等の
要因によりメタスタビリティが発生しデータを安定して
リタイミングできないという問題点があった。
レートが大きいので、データの単位ビット間隔が狭くな
り、受信側リタイミング部Ａ３により、受信データと、
リタイミングすべきクロックパルスとの間の位相関係を
予測することが難しくなる。高速に伝送されるデータを
従来の方法によりリタイミングする場合、Ｄフリップフ
ロップのホールド時間とセットアップ時間を満足させる
ことができないメタスタビリティ（metastability ）が
発生する。伝送距離が比較的に短く、アラインメントジ
ッターの大きさが極めて小さい場合にも、周辺環境等の
要因によりメタスタビリティが発生しデータを安定して
リタイミングできないという問題点があった。
【０００６】このような問題点を解決する方法として、
例えば、英国特許第８０３９８７４号（発明者：C.P.Su
mmers ）と、米国特許第４，４００，６６７号（発明
者：M.Belkin）と、米国特許第４，５３５，４５９号
（発明者：C.R.Hogge ）が知られている。これらの方法
によると、送信側はデータのみ送信し、受信側は受信さ
れたデータから非線型過程によりリタイミングクロック
パルスを生成するか、あるいは受信側の電圧制御発振器
によりリタイミングクロックパルスを発生させてデータ
をリタイミングする。
例えば、英国特許第８０３９８７４号（発明者：C.P.Su
mmers ）と、米国特許第４，４００，６６７号（発明
者：M.Belkin）と、米国特許第４，５３５，４５９号
（発明者：C.R.Hogge ）が知られている。これらの方法
によると、送信側はデータのみ送信し、受信側は受信さ
れたデータから非線型過程によりリタイミングクロック
パルスを生成するか、あるいは受信側の電圧制御発振器
によりリタイミングクロックパルスを発生させてデータ
をリタイミングする。
【０００７】これを応用したリタイミング装置として
は、例えば、ＡＭＣＣＱ２０Ｐ０２５（Applied Micro
Corpのリタイミングチップ）を用いた装置が知られてい
る。これらの方法は高速データ伝送時に安定してデータ
をリタイミングできるが、ビット同期装置の構成が一般
的に複雑であり、電圧制御発振器および低域ろ波器等の
アナログ部品が用いられるため、集積化が難しく、並列
に伝送されるデータリンクに用いるにはあまりにも複雑
であり、非経済的であるという問題点がある。
は、例えば、ＡＭＣＣＱ２０Ｐ０２５（Applied Micro
Corpのリタイミングチップ）を用いた装置が知られてい
る。これらの方法は高速データ伝送時に安定してデータ
をリタイミングできるが、ビット同期装置の構成が一般
的に複雑であり、電圧制御発振器および低域ろ波器等の
アナログ部品が用いられるため、集積化が難しく、並列
に伝送されるデータリンクに用いるにはあまりにも複雑
であり、非経済的であるという問題点がある。
【０００８】さらに、デジタルビット同期装置のうち、
伝送されるデータ単位ビット間隔の１／１６倍の周期を
有するクロックパルスを用いて受信データをリタイミン
グする装置としては、日本国特許55-53252号（米国特許
第4,385,395 号）（発明者：M.Tanaka）が知られてい
る。この装置は、アナログ低域ろ波器は用いていない
が、クロックがデータビットレートに比べて高過ぎ、安
定したクロックパルスを要求しないので、高速データの
リタイミングに適合させることができないという問題点
があった。
伝送されるデータ単位ビット間隔の１／１６倍の周期を
有するクロックパルスを用いて受信データをリタイミン
グする装置としては、日本国特許55-53252号（米国特許
第4,385,395 号）（発明者：M.Tanaka）が知られてい
る。この装置は、アナログ低域ろ波器は用いていない
が、クロックがデータビットレートに比べて高過ぎ、安
定したクロックパルスを要求しないので、高速データの
リタイミングに適合させることができないという問題点
があった。
【０００９】一方、能動遅延素子を用いて受信データを
遅延させ、リタイミングすべきクロックパルスに適正に
合わせるリタイミング装置は、例えば、韓国特許第1989
/8113 号（米国特許第5,036,529 号）（発明者：シンド
ングァン）に開示されており、また、リタイミングチッ
プとして、Texas Instrument社のものが知られている。
この装置は、データ単位ビット間隔と同じ周期を有する
クロックパルスを用いて、リタイミングを比較的安定に
行うが、データとクロックパルス間の状態オフセット位
相が遅延素子の処理限界に達すると、安定してリタイミ
ングを行うことができなくなり、ワンダーとアラインメ
ントジッターを吸収することができなくなる。
遅延させ、リタイミングすべきクロックパルスに適正に
合わせるリタイミング装置は、例えば、韓国特許第1989
/8113 号（米国特許第5,036,529 号）（発明者：シンド
ングァン）に開示されており、また、リタイミングチッ
プとして、Texas Instrument社のものが知られている。
この装置は、データ単位ビット間隔と同じ周期を有する
クロックパルスを用いて、リタイミングを比較的安定に
行うが、データとクロックパルス間の状態オフセット位
相が遅延素子の処理限界に達すると、安定してリタイミ
ングを行うことができなくなり、ワンダーとアラインメ
ントジッターを吸収することができなくなる。
【００１０】本発明の目的は、上記のような問題点を解
決し、伝送距離が比較的短く、伝送データの単位ビット
間隔と同じ周期を有し、データと任意の状態オフセット
位相を有する外部リタイミングクロックパルスがある場
合、伝送や周辺環境によるメタスタビリティの発生を排
除し、伝送されたデータにアラインメントジッタが発生
しても、これを吸収してデータを安定してリタイミング
するためにデジタル論理素子を用いて最適のリタイミン
グクロックパルスを選択する方式のデータリタイミング
装置を提供することにある。
決し、伝送距離が比較的短く、伝送データの単位ビット
間隔と同じ周期を有し、データと任意の状態オフセット
位相を有する外部リタイミングクロックパルスがある場
合、伝送や周辺環境によるメタスタビリティの発生を排
除し、伝送されたデータにアラインメントジッタが発生
しても、これを吸収してデータを安定してリタイミング
するためにデジタル論理素子を用いて最適のリタイミン
グクロックパルスを選択する方式のデータリタイミング
装置を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、局部クロックパルスを発生する局
部クロックパルス発生手段と、局部クロックパルス発生
手段からの局部クロックパルスの１周期ごとに、外部か
ら入力されたクロックパルスを順次に遅延させたｎ個
（ｎは４以上の整数）のクロックパルスを並列に出力す
るクロックパルス並列発生手段と、外部から入力された
データから、上昇および下降遷移ごとに、入力データの
単位ビット間隔よりは小さく、各構成要素に属するフリ
ップフロップの最小許容クロックパルス幅よりは大きい
パルスを出力する入力データ遷移検出手段と、入力デー
タ遷移検出手段により入力データ遷移時に発生されたパ
ルスの上昇位置と、前記クロックパルス並列発生手段か
ら入力されたｎ個の遅延されたクロックパルスの遷移位
置との位相関係をそれぞれ論理的に出力してクロックパ
ルス選択情報を提供する順次論理並列位相検出手段と、
クロックパルス並列発生手段から（ｎ−１）個の遅延さ
れたクロックパルスを受け、前記順次論理並列位相検出
手段から入力されるクロックパルス選択情報に従って、
入力データの遷移発生時点に最も近接して下降遷移が発
生するクロックパルスを選択しリタイミングクロックパ
ルスに出力するリタイミングクロックパルス選択手段
と、外部から入力されたデータを前記リタイミングクロ
ックパルス選択手段からリタイミングクロックパルスを
選択する過程で所定の時間だけ補償遅延させる時間遅延
補償手段と、リタイミングクロックパルス選択手段から
入力されたリタイミングクロックパルスに従って、前記
時間遅延補償手段から入力される時間補償された遅延デ
ータをリタイミングしリタイミングされたデータを外部
に出力するデータリタイミング手段とを具備したことを
特徴とする。
るために、本発明は、局部クロックパルスを発生する局
部クロックパルス発生手段と、局部クロックパルス発生
手段からの局部クロックパルスの１周期ごとに、外部か
ら入力されたクロックパルスを順次に遅延させたｎ個
（ｎは４以上の整数）のクロックパルスを並列に出力す
るクロックパルス並列発生手段と、外部から入力された
データから、上昇および下降遷移ごとに、入力データの
単位ビット間隔よりは小さく、各構成要素に属するフリ
ップフロップの最小許容クロックパルス幅よりは大きい
パルスを出力する入力データ遷移検出手段と、入力デー
タ遷移検出手段により入力データ遷移時に発生されたパ
ルスの上昇位置と、前記クロックパルス並列発生手段か
ら入力されたｎ個の遅延されたクロックパルスの遷移位
置との位相関係をそれぞれ論理的に出力してクロックパ
ルス選択情報を提供する順次論理並列位相検出手段と、
クロックパルス並列発生手段から（ｎ−１）個の遅延さ
れたクロックパルスを受け、前記順次論理並列位相検出
手段から入力されるクロックパルス選択情報に従って、
入力データの遷移発生時点に最も近接して下降遷移が発
生するクロックパルスを選択しリタイミングクロックパ
ルスに出力するリタイミングクロックパルス選択手段
と、外部から入力されたデータを前記リタイミングクロ
ックパルス選択手段からリタイミングクロックパルスを
選択する過程で所定の時間だけ補償遅延させる時間遅延
補償手段と、リタイミングクロックパルス選択手段から
入力されたリタイミングクロックパルスに従って、前記
時間遅延補償手段から入力される時間補償された遅延デ
ータをリタイミングしリタイミングされたデータを外部
に出力するデータリタイミング手段とを具備したことを
特徴とする。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１３】図１は本発明一実施例に係るデータリタイ
ミング装置を示す。図１において、１１は局部クロック
パルス発生部、１２はクロックパルス並列発生部、１３
は入力データ遷移検出部、１４は順次論理並列位相検出
部、１５はリタイミングクロックパルス選択部、１６は
時間遅延補償部、１７はデータリタイミング部である。
ミング装置を示す。図１において、１１は局部クロック
パルス発生部、１２はクロックパルス並列発生部、１３
は入力データ遷移検出部、１４は順次論理並列位相検出
部、１５はリタイミングクロックパルス選択部、１６は
時間遅延補償部、１７はデータリタイミング部である。
【００１４】局部クロックパルス発生部１１は、外部か
ら入力されるバイナリデータビットレートに比べて４倍
以上の周波数を有し、フリップフロップのセットアップ
時間とホールド時間を合計した時間より大きい周期を有
するクロックパルスを発生させるものである。
ら入力されるバイナリデータビットレートに比べて４倍
以上の周波数を有し、フリップフロップのセットアップ
時間とホールド時間を合計した時間より大きい周期を有
するクロックパルスを発生させるものである。
【００１５】クロックパルス並列発生部１２は、外部か
ら入力されたクロックパルスを、局部クロックパルス発
生部１１により発生された局部クロックパルスの１周期
ごとに順次に遅延させ、遅延された総時間が外部入力ク
ロックパルスの１周期より大きくしたｎ（ｎは４以上の
自然数）個の遅延されたクロックパルスを発生させるも
のである。
ら入力されたクロックパルスを、局部クロックパルス発
生部１１により発生された局部クロックパルスの１周期
ごとに順次に遅延させ、遅延された総時間が外部入力ク
ロックパルスの１周期より大きくしたｎ（ｎは４以上の
自然数）個の遅延されたクロックパルスを発生させるも
のである。
【００１６】入力データ遷移検出部１３は、外部から入
力されたバイナリデータの上昇および下降遷移ごとに、
入力されたデータの遷移に同期するように、入力された
データ単位ビット間隔より小さいが、フリップフロップ
の最小許容クロックパルス幅より大きいパルスを発生さ
せるもにである。
力されたバイナリデータの上昇および下降遷移ごとに、
入力されたデータの遷移に同期するように、入力された
データ単位ビット間隔より小さいが、フリップフロップ
の最小許容クロックパルス幅より大きいパルスを発生さ
せるもにである。
【００１７】順次論理並列位相検出部１４は、入力デー
タ遷移検出部１３からのデータの遷移時に発生したパル
スの上昇位置と、クロックパルス並列発生部１２からの
ｎ個の遅延されたクロックパルスの遷移位置との位相関
係をそれぞれ論理的に出力するものである。
タ遷移検出部１３からのデータの遷移時に発生したパル
スの上昇位置と、クロックパルス並列発生部１２からの
ｎ個の遅延されたクロックパルスの遷移位置との位相関
係をそれぞれ論理的に出力するものである。
【００１８】リタイミングクロックパルス選択部１５
は、クロックパルス並列発生部１２から（ｎ−１）個の
遅延されたクロックパルスを受信するとともに、順次論
理並列位相検出部１４から（ｎ−１）個の遅延されたク
ロックパルスの選択情報を受信し、（ｎ−１）個の遅延
されたクロックパルスのうち、入力データ遷移位置と遅
延されたクロックパルスの遷移位置の差が、局部クロッ
クパルスの１周期以内であり、入力データの遷移時点に
最も近接して下降遷移が発生する遅延されたクロックパ
ルスを選択するものである。
は、クロックパルス並列発生部１２から（ｎ−１）個の
遅延されたクロックパルスを受信するとともに、順次論
理並列位相検出部１４から（ｎ−１）個の遅延されたク
ロックパルスの選択情報を受信し、（ｎ−１）個の遅延
されたクロックパルスのうち、入力データ遷移位置と遅
延されたクロックパルスの遷移位置の差が、局部クロッ
クパルスの１周期以内であり、入力データの遷移時点に
最も近接して下降遷移が発生する遅延されたクロックパ
ルスを選択するものである。
【００１９】時間遅延補償部１６は、リタイミングクロ
ックパルス選択部１５からリタイミングクロックパルス
を選択する過程で遅延された時間だけ、外部からのバイ
ナリデータを補償し遅延させるものである。
ックパルス選択部１５からリタイミングクロックパルス
を選択する過程で遅延された時間だけ、外部からのバイ
ナリデータを補償し遅延させるものである。
【００２０】データリタイミング部１７は、リタイミン
グクロックパルス選択部１５からリタイミングクロック
パルスを受信し、時間遅延補償部１６から時間補償され
た遅延データを受信してデータをリタイミングするもの
である。
グクロックパルス選択部１５からリタイミングクロック
パルスを受信し、時間遅延補償部１６から時間補償され
た遅延データを受信してデータをリタイミングするもの
である。
【００２１】図２は図１に示す局部クロックパルス発生
部１１の構成の一例を示す。これは、インバータ２１
と、論理素子ゲートにより構成した第１遅延部２２と、
発振器２３により構成したリング発振器の例である。
部１１の構成の一例を示す。これは、インバータ２１
と、論理素子ゲートにより構成した第１遅延部２２と、
発振器２３により構成したリング発振器の例である。
【００２２】発振器２３のブロックをインバータ２１に
より反転させ、インバータ２１の出力を、第１遅延部２
２により遅延させ、この遅延された信号をさらにインバ
ータ２１に入力され、局部クロックパルスが発生され
る。
より反転させ、インバータ２１の出力を、第１遅延部２
２により遅延させ、この遅延された信号をさらにインバ
ータ２１に入力され、局部クロックパルスが発生され
る。
【００２３】図３は図１に示すクロックパルス並列発生
部１２の構成を示す。図３において、３１，３２，３
３，…，３（ｎ−１），３ｎはＤフリップフロップであ
る。
部１２の構成を示す。図３において、３１，３２，３
３，…，３（ｎ−１），３ｎはＤフリップフロップであ
る。
【００２４】Ｄフリップフロップ３１，３２，３３，
…，３（ｎ−１），３ｎは、外部入力クロックパルスＣ
Ｐ（外部から伝送されたバイナリデータの単位ビット間
隔と同じ周期を有し、しかも、データと任意の状態オフ
セット位相を有する）が入力されると、局部クロックパ
ルス発生部１１により発生された局部クロックパルスＦ
Ｔにより、局部クロックパルスＦＴの１周期，２周期，
３周期，…，（ｎ−１）周期，ｎ周期ずつ順次に、クロ
ックパルスＣＰを遅延させ、ｎ個のクロックパルスＣＰ
１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１），ＣＰｎを発
生させる。ただし、ｎは、ｎ×ＦＴの１周期（ＴＦＴ）
がＣＰの１周期（ＴＣＰ）より大きい４以上の整数であ
り、ｎ個のクロックパルスＣＰ１，ＣＰ２，ＣＰ３，
…，ＣＰ（ｎ−１），ＣＰｎは、順次論理並列位相検出
部１４に出力され、（ｎ−１）個のクロックパルスＣＰ
１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１）は、図１のリ
タイミングクロックパルス選択部１５にそれぞれ出力さ
れる。
…，３（ｎ−１），３ｎは、外部入力クロックパルスＣ
Ｐ（外部から伝送されたバイナリデータの単位ビット間
隔と同じ周期を有し、しかも、データと任意の状態オフ
セット位相を有する）が入力されると、局部クロックパ
ルス発生部１１により発生された局部クロックパルスＦ
Ｔにより、局部クロックパルスＦＴの１周期，２周期，
３周期，…，（ｎ−１）周期，ｎ周期ずつ順次に、クロ
ックパルスＣＰを遅延させ、ｎ個のクロックパルスＣＰ
１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１），ＣＰｎを発
生させる。ただし、ｎは、ｎ×ＦＴの１周期（ＴＦＴ）
がＣＰの１周期（ＴＣＰ）より大きい４以上の整数であ
り、ｎ個のクロックパルスＣＰ１，ＣＰ２，ＣＰ３，
…，ＣＰ（ｎ−１），ＣＰｎは、順次論理並列位相検出
部１４に出力され、（ｎ−１）個のクロックパルスＣＰ
１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１）は、図１のリ
タイミングクロックパルス選択部１５にそれぞれ出力さ
れる。
【００２５】図４は図１に示すクロックパルス並列発生
部１２の各部のタイミングの一例を示す。ＴＣＰ（ＣＰ
の１周期）より大きい最小の時間の間に、局部クロック
パルスＦＴの１周期間隔の位相差を有するｎ個のクロッ
クパルスが発生する。
部１２の各部のタイミングの一例を示す。ＴＣＰ（ＣＰ
の１周期）より大きい最小の時間の間に、局部クロック
パルスＦＴの１周期間隔の位相差を有するｎ個のクロッ
クパルスが発生する。
【００２６】図５は図１に示す入力データ遷移検出部１
３の構成を示す。図５において、４１は排他的ＯＲゲー
ト、４２は論理素子ゲートにより構成された第２遅延部
Ｄ２である。
３の構成を示す。図５において、４１は排他的ＯＲゲー
ト、４２は論理素子ゲートにより構成された第２遅延部
Ｄ２である。
【００２７】外部からバイナリデータＤが入力される
と、このバイナリデータＤを第２遅延部４２により遅延
させる。そして、第２遅延部４２からのデータＤ′と、
バイナリデータＤを排他的ＯＲゲート４１により排他的
ＯＲ演算する。その結果、バイナリデータＤから上昇お
よび下降遷移が発生するごとに、排他的ＯＲゲート４１
から、フリップフロップの最小許容クロックパルス幅よ
り大きいパルスＤＴが生成され、図１に示す順次論理並
列位相検出部１４に出力される。
と、このバイナリデータＤを第２遅延部４２により遅延
させる。そして、第２遅延部４２からのデータＤ′と、
バイナリデータＤを排他的ＯＲゲート４１により排他的
ＯＲ演算する。その結果、バイナリデータＤから上昇お
よび下降遷移が発生するごとに、排他的ＯＲゲート４１
から、フリップフロップの最小許容クロックパルス幅よ
り大きいパルスＤＴが生成され、図１に示す順次論理並
列位相検出部１４に出力される。
【００２８】図６は図５に示す入力データ遷移検出部１
３の各部のタイミング、すなわち、バイナリデータＤお
よび遅延されたデータＤ′と、データ遷移時に発生する
パルスＤＴとのタイミングを示す。データ遷移時点とＤ
Ｔの上昇時点の位相差はできるだけ最小になるようにし
なければならない。
３の各部のタイミング、すなわち、バイナリデータＤお
よび遅延されたデータＤ′と、データ遷移時に発生する
パルスＤＴとのタイミングを示す。データ遷移時点とＤ
Ｔの上昇時点の位相差はできるだけ最小になるようにし
なければならない。
【００２９】図７は図１に示す順次論理並列位相検出部
１４とリタイミングクロックパルス選択部１５の構成を
示す。図７において、５１１，５１２，…，５１ｎはＤ
フリップフロップである。５２１，５２２，…，５２
（ｎ−２），５２（ｎ−１）はインバータであり、５３
１，５３２，５３３，…，５３（ｎ−１），６１１，６
１２，６１３，…，６１（ｎ−１）はＯＲゲートであ
る。６２は（ｎ−１）入力ＡＮＤゲートである。
１４とリタイミングクロックパルス選択部１５の構成を
示す。図７において、５１１，５１２，…，５１ｎはＤ
フリップフロップである。５２１，５２２，…，５２
（ｎ−２），５２（ｎ−１）はインバータであり、５３
１，５３２，５３３，…，５３（ｎ−１），６１１，６
１２，６１３，…，６１（ｎ−１）はＯＲゲートであ
る。６２は（ｎ−１）入力ＡＮＤゲートである。
【００３０】順次論理並列位相検出部１４において、ｎ
個のＤフリップフロップ５１１，５１２，５１３，…，
５１（ｎ−１），５１ｎは、クロックパルス並列発生部
１２からの遅延されたｎ個のクロックパルスＣＰ１，Ｃ
Ｐ２，ＣＰ３，…，ＣＰ（ｎ−１），ＣＰｎを各データ
入力端子に入力し、入力データ遷移検出部１３から出力
されたパルスＤＴを各クロックパルス入力端子に入力
し、パルスＤＴの上昇時点におけるｎ個のクロックパル
スＣＰ１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１），ＣＰ
ｎの位相値を論理レベルで出力し、（ｎ−１）個のイン
バータ５１１，５２２，…，５２（ｎ−１）は、（ｎ−
１）個のＤフリップフロップ５１２，５１３，…，５１
（ｎ−１），５１ｎの出力をそれぞれ反転させる。
個のＤフリップフロップ５１１，５１２，５１３，…，
５１（ｎ−１），５１ｎは、クロックパルス並列発生部
１２からの遅延されたｎ個のクロックパルスＣＰ１，Ｃ
Ｐ２，ＣＰ３，…，ＣＰ（ｎ−１），ＣＰｎを各データ
入力端子に入力し、入力データ遷移検出部１３から出力
されたパルスＤＴを各クロックパルス入力端子に入力
し、パルスＤＴの上昇時点におけるｎ個のクロックパル
スＣＰ１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１），ＣＰ
ｎの位相値を論理レベルで出力し、（ｎ−１）個のイン
バータ５１１，５２２，…，５２（ｎ−１）は、（ｎ−
１）個のＤフリップフロップ５１２，５１３，…，５１
（ｎ−１），５１ｎの出力をそれぞれ反転させる。
【００３１】（ｎ−１）個のＯＲゲート５３１，５３
２，５３３，…，５３（ｎ−１）のｉ番目（ｉは１から
（ｎ−１）のうちの任意の数字）のＯＲゲート５３ｉ
は、入力データから遷移が発生する時点（ＤＴの上昇遷
移時点）で、ＣＰｉ（局部クロックパルスＦＴによりｉ
周期だけ遅延されたクロックパルス）の位相を論理値で
示すＤフリップフロップ５１ｉの出力と、ＣＰ（ｉ＋
１）（すなわち、局部クロックパルスＦＴにより（ｉ＋
１）周期だけ遅延されたクロックパルス）の位相を論理
値で示すＤフリップフロップ５１（ｉ＋１）の出力を反
転させたインバータ５２ｉの出力とを、ＯＲ演算してタ
イミングクロックパルス選択部１５に出力する。
２，５３３，…，５３（ｎ−１）のｉ番目（ｉは１から
（ｎ−１）のうちの任意の数字）のＯＲゲート５３ｉ
は、入力データから遷移が発生する時点（ＤＴの上昇遷
移時点）で、ＣＰｉ（局部クロックパルスＦＴによりｉ
周期だけ遅延されたクロックパルス）の位相を論理値で
示すＤフリップフロップ５１ｉの出力と、ＣＰ（ｉ＋
１）（すなわち、局部クロックパルスＦＴにより（ｉ＋
１）周期だけ遅延されたクロックパルス）の位相を論理
値で示すＤフリップフロップ５１（ｉ＋１）の出力を反
転させたインバータ５２ｉの出力とを、ＯＲ演算してタ
イミングクロックパルス選択部１５に出力する。
【００３２】ｉ番目ＯＲゲート５３ｉは、ｉ番目Ｄフリ
ップフロップ５１ｉの出力と、（ｉ＋１）番目のＤフリ
ップフロップ５１（ｉ＋１）の出力の反転出力をＯＲ演
算する。ｉ番目ＯＲゲート５３ｉの出力が論理０になる
のは、ｉ番目Ｄフリップフロップ５１ｉの出力が論理０
であり、かつ、（ｉ＋１）番目Ｄフリップフロップ５１
（ｉ＋１）の出力が論理１であるときである。すなわ
ち、ｉ番目ＯＲゲート５３ｉの出力が論理０になるの
は、ＤＴパルスから上昇遷移が発生した（入力データか
ら遷移が発生した時点）直前に、ＣＰｉが下降遷移し、
ＤＴパルスから上昇遷移が発生した直後に、ＣＰ（ｉ＋
１）が下降遷移するときである。
ップフロップ５１ｉの出力と、（ｉ＋１）番目のＤフリ
ップフロップ５１（ｉ＋１）の出力の反転出力をＯＲ演
算する。ｉ番目ＯＲゲート５３ｉの出力が論理０になる
のは、ｉ番目Ｄフリップフロップ５１ｉの出力が論理０
であり、かつ、（ｉ＋１）番目Ｄフリップフロップ５１
（ｉ＋１）の出力が論理１であるときである。すなわ
ち、ｉ番目ＯＲゲート５３ｉの出力が論理０になるの
は、ＤＴパルスから上昇遷移が発生した（入力データか
ら遷移が発生した時点）直前に、ＣＰｉが下降遷移し、
ＤＴパルスから上昇遷移が発生した直後に、ＣＰ（ｉ＋
１）が下降遷移するときである。
【００３３】ＣＰｉまたはＣＰ（ｉ＋１）は、入力デー
タＤから遷移が発生する時点に最も近接して下降遷移を
発生させるクロックパルスに、入力データＤをリタイミ
ングするのに最もタイミングマージンが大きいクロック
パルスである。
タＤから遷移が発生する時点に最も近接して下降遷移を
発生させるクロックパルスに、入力データＤをリタイミ
ングするのに最もタイミングマージンが大きいクロック
パルスである。
【００３４】（ｎ−１）個のＯＲゲート６１１，６１
２，６１３，…，６１（ｎ−１）は、リタイミングクロ
ックパルス選択部１５はクロックパルス並列発生部１２
から出力された遅延された（ｎ−１）個のクロックパル
スＣＰ１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１）と、順
次論理並列位相検出部１４の（ｎ−１）個のＯＲゲート
５３１，５３２，５３３，…，５３（ｎ−１）から出力
されたクロックパルス選択情報とを、ＯＲ演算する。
２，６１３，…，６１（ｎ−１）は、リタイミングクロ
ックパルス選択部１５はクロックパルス並列発生部１２
から出力された遅延された（ｎ−１）個のクロックパル
スＣＰ１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１）と、順
次論理並列位相検出部１４の（ｎ−１）個のＯＲゲート
５３１，５３２，５３３，…，５３（ｎ−１）から出力
されたクロックパルス選択情報とを、ＯＲ演算する。
【００３５】ｉ番目のＯＲゲート６１ｉは、順次論理並
列位相検出部１４のｉ番目のＯＲゲート５３ｉの出力が
論理０である場合にのみ、すなわち、ＣＰｉ（すなわ
ち、局部クロックパルスＦＴによりｉ周期だけ遅延され
たクロックパルス）の下降遷移時点がデータ遷移時点の
直前にあり、ＣＰ（ｉ＋１）（すなわち、局部クロック
パルスＦＴにより（ｉ＋１）周期だけ遅延されたクロッ
クパルス）の下降遷移時点がデータの遷移時点の直後に
ある場合にのみ、クロックパルス並列発生部１２から出
力されたクロックパルスＣＰｉを出力させることによ
り、（ｎ−１）個の遅延されたクロックパルスのうち、
少なくとも１個のクロックパルスを選択し、選択された
パルスを（ｎ−１）入力ＡＮＤゲート６２によりＡＮＤ
演算してリタイミングクロックパルスを発生させる。
列位相検出部１４のｉ番目のＯＲゲート５３ｉの出力が
論理０である場合にのみ、すなわち、ＣＰｉ（すなわ
ち、局部クロックパルスＦＴによりｉ周期だけ遅延され
たクロックパルス）の下降遷移時点がデータ遷移時点の
直前にあり、ＣＰ（ｉ＋１）（すなわち、局部クロック
パルスＦＴにより（ｉ＋１）周期だけ遅延されたクロッ
クパルス）の下降遷移時点がデータの遷移時点の直後に
ある場合にのみ、クロックパルス並列発生部１２から出
力されたクロックパルスＣＰｉを出力させることによ
り、（ｎ−１）個の遅延されたクロックパルスのうち、
少なくとも１個のクロックパルスを選択し、選択された
パルスを（ｎ−１）入力ＡＮＤゲート６２によりＡＮＤ
演算してリタイミングクロックパルスを発生させる。
【００３６】このとき、クロックパルス発生部１２にお
いて、ｎとして、 ｎ×ＴＦＴ ＞ ＴＣＰ ただし、ｎ×ＴＦＴ：局部クロックパルスの１周期 ＴＣＰ：外部入力クロックパルスの１周期 を満足する４以上の整数を選択したので、リタイミング
クロックパルス選択部１５の（ｎ−１）個のＯＲゲート
６１１，６１２，６１３，…，６１（ｎ−１）のうち、
少なくとも１個のＯＲゲートは図８に示すように入力デ
ータアイパターンの中心から上昇するクロックパルスを
必ず出力する。
いて、ｎとして、 ｎ×ＴＦＴ ＞ ＴＣＰ ただし、ｎ×ＴＦＴ：局部クロックパルスの１周期 ＴＣＰ：外部入力クロックパルスの１周期 を満足する４以上の整数を選択したので、リタイミング
クロックパルス選択部１５の（ｎ−１）個のＯＲゲート
６１１，６１２，６１３，…，６１（ｎ−１）のうち、
少なくとも１個のＯＲゲートは図８に示すように入力デ
ータアイパターンの中心から上昇するクロックパルスを
必ず出力する。
【００３７】図１に示す時間遅延補償部１６とデータリ
タイミング部１７は、論理素子ゲートで構成された遅延
部とＤフリップフロップによりそれぞれ構成されてい
る。
タイミング部１７は、論理素子ゲートで構成された遅延
部とＤフリップフロップによりそれぞれ構成されてい
る。
【００３８】時間遅延補償部１６は、図７に示すリタイ
ミングクロックパルス選択部１５のＯＲゲート６１ｉと
（ｎ−１）入力ＡＮＤゲート６２により伝達遅延された
時間ＤＳだけ、バイナリデータＤを遅延部により遅延さ
せた後、補償遅延されたデータＤＤをデータリタイミン
グ部１７に出力する。
ミングクロックパルス選択部１５のＯＲゲート６１ｉと
（ｎ−１）入力ＡＮＤゲート６２により伝達遅延された
時間ＤＳだけ、バイナリデータＤを遅延部により遅延さ
せた後、補償遅延されたデータＤＤをデータリタイミン
グ部１７に出力する。
【００３９】データリタイミング部１７は遅延補償部１
６からのデータＤＤを受け、リタイミングクロックパル
ス選択部１５から出力されたリタイミングクロックパル
スを受け、データをリタイミングする。
６からのデータＤＤを受け、リタイミングクロックパル
ス選択部１５から出力されたリタイミングクロックパル
スを受け、データをリタイミングする。
【００４０】図８は本実施例に係るデジタルデータリタ
イミング装置の各部のタイミングの一例を示す。局部ク
ロックパルス発生部１１により発生された局部クロック
パルスＦＴは、入力されたバイナリデータＤのビットレ
ートに比べて６倍の周波数を有し、クロックパルス並列
発生部１２は外部入力クロックパルスＣＰを局部クロッ
クパルスＦＴの１周期間隔で順次に遅延させ、７個の遅
延されたクロックパルスＣＰ１，ＣＰ２，ＣＰ３，ＣＰ
４，ＣＰ５，ＣＰ６，ＣＰ７を発生させて、リタイミン
グクロックパルス選択部１５の選択過程でリタイミング
クロックパルスが遅延された時間と、時間遅延補償部１
６で補償遅延されたデータＤＤの遅延時間を同一にした
場合、データリタイミング部１６でリタイミングクロッ
クパルスがデータアイパターンの中心でデータをリタイ
ミングする。
イミング装置の各部のタイミングの一例を示す。局部ク
ロックパルス発生部１１により発生された局部クロック
パルスＦＴは、入力されたバイナリデータＤのビットレ
ートに比べて６倍の周波数を有し、クロックパルス並列
発生部１２は外部入力クロックパルスＣＰを局部クロッ
クパルスＦＴの１周期間隔で順次に遅延させ、７個の遅
延されたクロックパルスＣＰ１，ＣＰ２，ＣＰ３，ＣＰ
４，ＣＰ５，ＣＰ６，ＣＰ７を発生させて、リタイミン
グクロックパルス選択部１５の選択過程でリタイミング
クロックパルスが遅延された時間と、時間遅延補償部１
６で補償遅延されたデータＤＤの遅延時間を同一にした
場合、データリタイミング部１６でリタイミングクロッ
クパルスがデータアイパターンの中心でデータをリタイ
ミングする。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、既存のデータリタイミング
装置と短い距離で伝送されるビット同期装置に代えて用
いることができ、さらに、次の(1) ないし(4) の効果を
奏する。すなわち(1) リタイミングクロックパルスの４
倍以上の任意の周波数を有する局部クロックパルスのみ
が要求されるので、半導体集積化が可能である。(2) ｎ
個の遅延されたクロックパルスの総遅延時間を充分に長
くすると、広範囲なビットレートを有するデータリタイ
ミング装置に応用が可能である。(3) ジッターおよびワ
ンダーを吸収することができる。(4) 環境の変化に対し
て安定して動作し、半導体技術の発展により高速のビッ
ト同期に応用することができる。
上記のように構成したので、既存のデータリタイミング
装置と短い距離で伝送されるビット同期装置に代えて用
いることができ、さらに、次の(1) ないし(4) の効果を
奏する。すなわち(1) リタイミングクロックパルスの４
倍以上の任意の周波数を有する局部クロックパルスのみ
が要求されるので、半導体集積化が可能である。(2) ｎ
個の遅延されたクロックパルスの総遅延時間を充分に長
くすると、広範囲なビットレートを有するデータリタイ
ミング装置に応用が可能である。(3) ジッターおよびワ
ンダーを吸収することができる。(4) 環境の変化に対し
て安定して動作し、半導体技術の発展により高速のビッ
ト同期に応用することができる。
【図１】本発明一実施例に係るディジタルデータリタイ
ミング装置を示すブロック図である。
ミング装置を示すブロック図である。
【図２】図１に示す局部クロックパルス発生部１１の構
成を示すブロック図である。
成を示すブロック図である。
【図３】図１に示すクロックパルス並列発生部１２の構
成を示すブロック図である。
成を示すブロック図である。
【図４】図３に示す各部のタイミングの一例を示すタイ
ミングチャートである。
ミングチャートである。
【図５】図１に示す入力データ遷移検出部１３の構成を
示すブロック図である。
示すブロック図である。
【図６】図５に示す各部のタイミングの一例を示すタイ
ミングチャートである。
ミングチャートである。
【図７】図１に示す順次論理並列位相検出部１４と、リ
タイミングクロックパルス選択部１５の構成を示すブロ
ック図である。
タイミングクロックパルス選択部１５の構成を示すブロ
ック図である。
【図８】図７に示す各部のタイミングの一例を示すタイ
ミングチャートである。
ミングチャートである。
【図９】従来のデータリタイミング装置を示すブロック
図である。
図である。
【図１０】図９に示す各部のタイミングの一例を示すタ
イミングチャートである。
イミングチャートである。
Ａ１ 源泉クロック発生部 Ａ２ 送信側リタイミング部 Ａ３ 受信側リタイミング部 １１ 局部クロックパルス発生部 １２ クロックパルス並列発生部 １３ 入力データ遷移検出部 １４ 順次論理並列位相検出部 １５ リタイミングクロックパルス選択部 １６ 時間遅延補償部 １７ データリタイミング部 ２１ インバータ ２２ 第１遅延部 ３１，３２，３３，…３（ｎ−１），３ｎ Ｄフリップ
フロップ ４１ 排他的ＯＲゲート ４２ 第２遅延部 ５１１，５１２，５１３，…，５１（ｎ−１），５１ｎ
Ｄフリップフロップ ５２１，５２２，…，５２（ｎ−２），５２（ｎ−１）
インバータ ５３１，５３２，５３３，…，５３（ｎ−１） ＯＲゲ
ート ６１１，６１２，６１３，…，６１（ｎ−１） ＯＲゲ
ート ６２ （ｎ−１）入力ＡＮＤゲート Ｄ 外部入力バイナリデータ Ｄ′ 第２遅延部により遅延されたデータ ＤＤ 時間遅延補償部により時間補償された遅延データ ＤＲ リタイミングされたデータ ＤＴ 外部入力データ遷移時の発生パルス ＦＴ 局部クロックパルス ＴＦＴ 局部クロックパルスの１周期 ＴＣＰ 外部入力クロックパルスの１周期 ＴＤ 伝送遅延時間 ＤＳ リタイミングクロックパルス選択部の総ゲート伝
達遅延時間 ＣＰ 外部入力クロックパルス ＣＰ１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１），ＣＰｎ
遅延されたクロックパルス
フロップ ４１ 排他的ＯＲゲート ４２ 第２遅延部 ５１１，５１２，５１３，…，５１（ｎ−１），５１ｎ
Ｄフリップフロップ ５２１，５２２，…，５２（ｎ−２），５２（ｎ−１）
インバータ ５３１，５３２，５３３，…，５３（ｎ−１） ＯＲゲ
ート ６１１，６１２，６１３，…，６１（ｎ−１） ＯＲゲ
ート ６２ （ｎ−１）入力ＡＮＤゲート Ｄ 外部入力バイナリデータ Ｄ′ 第２遅延部により遅延されたデータ ＤＤ 時間遅延補償部により時間補償された遅延データ ＤＲ リタイミングされたデータ ＤＴ 外部入力データ遷移時の発生パルス ＦＴ 局部クロックパルス ＴＦＴ 局部クロックパルスの１周期 ＴＣＰ 外部入力クロックパルスの１周期 ＴＤ 伝送遅延時間 ＤＳ リタイミングクロックパルス選択部の総ゲート伝
達遅延時間 ＣＰ 外部入力クロックパルス ＣＰ１，ＣＰ２，ＣＰ３，…，ＣＰ（ｎ−１），ＣＰｎ
遅延されたクロックパルス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュ ボム シュン 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内 (72)発明者 リ ボム チョル 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内 (72)発明者 キム ジョン シキ 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内 (72)発明者 ガン ソキ リョル 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内
Claims (4)
- 【請求項１】 局部クロックパルス（ＦＴ）を発生する
局部クロックパルス発生手段（１１）と、 該局部クロックパルス発生手段（１１）からの局部クロ
ックパルス（ＦＴ）の１周期ごとに、外部から入力され
たクロックパルス（ＣＰ）を順次に遅延させたｎ個（ｎ
は４以上の整数）のクロックパルスを並列に出力するク
ロックパルス並列発生手段（１２）と、 外部から入力された入力データ（Ｄ）から、上昇および
下降遷移ごとに、入力データの単位ビット間隔よりは小
さく、各構成要素に属するフリップフロップの最小許容
クロックパルス幅よりは大きいパルス（ＤＴ）を出力す
る入力データ遷移検出手段（１３）と、 該入力データ遷移検出手段（１３）により入力データ遷
移時に発生されたパルスの上昇位置と、前記クロックパ
ルス並列発生手段（１２）から入力されたｎ個の遅延さ
れたクロックパルスの遷移位置との位相関係をそれぞれ
論理的に出力してクロックパルス選択情報を提供する順
次論理並列位相検出手段（１４）と、 前記クロックパルス並列発生手段（１２）から（ｎ−
１）個の遅延されたクロックパルスを受け、前記順次論
理並列位相検出手段（１４）から入力されるクロックパ
ルス選択情報に従って、入力データの遷移発生時点に最
も近接して下降遷移が発生するクロックパルスを選択し
リタイミングクロックパルスに出力するリタイミングク
ロックパルス選択手段（１５）と、 外部から入力された入力データを前記リタイミングクロ
ックパルス選択手段（１５）からリタイミングクロック
パルスを選択する過程で所定の時間だけ補償遅延させる
時間遅延補償手段（１６）と、 前記リタイミングクロックパルス選択手段（１５）から
入力されたリタイミングクロックパルスに従って、前記
時間遅延補償手段（１６）から入力される時間補償され
た遅延データをリタイミングしリタイミングされたデー
タ（ＤＲ）を外部に出力するデータリタイミング手段
（１７）とを具備したことを特徴とする高速データ伝送
におけるデジタルデータリタイミング装置。 - 【請求項２】 請求項１において、前記局部クロックパ
ルス発生手段（１１）は、 外部から入力される入力データ（Ｄ）のビットレートに
比べて４倍以上の任意の周波数を有し、前記フリップフ
ロップのセットアップ時間とホールド時間を合計した時
間より大きい周期を有する局部クロックパルスを出力す
ることを特徴とする高速データ伝送におけるデジタルデ
ータリタイミング装置。 - 【請求項３】 請求項１において、前記クロックパルス
並列発生手段（１２）は、 ｎの値として、局部クロックパルス（ＦＴ）の１周期
（ＴＦＴ）のｎ倍が外部入力クロックパルス（ＣＰ）の
１周期（ＴＣＰ）より大きい４以上の整数を選択し、発
生したクロックパルスＣＰ１，ＣＰ２，ＣＰ３，…，Ｃ
Ｐ（ｎ−１），ＣＰｎを、前記順次論理並列位相検出手
段（１４）に出力し、そのうちの（ｎ−１）個のクロッ
クパルスＣＰ１，ＣＰ２，…，ＣＰ（ｎ−１）を前記リ
タイミングクロックパルス選択手段（１５）に出力する
ｎ個のＤフリップフロップを具備したことを特徴とする
高速データ伝送におけるデジタルデータリタイミング装
置。 - 【請求項４】 請求項１において、前記順次論理並列位
相検出手段（１４）とリタイミングクロックパルス選択
手段（１５）は、前記遅延されたクロックパルス並列発
生手段（１２）から出力された局部クロックパルス（Ｆ
Ｔ）により、ｉ（ｉは１から（ｎ−１）中の任意の数
字）周期だけ遅延されたクロックパルス（ＣＰｉ）と、
外部から入力されたデータ（Ｄ）との間の位相を比較
し、外部から入力された入力データ（Ｄ）に遷移が発生
する時点に最も近接して下降遷移が発生するクロックパ
ルスを少なくとも１つ以上選択した後に、合成してリタ
イミングクロックパルスを出力することを特徴とする高
速データ伝送におけるデジタルデータリタイミング装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993-27360 | 1993-12-11 | ||
| KR1019930027360A KR960002463B1 (ko) | 1993-12-11 | 1993-12-11 | 고속데이타 전송에서의 디지틀 데이타 리타이밍 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202952A true JPH07202952A (ja) | 1995-08-04 |
| JP2963020B2 JP2963020B2 (ja) | 1999-10-12 |
Family
ID=19370664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29152794A Expired - Fee Related JP2963020B2 (ja) | 1993-12-11 | 1994-11-25 | 高速データ伝送におけるデジタルデータリタイミング装置 |
Country Status (3)
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