JP2710901B2 - ディジタルフェーズロックループの動作モードの制御方法及び装置 - Google Patents

ディジタルフェーズロックループの動作モードの制御方法及び装置

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JP2710901B2 JP4266316A JP26631692A JP2710901B2 JP 2710901 B2 JP2710901 B2 JP 2710901B2 JP 4266316 A JP4266316 A JP 4266316A JP 26631692 A JP26631692 A JP 26631692A JP 2710901 B2 JP2710901 B2 JP 2710901B2
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタル信号処理の分
野に関する。より詳細には本発明は、ディジタルフェー
ズロックループと呼ばれる装置に関する。
【０００２】
【従来の技術】この種の装置はよく知られている。この
種の装置が、ループによって供給される出力側のディジ
タル信号の位相を該ループによって受信された入力側の
ディジタル信号の位相に従属させること、及び、装置
が、ループの内部発振器によって供給されるクロック信
号の周波数を、入力側の前記信号と出力側の前記信号と
の間に存在する位相差に従って増分または減分すること
を主要機能としていることをまず確認しておく。
【０００３】前記発振器によって供給されるクロック信
号の周波数の増分または減分の制御信号は、カウンタの
オーバーフロー出力から供給される。該カウンタは、前
記位相差を表示する信号によって励起され、前記内部発
振器によって供給されるクロック信号のクロックサイク
ルに従ってカウントする。この種のループによって位相
制御を行なうためには、カウンタのカウント容量に従っ
て多少とも高度な低域フィルタリングまたは積分を行な
うことが必要である。一般にカウント容量は（前記ルー
プの次数が１に等しいかまたは１よりも大きいかに従っ
て）カウンタの１つまたは複数の制御係数を操作するこ
とによって調整される。
【０００４】このようなループの用途次第で、この種の
フィルタリングを任意に使用し得る。但し、高度なフィ
ルタリングを行なうほどループの同期時間が長くなるこ
とは勿論理解されよう。
【０００５】
【発明が解決しようとする課題】本発明は、短時間の同
期及び高度なフィルタリングの２つの目的を果たすこと
が要求される用途に適している。
【０００６】本発明は特に、所謂アダプタ装置を介して
非同期モード転送形電気通信網に接続された電気通信端
末の同期のために使用される。アダプタ装置は、該端末
に対する同期インタフェースを復元し得る。かかるアダ
プタ装置は実際、前記同期インタフェースの基本周波数
に等しい平均周波数を有するクロック信号を発生するた
めにディジタルフェーズロックループを使用する。この
ようにして発生するクロック信号の位相は、アダプタ装
置によって通信網から受信されたデータのクロックサイ
クルに等しいクロックサイクルを有する入力側のクロッ
ク信号の位相に従属する。
【０００７】このような用途では実際、該端末に対する
呼（ｃｏｍｍｕｎｉｃａｔｉｏｎ）を成立させるために
比較的短時間で同期を得ることが必要であり、同時に、
インタフェース管理規格によって規定された一般に厳格
な条件を満たすために、前記同期インタフェースの基本
周波数に等しい平均周波数を有するクロック信号の許容
最大ジッタに基づく比較的高度なフィルタリングが要求
される。
【０００８】
【課題を解決するための手段】本発明の目的は、出力信
号（Ｆｏｕｔ）の周波数の増分または減分を制御するた
めのカウンタと、入力信号と前記出力信号（Ｆｏｕｔ）
との間の位相差を検出する位相差検出器を有し、前記入
力信号が断続的に印加されるディジタルフェーズロック
ループの動作モードを制御する方法であって、前記入力
信号の存在開始を検出する段階、入力信号の存在開始が
検出された場合、前記ループを比較的高速で前記入力信
号に同期させるために、前記カウンタに対して比較的小
さい値のカウント容量を設定する段階、前記ループの同
期を検出する段階、ループの同期が検出された場合、前
記入力信号の存在中に発生する前記入力信号の位相の変
動を比較的強力にフィルタリングするために、前記カウ
ンタに対して比較的大きい値のカウント容量を設定し、
これを次の入力信号の存在開始を検出するまで維持する
段階、とから構成され、さらに前記ループの同期を検出
する段階は、前記位相差検出器の出力信号を、前記出力
信号（Ｆｏｕｔ）の所定の遷移でサンプリングする段階
と、このサンプリングによって得られた３つ以上の連続
するサンプルのグループを記憶する段階と、該サンプル
の少なくとも２つが、互いに異なる論理レベルを示した
時に、ループが同期したことを検出する段階とから構成
されることを特徴とするディジタルフェーズロックルー
プの動作モードの制御方法によって達成される。
【０００９】本発明の別の目的は、本発明の方法を実施
する装置を提供することである。
【００１０】本発明の装置の特徴は、出力信号（Ｆｏｕ
ｔ）の周波数の増分または減分を制御するためのカウン
タと、入力信号と出力信号（Ｆｏｕｔ）との間の位相差
を検出する位相差検出器とを有するフェーズロックルー
プと、前記入力側の信号の存在を検出する手段と、前記
位相差検出器から出力される信号に基づき前記ループの
同期を検出する同期検出手段と、該同期検出手段及び前
記入力信号の存在を検出する手段から出力される信号に
応答し、入力信号の存在は検出されているが、ループの
同期は検出されていない場合に、前記ループを比較的高
速で同期させるために、比較的小さい値のカウント容量
を前記カウンタに対して設定し、入力信号の存在とルー
プの同期がどちらも検出されている場合、あるいは、入
力信号の存在とループの同期がどちらも検出されていな
い場合は、前記入力側の信号の存在中に発生する該入力
側の信号の位相の変動を比較的強力にフィルタリングす
るために、比較的大きい値のカウント容量を前記カウン
タに対して設定する手段とを備え、前記同期検出手段
は、前記位相差検出器の出力信号を前記出力信号Ｆｏｕ
ｔの所定の遷移でサンプリングする手段と、サンプリン
グによって得られた少なくとも３つ以上の連続するサン
プルのグループを記憶する手段と、前記サンプルの少な
くとも２つが、互いに異なる論理レベルを示した時に、
ループが同期したことを示す信号を出力する手段とを含
むことである。
【００１１】
【実施例】添付図面に示す非限定実施例に基づく以下の
記載より本発明のその他の目的及び特徴がより十分に理
解されよう。
【００１２】図１は、例えば１に等しい次数を有するデ
ィジタルフェーズロックループ１を示す。このフェーズ
ロックループの内部構造は図１に示していないが、この
フェーズロックループは、入力側に信号ＦＩＮを受容
し、出力側に信号ＦＯＵＴを供給する。このループは更
に、係数選択手段２を介して、増分または減分を制御す
るカウンタのカウント容量制御係数Ｋを受容し、更に、
位相検出器から出力信号ＥＣＰＤを供給する。
【００１３】この実施例の位相検出器は、印加された信
号の遷移に基づく制御を行なう型の検出器であり、例え
ば以下の記載では、信号ＦＯＵＴの立下り遷移が信号Ｅ
ＣＰＤを高レベルに移行させ、その後に生じた信号ＦＩ
Ｎの立下り遷移が信号ＥＣＰＤを低レベルに移行させ
る。
【００１４】図１は更に、入力信号の存在開始の検出手
段３を示す。前記に挙げたような非同期モードで転送す
べき電気通信網に接続された電気通信端末の同期のため
に本発明を使用する場合、入力側の信号が存在するとき
には、これらの入力側の信号はセル列または一定長さの
パケット列から構成されており、同列中のセルは該通信
網を介して成立する同一の呼に所属する。従って得られ
たセル列は、該当する端末に対する呼が生じているか否
かに従って断続的に供給される。
【００１５】検出手段３はディジタル信号ＳＹＣＥを受
信する。該信号のクロックサイクルはこれらのセルの到
着クロックサイクルから成る。該信号はまたフェーズロ
ックループに対する入力信号ＦＩＮを構成する。
【００１６】図１は更に、フェーズロックループ１の同
期検出手段５及び係数選択手段２の制御手段６を示す。
手段５は、図２を参照しながら後述するように信号ＥＣ
ＰＤ及びＦＯＵＴに基づいて動作する。手段６は図２を
参照しながら後述するように手段５から供給される信号
ＲＥＳと信号ＰＰＳＣＥ及びＦＯＵＴに基づいて動作
し、係数選択手段２の制御信号ＳＹＢ１Ｂ２を供給す
る。
【００１７】図２によれば、同期検出手段５は、信号Ｅ
ＣＰＤを信号ＦＯＵＴによってサンプリングし、得られ
た複数の連続サンプルを記憶する手段５０を含む。図２
の実施例では記憶される連続サンプル数は３であるが、
記憶されるサンプル数がもっと多い数でもよい。
【００１８】図２に示す手段５０は３つのＤ型フリップ
フロップ５１、５２、５３を含み、該フリップフロップ
のクロック入力Ｃは、信号ＦＯＵＴを受信し、フリップ
フロップ５１のＤ入力は信号ＥＣＰＤを受信し、フリッ
プフロップ５２のＤ入力はフリップフロップ５１のＱ出
力によって供給される信号Ｄ０を受信し、フリップフロ
ップ５３のＤ入力はフリップフロップ５２のＱ出力によ
って供給される信号Ｄ１を受信する。更に、フリップフ
ロップ５３のＱ出力によって信号Ｄ２が供給される。
【００１９】同期検出手段５はまた、手段５０に記憶さ
れたサンプルのうちの２つのサンプルの値の不一致を検
出する回路５４を含む。
【００２０】図２に示す回路５４はＯＲゲート５５を含
み、このＯＲゲート５５の第１入力は、信号Ｄ０、Ｄ
１、Ｄ２の反転信号−（Ｄ０）、−（Ｄ１）、−（Ｄ
２）を受信するＡＮＤゲート５６の出力信号を受容し、
ゲート５５の第２入力は信号Ｄ０、Ｄ１、Ｄ２を受信す
るＡＮＤゲート５７の出力信号を受容する。
【００２１】ＯＲゲート５５の出力信号が同期検出手段
の出力信号ＲＥＳを構成する。
【００２２】本発明によれば、ループが周波数の増分ま
たは減分によって処理されるため、即ち周波数の連続的
変化でなく不連続変化によって処理されるため、理想同
期時刻は実際に検出することはできないが、受容した信
号の遷移によって制御される位相検出器の出力信号ＥＣ
ＰＤが理想同期時刻を取り囲む反対レベルの２つのサン
プルを与えるという特性が利用される。
【００２３】手段５０によってこのように検出される同
期時刻は、前記のごとく記憶された３つのサンプルのう
ちの２つのサンプルが反対レベルを最初に有したときに
得られる。
【００２４】実際には、同期が一度得られた後は信号Ｅ
ＣＰＤがこの特性を比較的頻繁にチェックし、同期が得
られる前はあまり頻繁にはチェックしないので、信号Ｒ
ＥＳがそのままで図１の係数選択手段２によって使用さ
れるのでなく、後述するように回路６で処理された後で
使用される。
【００２５】論理レベル１をＤ入力に受信し信号ＲＥＳ
をインバータ５８によって反転させて得られた信号−
（ＲＥＳ）をクロック入力に受信するＤフリップフロッ
プ６１によって信号ＩＮＨＳＹがまず生成される。
【００２６】フリップフロップ６１は更に、その零リセ
ット入力ＲＤに、以下のごとく生成される信号ＣＰＳＣ
Ｅを受信する。
【００２７】信号ＣＰＳＣＥは、第１フリップフロップ
６３のＱ出力が第２フリップフロップ６４のＤ入力に接
続され該２フリップフロップ６４のＱ出力が第３フリッ
プフロップ６５のＤ入力に接続されることによってカス
ケード接続された３つのフリップフロップ６３、６４、
６５のＱ出力に夫々接続された３つの入力を有するＯＲ
ゲート６２の出力に得られる。
【００２８】更に、第１フリップフロップ６３のＤ入力
は更に、信号ＰＰＳＣＥの反転信号−（ＰＰＳＣＥ）を
受信し、これらの３つのフリップフロップのクロック入
力は信号ＦＯＵＴの周波数の１／４に等しい周波数の信
号ＱＦＯＵＴを受信する。
【００２９】従って信号ＩＮＨＳＹは、同期に対応して
信号ＲＥＳの最初の切換えを行なうために、入力信号の
存在開始の検出後に所定時間が経過した後の最初の信号
の切換えだけを考察する。この実施例でこの所定時間は
信号ＦＯＵＴの１／４周期に相当する。
【００３０】係数選択制御信号ＳＹＢ１Ｂ２は、信号Ｃ
ＰＳＣＥとＤ型フリップフロップ６７のＱ出力によって
供給される信号を夫々受信する２つの入力を有するＯＲ
ゲート６６の出力に得られる。このＤ型フリップフロッ
プ６７のＤ入力は論理レベル「１」を受容し、クロック
入力は信号ＩＮＨＳＹを受容し、零リセット入力は信号
ＣＰＳＣＥを受容する。
【００３１】従って、入力信号の存在開始の検出と同期
検出との間では信号ＳＹＢ１Ｂ２が第１論理レベルを有
し、この論理レベルでは、同期時間を短縮するための比
較的小さいカウント容量に対応する第１係数値が選択さ
れ、同期検出の後または入力信号ＦＩＮが存在しないと
きには、信号ＳＹＢ１Ｂ２が第２論理レベルを有し、こ
の論理レベルでは、入力信号ＦＩＮの位相変化を有効に
フィルタリングするための比較的大きいカウント容量に
対応する第２の係数値が選択される。
【００３２】図４はカウント容量選択モードを示す時間
図である。図４の時間図の１行目は信号ＰＰＳＣＥを示
しており、この信号の論理レベル「０」から論理レベル
「１」への移行は入力信号の存在開始が検出されたこと
を示す。
【００３３】時間図の２行目は信号ＦＯＵＴを示す。
【００３４】時間図の３行目は信号ＣＰＳＣＥを示す。
この信号は、信号ＰＰＳＣＥの遷移後の信号ＦＯＵＴの
最初の遷移で論理レベル「１」になり、この実施例で
は、信号ＦＯＵＴの連続４周期のあいだ該論理レベル１
に維持される。
【００３５】時間図の４行目は信号ＲＥＳを示す。この
信号は、フェーズロックループの同期に対応する立下り
遷移を有している。実際にはこの立下り遷移に続いて時
間図に示すような立上り遷移が存在する。
【００３６】時間図の５行目は信号ＩＮＨＳＹを示す。
該信号は信号ＲＥＳの立下り遷移で論理レベル「０」か
ら論理レベル「１」に移行し、信号ＣＰＳＣＥが論理レ
ベル「０」に維持されている間は論理レベル「１」に維
持される。
【００３７】時間図の最後の行は、係数選択制御信号Ｓ
ＹＢ１Ｂ２を示す。
【００３８】信号ＣＰＳＣＥが論理レベル「１」になる
と、フリップフロップ６１及び６７の出力Ｑはリセット
されて論理レベル「０」となる。信号ＣＰＳＣＥが論理
レベル「０」に戻ると信号ＳＹＢ１Ｂ２が論理レベル
「０」となる。信号ＣＰＳＣＥが論理レベル「０」の時
に信号ＩＮＳＨＹが論理レベル「１」になると信号ＳＹ
Ｂ１Ｂ２が論理レベル「１」となる。
【００３９】図３に示す入力信号の存在開始の検出手段
３は本質的に、連続するｎ個の入射セルをカウントする
ように入射信号ＳＹＣＥのクロックサイクルをｎによっ
て除算し、このカウントの結果を、この実施例では出力
側の信号ＦＯＵＴに基いて信号ＦＯＵＴのクロックサイ
クルを同じ値ｎで除算することによって得られたクロッ
クサイクルで処理する。
【００４０】図３に示した実施例ではｎの値として４が
選択されている。従ってこの検出手段３は、カウント数
ｎを有するカウンタ３０を含んでおり、カウンタ３０
は、カスケード接続された２つのフリップフロップ３
１、３２から形成されている。即ち第１フリップフロッ
プ３１のＱ出力が第２フリップフロップ３２のクロック
入力に接続されている。フリップフロップ３１のクロッ
ク入力は更に、入射クロック信号ＳＹＣＥを受信し、フ
リップフロップ３２は出力信号ＱＦＥＮを与える。これ
らの２つのフリップフロップ３１、３２は夫々、信号Ｆ
ＯＵＴから誘導されるクロック信号発生器３３から発生
した信号ＲＴＤＦＮ及び信号ＲＴＱＦＮによって零にリ
セットされる。
【００４１】カウンタ３０から出力された信号ＱＦＥＮ
はＤ型フリップフロップ３４のクロック入力に印加され
る。該フリップフロップ３４のＤ入力は論理レベル
「１」になっている。
【００４２】フリップフロップ３４のＱ出力はフリップ
フロップ３５のＤ入力に接続されており、フリップフロ
ップ３５のクロック入力は発生器３３から送出された信
号ＲＴＱＦＮを受信する。フリップフロップ３５の出力
Ｑは入力信号の存在開始の表示信号ＰＰＳＣＥを供給す
る。
【００４３】また、フリップフロップ３４はその零リセ
ット入力に発生器３３から供給され信号ＲＴＱＦＮを受
信する。
【００４４】この実施例では発生器３３が、フリップフ
ロップ３１、３２と同様にカスケード接続された２つの
フリップフロップ３６、３７を含む除数４の分周器を含
んでいる。フリップフロップ３６は更に、そのクロック
入力に信号ＦＯＵＴを供給し、そのＱ出力に信号ＤＦＯ
ＵＴを受信し、フリップフロップ３７はその出力Ｑに信
号ＱＦＯＵＴを供給する。
【００４５】発生器３３は更に、信号ＤＦＯＵＴと信号
ＦＯＵＴの反転信号である信号−（ＦＯＵＴ）を受信
し、信号ＲＴＤＦＮを供給するＡＮＤゲート３８を含
む。
【００４６】発生器３３はまた、信号ＱＦＯＵＴと信号
ＤＦＯＵＴの反転信号である信号−（ＤＦＯＵＴ）を受
信し、信号ＲＴＱＦＮを供給するＡＮＤゲート３９を含
む。
【図面の簡単な説明】
【図１】ディジタルフェーズロックループに使用される
本発明の制御装置のブロック図である。
【図２】図１の制御装置で使用され得るフェーズロック
ループの同期検出手段とカウント容量選択制御手段との
実施例の概略図である。
【図３】図１の制御装置で使用され得る入力信号の存在
開始の検出手段の実施例の概略図である。
【図４】前記カウント容量選択の制御を示す時間図であ
る。
【符号の説明】
１ ディジタルフェーズロックループ ２ 係数選択手段 ３ 入力信号の存在開始の検出手段 ５ 同期検出手段 ６ 制御手段

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 出力信号（Ｆｏｕｔ）の周波数の増分ま
    たは減分を制御するためのカウンタと、入力信号と前記
    出力信号（Ｆｏｕｔ）との間の位相差を検出する位相差
    検出器を有し、前記入力信号が断続的に印加されるディ
    ジタルフェーズロックループの動作モードを制御する方
    法であって、 前記入力信号の存在開始を検出する段階、 入力信号の存在開始が検出された場合、前記ループを比
    較的高速で前記入力信号に同期させるために、前記カウ
    ンタに対して比較的小さい値のカウント容量を設定する
    段階、 前記ループの同期を検出する段階、 ループの同期が検出された場合、前記入力信号の存在中
    に発生する前記入力信号の位相の変動を比較的強力にフ
    ィルタリングするために、前記カウンタに対して比較的
    大きい値のカウント容量を設定し、これを次の入力信号
    の存在開始を検出するまで維持する段階、 とから構成され、 さらに前記ループの同期を検出する段階は、前記位相差
    検出器の出力信号を、前記出力信号（Ｆｏｕｔ）の所定
    の遷移でサンプリングする段階と、このサンプリングに
    よって得られた３つ以上の連続するサンプルのグループ
    を記憶する段階と、該サンプルの少なくとも２つが、互
    いに異なる論理レベルを示した時に、ループが同期した
    ことを検出する段階とから構成されることを特徴とする
    ディジタルフェーズロックループの動作モードの制御方
    法。
  2. 【請求項２】 出力信号（Ｆｏｕｔ）の周波数の増分ま
    たは減分を制御するためのカウンタと、入力信号と出力
    信号（Ｆｏｕｔ）との間の位相差を検出する位相差検出
    器とを有するフェーズロックループと、 前記入力側の信号の存在を検出する手段と、 前記位相差検出器から出力される信号に基づき前記ルー
    プの同期を検出する同期検出手段と、 該同期検出手段及び前記入力信号の存在を検出する手段
    から出力される信号に応答し、入力信号の存在は検出さ
    れているが、ループの同期は検出されていない場合に、
    前記ループを比較的高速で同期させるために、比較的小
    さい値のカウント容量を前記カウンタに対して設定し、
    入力信号の存在とループの同期がどちらも検出されてい
    る場合、あるいは、入力信号の存在とループの同期がど
    ちらも検出されていない場合は、前記入力側の信号の存
    在中に発生する該入力側の信号の位相の変動を比較的強
    力にフィルタリングするために、比較的大きい値のカウ
    ント容量を前記カウンタに対して設定する手段とを備
    え、 前記同期検出手段は、前記位相差検出器の出力信号を前
    記出力信号Ｆｏｕｔの所定の遷移でサンプリングする手
    段と、サンプリングによって得られた少なくとも３つ以
    上の連続するサンプルのグループを記憶する手段と、前
    記サンプルの少なくとも２つが、互いに異なる論理レベ
    ルを示した時に、ループが同期したことを示す信号を出
    力する手段とを含むことを特徴とするフェーズロックル
    ープの動作モード制御装置。
  3. 【請求項３】 前記カウント容量設定手段は、論理レベ
    ル「１」に設定されたＤ入力と同期検出手段から出力さ
    れた信号を受容するクロック入力と、入力側の信号の存
    在開始の検出手段からタイミング手段を介して信号を受
    信する零リセット入力とを有するＤ型フリップフロップ
    と、一方では前記フリップフロップのＱ出力によって供
    給される信号を受容し他方では前記フリップフロップの
    零リセット入力に印加された信号を受容し、且つ２進信
    号を供給するＯＲ論理ゲートとを含むことを特徴とする
    請求項２に記載の装置。
JP4266316A 1991-10-04 1992-10-05 ディジタルフェーズロックループの動作モードの制御方法及び装置 Expired - Lifetime JP2710901B2 (ja)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3241079B2 (ja) * 1992-02-24 2001-12-25 株式会社日立製作所 ディジタル位相同期回路
JP2964912B2 (ja) * 1995-04-28 1999-10-18 日本電気株式会社 デジタルｐｌｌ
US6208211B1 (en) 1999-09-24 2001-03-27 Motorola Inc. Low jitter phase locked loop having a sigma delta modulator and a method thereof
US6181168B1 (en) 1999-09-24 2001-01-30 Motorola, Inc. High speed phase detector and a method for detecting phase difference
US6570947B1 (en) 1999-09-24 2003-05-27 Motorola, Inc. Phase lock loop having a robust bandwidth and a calibration method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3989931A (en) * 1975-05-19 1976-11-02 Rockwell International Corporation Pulse count generator for wide range digital phase detector
US4316152A (en) * 1979-09-24 1982-02-16 Hewlett-Packard Company Data tracking phase locked loop
US4587496A (en) * 1984-09-12 1986-05-06 General Signal Corporation Fast acquisition phase-lock loop
IT1184024B (it) * 1985-12-17 1987-10-22 Cselt Centro Studi Lab Telecom Perfezionamenti ai circuiti ad aggancio di fase numerici
JPS62232219A (ja) * 1986-04-01 1987-10-12 Sanyo Electric Co Ltd デジタル位相同期回路
JPS6468127A (en) * 1987-09-09 1989-03-14 Nec Corp Oscillation circuit
JPH0338673A (ja) * 1989-07-06 1991-02-19 Dai Ichi Kasei Kk マグネットローラの製造方法

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