JPH11205130A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH11205130A JPH11205130A JP10003152A JP315298A JPH11205130A JP H11205130 A JPH11205130 A JP H11205130A JP 10003152 A JP10003152 A JP 10003152A JP 315298 A JP315298 A JP 315298A JP H11205130 A JPH11205130 A JP H11205130A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Abstract
(57)【要約】
【課題】 従来技術に比してジッタを小さく抑えること
が可能なＰＬＬ回路を提供する。 【解決手段】 内部の発振信号を外部からの入力クロッ
ク信号に同期せしめるＰＬＬ回路であって、入力クロッ
ク信号を分周する分周回路１と、電圧制御発振器２と、
電圧制御発振器２の出力信号に基づいて分周回路１の出
力信号よりも高速でかつ一定周期の歯抜け部分を有する
歯抜けクロック信号を作成する歯抜けクロック作成回路
３と、分周回路１の出力信号を歯抜けクロック信号によ
ってサンプリングする位相比較回路４と、位相比較回路
４の出力信号の変化を記憶するシフトレジスタ５と、シ
フトレジスタ５の値を位相差に変換しその位相差に基づ
いて電圧制御発振器２への入力電圧を制御するディジタ
ル信号処理回路９と、を具備する。
が可能なＰＬＬ回路を提供する。 【解決手段】 内部の発振信号を外部からの入力クロッ
ク信号に同期せしめるＰＬＬ回路であって、入力クロッ
ク信号を分周する分周回路１と、電圧制御発振器２と、
電圧制御発振器２の出力信号に基づいて分周回路１の出
力信号よりも高速でかつ一定周期の歯抜け部分を有する
歯抜けクロック信号を作成する歯抜けクロック作成回路
３と、分周回路１の出力信号を歯抜けクロック信号によ
ってサンプリングする位相比較回路４と、位相比較回路
４の出力信号の変化を記憶するシフトレジスタ５と、シ
フトレジスタ５の値を位相差に変換しその位相差に基づ
いて電圧制御発振器２への入力電圧を制御するディジタ
ル信号処理回路９と、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部の発振信号を
外部からの入力クロック信号に同期せしめるＰＬＬ(Pha
se Locked Loop) 回路に関し、特に、高速データモデム
での使用に適したＰＬＬ回路に関する。
外部からの入力クロック信号に同期せしめるＰＬＬ(Pha
se Locked Loop) 回路に関し、特に、高速データモデム
での使用に適したＰＬＬ回路に関する。
【０００２】
【従来の技術】一般に、電話回線、専用回線又はメタリ
ック回線を介してデータ伝送をするためにデータモデム
が使用されている。これらの中で、特に、メタリック回
線用モデムに関しては、高速化が著しく、数Ｍｂｐｓの
データレートが実現されている。このような高速データ
モデムをディジタル多重化装置等を介して網同期してい
る装置に接続する場合、モデムは、外部装置からのクロ
ック信号（ＳＴ１）として網の高速クロックを入力し、
その高速クロックに内部の発振信号を同期させる必要が
ある。
ック回線を介してデータ伝送をするためにデータモデム
が使用されている。これらの中で、特に、メタリック回
線用モデムに関しては、高速化が著しく、数Ｍｂｐｓの
データレートが実現されている。このような高速データ
モデムをディジタル多重化装置等を介して網同期してい
る装置に接続する場合、モデムは、外部装置からのクロ
ック信号（ＳＴ１）として網の高速クロックを入力し、
その高速クロックに内部の発振信号を同期させる必要が
ある。
【０００３】図８は、データモデムにおける従来のＳＴ
１用ＰＬＬ回路の一構成例を示すブロック図である。同
図において、発振器３２の出力を入力するマイクロプロ
セッサ（ＭＰＵ）３１は、入力クロックＳＴ１とＰＬＬ
回路の出力クロックＦＢＯ３との進み／遅れを判断し、
ＭＰＵの出力クロックＦＢＯ１を作成しているマシンサ
イクルを増減させる第１次ＰＬＬ動作を実行する。ま
た、発振器３４の出力を入力するディジタルシグナルプ
ロセッサ（ＤＳＰ）３３は、ＦＢＯ１とＦＢＯ３との進
み／遅れを判断し、ＤＳＰの出力クロックＦＢＯ２を作
成しているマシンサイクルを増減させる第２次ＰＬＬ動
作を実行する。そして、クロック発生回路３５は、マル
チチップ同期用クロックＦＢＯ３、Ｄ／Ａコンバータ用
クロック、等の各種クロックを発生させる。
１用ＰＬＬ回路の一構成例を示すブロック図である。同
図において、発振器３２の出力を入力するマイクロプロ
セッサ（ＭＰＵ）３１は、入力クロックＳＴ１とＰＬＬ
回路の出力クロックＦＢＯ３との進み／遅れを判断し、
ＭＰＵの出力クロックＦＢＯ１を作成しているマシンサ
イクルを増減させる第１次ＰＬＬ動作を実行する。ま
た、発振器３４の出力を入力するディジタルシグナルプ
ロセッサ（ＤＳＰ）３３は、ＦＢＯ１とＦＢＯ３との進
み／遅れを判断し、ＤＳＰの出力クロックＦＢＯ２を作
成しているマシンサイクルを増減させる第２次ＰＬＬ動
作を実行する。そして、クロック発生回路３５は、マル
チチップ同期用クロックＦＢＯ３、Ｄ／Ａコンバータ用
クロック、等の各種クロックを発生させる。
【０００４】
【発明が解決しようとする課題】上述のようなＳＴ１用
ＰＬＬ回路においては、Ｄ／Ａコンバータ用クロック
に、少なくともＤＳＰの±１マシンサイクル分のジッタ
(jitter)が原理的に発生することとなる。ここで、ＤＳ
Ｐのマシンサイクルは、３０〜１００ｎｓ程度である。
従って、かかるジッタは、データ伝送において数Ｍｂｐ
ｓのデータレートを達成するためには大きすぎ、データ
エラーの原因となる。
ＰＬＬ回路においては、Ｄ／Ａコンバータ用クロック
に、少なくともＤＳＰの±１マシンサイクル分のジッタ
(jitter)が原理的に発生することとなる。ここで、ＤＳ
Ｐのマシンサイクルは、３０〜１００ｎｓ程度である。
従って、かかるジッタは、データ伝送において数Ｍｂｐ
ｓのデータレートを達成するためには大きすぎ、データ
エラーの原因となる。
【０００５】かかる実情に鑑み、本発明の目的は、従来
技術に比してジッタを小さく抑えることが可能なＰＬＬ
回路を提供することにある。
技術に比してジッタを小さく抑えることが可能なＰＬＬ
回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、受信信号より抽出されるタイミン
グ信号に基づいて内部のクロック源の位相を制御するＰ
ＬＬ回路であって、前記クロック源の出力信号に基づい
て一定周期の歯抜け部分を有する歯抜けクロック信号を
作成する歯抜けクロック作成回路と、前記歯抜けクロッ
ク信号によって前記タイミング信号をサンプリングする
位相比較回路と、前記位相比較回路から出力される信号
の値を位相差に変換し、該位相差に基づいて前記クロッ
ク源の位相を制御する処理回路と、を具備するＰＬＬ回
路が提供される。
に、本発明によれば、受信信号より抽出されるタイミン
グ信号に基づいて内部のクロック源の位相を制御するＰ
ＬＬ回路であって、前記クロック源の出力信号に基づい
て一定周期の歯抜け部分を有する歯抜けクロック信号を
作成する歯抜けクロック作成回路と、前記歯抜けクロッ
ク信号によって前記タイミング信号をサンプリングする
位相比較回路と、前記位相比較回路から出力される信号
の値を位相差に変換し、該位相差に基づいて前記クロッ
ク源の位相を制御する処理回路と、を具備するＰＬＬ回
路が提供される。
【０００７】また、本発明によれば、受信信号より抽出
されるタイミング信号に基づいて内部のクロック源の位
相を制御するＰＬＬ回路であって、前記クロック源の出
力信号に基づいて一定周期の歯抜け部分を有する歯抜け
クロック信号を作成する歯抜けクロック作成回路と、前
記歯抜けクロック信号によって前記タイミング信号をサ
ンプリングする位相比較回路と、前記位相比較回路から
出力される信号の値を位相差に変換し、該位相差に基づ
いて前記クロック源の位相を制御する処理回路と、を具
備するＰＬＬ回路、を外部装置からの受信信号との同期
用として有するデータモデムが提供される。
されるタイミング信号に基づいて内部のクロック源の位
相を制御するＰＬＬ回路であって、前記クロック源の出
力信号に基づいて一定周期の歯抜け部分を有する歯抜け
クロック信号を作成する歯抜けクロック作成回路と、前
記歯抜けクロック信号によって前記タイミング信号をサ
ンプリングする位相比較回路と、前記位相比較回路から
出力される信号の値を位相差に変換し、該位相差に基づ
いて前記クロック源の位相を制御する処理回路と、を具
備するＰＬＬ回路、を外部装置からの受信信号との同期
用として有するデータモデムが提供される。
【０００８】また、本発明によれば、受信した信号から
抽出したタイミング信号と、装置内部のクロック源から
出力されるクロック信号との位相ずれを判別して、位相
ずれ判別結果に基づいて前記タイミング信号と前記クロ
ック信号との位相制御を行う位相制御方法において、前
記クロック信号から、所定周期毎にクロック信号が休止
し、他の期間にクロック信号がオンとなる歯抜けクロッ
ク信号を生成し、前記歯抜けクロック信号により前記タ
イミング信号をサンプリングし、前記歯抜け信号がオン
となっている期間の、前記タイミング信号のオン・オフ
の状態に基づいて、前記クロック信号と前記タイミング
信号の位相ずれを判別することを特徴とする位相制御方
法が提供される。
抽出したタイミング信号と、装置内部のクロック源から
出力されるクロック信号との位相ずれを判別して、位相
ずれ判別結果に基づいて前記タイミング信号と前記クロ
ック信号との位相制御を行う位相制御方法において、前
記クロック信号から、所定周期毎にクロック信号が休止
し、他の期間にクロック信号がオンとなる歯抜けクロッ
ク信号を生成し、前記歯抜けクロック信号により前記タ
イミング信号をサンプリングし、前記歯抜け信号がオン
となっている期間の、前記タイミング信号のオン・オフ
の状態に基づいて、前記クロック信号と前記タイミング
信号の位相ずれを判別することを特徴とする位相制御方
法が提供される。
【０００９】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態について説明する。
の実施形態について説明する。
【００１０】図１は、本発明に係るＰＬＬ回路の第１実
施形態を示すブロック図である。また、図２は、図１に
示されるＰＬＬ回路の動作を説明するためのタイムチャ
ートである。図１において、分周回路１は、外部装置か
ら受信される、図２（Ａ）の如き入力クロック信号ＣＫ
Ｉを８分周して図２（Ｂ）に示されるタイミング信号を
出力する。電圧制御発振器(voltage controlled oscila
tor)２は、入力電圧に応じて発振周波数が変化する発振
器である。
施形態を示すブロック図である。また、図２は、図１に
示されるＰＬＬ回路の動作を説明するためのタイムチャ
ートである。図１において、分周回路１は、外部装置か
ら受信される、図２（Ａ）の如き入力クロック信号ＣＫ
Ｉを８分周して図２（Ｂ）に示されるタイミング信号を
出力する。電圧制御発振器(voltage controlled oscila
tor)２は、入力電圧に応じて発振周波数が変化する発振
器である。
【００１１】歯抜けクロック作成回路３は、電圧制御発
振器２の出力信号を入力し、図２（Ｃ）、（Ｅ）及び
（Ｇ）に示されるように、８個のクロックが発生する期
間とその期間と同一の長さのクロックが発生しない期間
とが交互に出現する歯抜けクロック信号を作成する回路
である。なお、図２（Ｃ）、（Ｅ）及び（Ｇ）は、ＰＬ
Ｌ回路の位相が入力クロックＣＫＩの位相に対して、進
んでいる場合、ほぼ一致している場合及び遅れている場
合をそれぞれ例示している。
振器２の出力信号を入力し、図２（Ｃ）、（Ｅ）及び
（Ｇ）に示されるように、８個のクロックが発生する期
間とその期間と同一の長さのクロックが発生しない期間
とが交互に出現する歯抜けクロック信号を作成する回路
である。なお、図２（Ｃ）、（Ｅ）及び（Ｇ）は、ＰＬ
Ｌ回路の位相が入力クロックＣＫＩの位相に対して、進
んでいる場合、ほぼ一致している場合及び遅れている場
合をそれぞれ例示している。
【００１２】位相比較回路４は、分周回路１の出力信号
を前記した歯抜けクロック信号によってサンプリングし
保持するフリップフロップである。このサンプリング結
果は、歯抜けクロックの立ち下がり時期に、後段のシフ
トレジスタ５に転送される。すなわち、シフトレジスタ
５は、歯抜けクロック信号を半周期分遅延させたクロッ
ク信号（図示せず）を動作クロックとして入力し、位相
比較回路４の出力を最下位ビット位置に格納するととも
に、既に格納されている各ビットを１ビットずつ上位側
にシフトする８ビットシフトレジスタである。
を前記した歯抜けクロック信号によってサンプリングし
保持するフリップフロップである。このサンプリング結
果は、歯抜けクロックの立ち下がり時期に、後段のシフ
トレジスタ５に転送される。すなわち、シフトレジスタ
５は、歯抜けクロック信号を半周期分遅延させたクロッ
ク信号（図示せず）を動作クロックとして入力し、位相
比較回路４の出力を最下位ビット位置に格納するととも
に、既に格納されている各ビットを１ビットずつ上位側
にシフトする８ビットシフトレジスタである。
【００１３】バスバッファ６は、アドレスデコーダ７の
出力をイネーブル信号として入力し、そのイネーブル信
号がアクティブのときにシフトレジスタ５の内容をデー
タバスにのせるゲートである。アドレスデコーダ７は、
アドレスバス１０の内容をデコードするとともに、シフ
トレジスタ５のアドレスが指定されかつリード信号１１
がアクティブのときに出力をアクティブにする回路であ
る。ディジタルシグナルプロセッサ（ＤＳＰ）９は、シ
フトレジスタ５を指定するアドレスをアドレスバス１０
に出力するとともに、リード信号１１をアクティブにし
て、シフトレジスタ５の内容をリードする。
出力をイネーブル信号として入力し、そのイネーブル信
号がアクティブのときにシフトレジスタ５の内容をデー
タバスにのせるゲートである。アドレスデコーダ７は、
アドレスバス１０の内容をデコードするとともに、シフ
トレジスタ５のアドレスが指定されかつリード信号１１
がアクティブのときに出力をアクティブにする回路であ
る。ディジタルシグナルプロセッサ（ＤＳＰ）９は、シ
フトレジスタ５を指定するアドレスをアドレスバス１０
に出力するとともに、リード信号１１をアクティブにし
て、シフトレジスタ５の内容をリードする。
【００１４】このリードは、前記した半周期分遅延した
クロック信号の休止期間すなわち歯抜け期間に行われ
る。例えば、クロック信号が図２（Ｃ）に示される位相
にある場合にはリード信号１１は図２（Ｄ）に示される
タイミングでアクティブとなり、また、クロック信号が
図２（Ｅ）に示される位相にある場合にはリード信号１
１は図２（Ｆ）に示されるタイミングでアクティブとな
り、さらに、クロック信号が図２（Ｇ）に示される位相
にある場合にはリード信号１１は図２（Ｈ）に示される
タイミングでアクティブとなる。
クロック信号の休止期間すなわち歯抜け期間に行われ
る。例えば、クロック信号が図２（Ｃ）に示される位相
にある場合にはリード信号１１は図２（Ｄ）に示される
タイミングでアクティブとなり、また、クロック信号が
図２（Ｅ）に示される位相にある場合にはリード信号１
１は図２（Ｆ）に示されるタイミングでアクティブとな
り、さらに、クロック信号が図２（Ｇ）に示される位相
にある場合にはリード信号１１は図２（Ｈ）に示される
タイミングでアクティブとなる。
【００１５】このように歯抜けクロック信号を用いて図
２（Ｂ）のタイミング信号をサンプリングする理由は、
シフトレジスタ５に書き込まれる８ビットの情報に基づ
いてＰＬＬ回路内部のクロック信号と外部信号より抽出
されたタイミング信号との位相差（位相ずれ）を算出す
るためである。換言すれば、歯抜けのないクロック信号
によるサンプリングでは、位相ずれが生じているか否か
を判断する基準が存在しないことによる。本実施形態の
ように、クロックパルス８個が出現した後に休止すると
いう規則性を有する歯抜けクロックを用いて図２（Ｂ）
のタイミング信号をサンプリングすれば、そのサンプリ
ング結果に基づき位相ずれを判断することができる。
２（Ｂ）のタイミング信号をサンプリングする理由は、
シフトレジスタ５に書き込まれる８ビットの情報に基づ
いてＰＬＬ回路内部のクロック信号と外部信号より抽出
されたタイミング信号との位相差（位相ずれ）を算出す
るためである。換言すれば、歯抜けのないクロック信号
によるサンプリングでは、位相ずれが生じているか否か
を判断する基準が存在しないことによる。本実施形態の
ように、クロックパルス８個が出現した後に休止すると
いう規則性を有する歯抜けクロックを用いて図２（Ｂ）
のタイミング信号をサンプリングすれば、そのサンプリ
ング結果に基づき位相ずれを判断することができる。
【００１６】例えば、図２（Ｂ）に示されるタイミング
信号の位相に対して歯抜けクロック信号が同図（Ｃ）に
示される位相を有する場合を考える。位相比較回路４
は、タイミング信号を“データ入力”端子より入力し、
歯抜けクロック信号を“クロック入力”端子より入力す
るフリップフロップであるため、同図（Ｃ）の場合、歯
抜けクロック信号のクロックパルスＣ１，Ｃ２，…，Ｃ
８に応じて位相比較回路４に順次セットされる値は全て
“１”であり、かかる８個のクロックパルスによる位相
比較後のシフトレジスタ５の値は、"11111111"である。
信号の位相に対して歯抜けクロック信号が同図（Ｃ）に
示される位相を有する場合を考える。位相比較回路４
は、タイミング信号を“データ入力”端子より入力し、
歯抜けクロック信号を“クロック入力”端子より入力す
るフリップフロップであるため、同図（Ｃ）の場合、歯
抜けクロック信号のクロックパルスＣ１，Ｃ２，…，Ｃ
８に応じて位相比較回路４に順次セットされる値は全て
“１”であり、かかる８個のクロックパルスによる位相
比較後のシフトレジスタ５の値は、"11111111"である。
【００１７】また、図２（Ｂ）に示されるタイミング信
号の位相に対して歯抜けクロック信号が同図（Ｅ）に示
される位相を有する場合、歯抜けクロック信号のクロッ
クパルスＣ１，Ｃ２，Ｃ３，Ｃ４に対しては位相比較回
路４に“１”が順次セットされるが、Ｃ５，Ｃ６，Ｃ
７，Ｃ８に対しては位相比較回路４に“０”が順次セッ
トされ、結果を保持するシフトレジスタ５の値は、"111
10000"となる。さらに、図２（Ｂ）に示されるタイミン
グ信号の位相に対して歯抜けクロック信号が同図（Ｇ）
に示される位相を有する場合、歯抜けクロック信号のク
ロックパルスＣ１，Ｃ２，…，Ｃ８に応じて位相比較回
路４に順次セットされる値は全て“０”であり、シフト
レジスタ５の値は、"00000000"となる。このように、位
相比較回路４は、位相比較結果を導くための値が一時的
にセットされるフリップフロップであり、シフトレジス
タ５は、位相比較結果を記憶するものである。
号の位相に対して歯抜けクロック信号が同図（Ｅ）に示
される位相を有する場合、歯抜けクロック信号のクロッ
クパルスＣ１，Ｃ２，Ｃ３，Ｃ４に対しては位相比較回
路４に“１”が順次セットされるが、Ｃ５，Ｃ６，Ｃ
７，Ｃ８に対しては位相比較回路４に“０”が順次セッ
トされ、結果を保持するシフトレジスタ５の値は、"111
10000"となる。さらに、図２（Ｂ）に示されるタイミン
グ信号の位相に対して歯抜けクロック信号が同図（Ｇ）
に示される位相を有する場合、歯抜けクロック信号のク
ロックパルスＣ１，Ｃ２，…，Ｃ８に応じて位相比較回
路４に順次セットされる値は全て“０”であり、シフト
レジスタ５の値は、"00000000"となる。このように、位
相比較回路４は、位相比較結果を導くための値が一時的
にセットされるフリップフロップであり、シフトレジス
タ５は、位相比較結果を記憶するものである。
【００１８】かくして、ＤＳＰ９によってリードされる
シフトレジスタ５の値としては、ＰＬＬ回路の位相の進
み／遅れに応じて、"00000000","10000000","1100000
0", …,"11111111" の９通りが存在しうる。なお、"000
00000"が、ＰＬＬ回路の位相が最も遅れた状態に対応
し、"11111111"が、ＰＬＬ回路の位相が最も進んだ状態
に対応する。そして、ＤＳＰ９は、シフトレジスタ５の
値に基づいて入力クロック信号ＣＫＩに対するＰＬＬ回
路の位相の進み／遅れを判断し、電圧制御発振器２への
入力電圧をフィードバック制御する。このようにして位
相同期が確立されるとともに、電圧制御発振器２の出力
が分周回路１２に供給され、分周回路１２は、必要なタ
イミングクロック信号を作成してＰＬＬ回路の外部に供
給する。
シフトレジスタ５の値としては、ＰＬＬ回路の位相の進
み／遅れに応じて、"00000000","10000000","1100000
0", …,"11111111" の９通りが存在しうる。なお、"000
00000"が、ＰＬＬ回路の位相が最も遅れた状態に対応
し、"11111111"が、ＰＬＬ回路の位相が最も進んだ状態
に対応する。そして、ＤＳＰ９は、シフトレジスタ５の
値に基づいて入力クロック信号ＣＫＩに対するＰＬＬ回
路の位相の進み／遅れを判断し、電圧制御発振器２への
入力電圧をフィードバック制御する。このようにして位
相同期が確立されるとともに、電圧制御発振器２の出力
が分周回路１２に供給され、分周回路１２は、必要なタ
イミングクロック信号を作成してＰＬＬ回路の外部に供
給する。
【００１９】図３は、ＤＳＰ９の内部において主として
ファームウェアによって実現される処理機能を等価回路
として示すブロック図である。また、図４は、シフトレ
ジスタ５の値Ｒを位相差Ｊに変換するためのテーブルを
示す図である。図３において、ＲＯＭ２１は、リードさ
れたシフトレジスタ５の値Ｒをアドレスとして入力し、
図４のテーブルに示されるように、ＰＬＬ回路の位相と
入力クロックの位相との間の位相差Ｊとして−ｑ4 ，−
ｑ3 ，…，＋ｑ5 のいずれかの値を出力する。なお、シ
フトレジスタ５の値Ｒが"11110000"又は"11111000"とな
るとき、位相が最も一致した状態となる。
ファームウェアによって実現される処理機能を等価回路
として示すブロック図である。また、図４は、シフトレ
ジスタ５の値Ｒを位相差Ｊに変換するためのテーブルを
示す図である。図３において、ＲＯＭ２１は、リードさ
れたシフトレジスタ５の値Ｒをアドレスとして入力し、
図４のテーブルに示されるように、ＰＬＬ回路の位相と
入力クロックの位相との間の位相差Ｊとして−ｑ4 ，−
ｑ3 ，…，＋ｑ5 のいずれかの値を出力する。なお、シ
フトレジスタ５の値Ｒが"11110000"又は"11111000"とな
るとき、位相が最も一致した状態となる。
【００２０】絶対値回路２２は、位相差Ｊの絶対値｜Ｊ
｜を作成する。位相差の絶対値に基づく制御係数の発生
回路２３は、｜Ｊ｜を、４つの領域、すなわち“０＜｜
Ｊ｜≦ｐ1 ”、“ｐ1 ＜｜Ｊ｜≦ｐ2 ”、“ｐ2 ＜｜Ｊ
｜≦ｐ3 ”又は“ｐ3 ＜｜Ｊ｜≦１８０”に振り分け、
それぞれの領域に応じて制御係数ａの値をａ1 、ａ2、
ａ3 又はａ4 のいずれかに設定する。なお、位相差の絶
対値が大きくなるほど、制御係数ａが大きくなるように
ａ1 、ａ2 、ａ3 及びａ4 の値が決められている。本実
施形態においては、しきい値としてｐ1 、ｐ2 及びｐ3
の３つを設け、４つの領域に分けて、位相差の絶対値に
基づく制御係数を設定したが、領域数は４に限られな
い。要は、位相差の絶対値が大きくなるほど、制御係数
ａが大きくなるようにし、フィードバック量を増大させ
るという点にある。
｜を作成する。位相差の絶対値に基づく制御係数の発生
回路２３は、｜Ｊ｜を、４つの領域、すなわち“０＜｜
Ｊ｜≦ｐ1 ”、“ｐ1 ＜｜Ｊ｜≦ｐ2 ”、“ｐ2 ＜｜Ｊ
｜≦ｐ3 ”又は“ｐ3 ＜｜Ｊ｜≦１８０”に振り分け、
それぞれの領域に応じて制御係数ａの値をａ1 、ａ2、
ａ3 又はａ4 のいずれかに設定する。なお、位相差の絶
対値が大きくなるほど、制御係数ａが大きくなるように
ａ1 、ａ2 、ａ3 及びａ4 の値が決められている。本実
施形態においては、しきい値としてｐ1 、ｐ2 及びｐ3
の３つを設け、４つの領域に分けて、位相差の絶対値に
基づく制御係数を設定したが、領域数は４に限られな
い。要は、位相差の絶対値が大きくなるほど、制御係数
ａが大きくなるようにし、フィードバック量を増大させ
るという点にある。
【００２１】位相の進み／遅れに基づく制御係数の発生
回路２４は、ＰＬＬ回路の位相が遅れているとき、すな
わち位相差Ｊが正のときには、値ｂ1 を制御係数ｂとし
て出力する一方、ＰＬＬ回路の位相が進んでいるとき、
すなわち位相差Ｊが負のときには、値ｂ2 を制御係数ｂ
として出力する。第１の積分器２５は、制御係数ｂの変
動を抑制し平滑化するため、制御係数ｂを積分して制御
係数ｃとする。
回路２４は、ＰＬＬ回路の位相が遅れているとき、すな
わち位相差Ｊが正のときには、値ｂ1 を制御係数ｂとし
て出力する一方、ＰＬＬ回路の位相が進んでいるとき、
すなわち位相差Ｊが負のときには、値ｂ2 を制御係数ｂ
として出力する。第１の積分器２５は、制御係数ｂの変
動を抑制し平滑化するため、制御係数ｂを積分して制御
係数ｃとする。
【００２２】制御係数ａと制御係数ｃとは加算器２６に
おいて加算され、制御係数ｄが出力される。第２の積分
器２７は、制御係数ｄの変動を抑制し平滑化するため、
制御係数ｄを積分して制御係数ｅを出力する。最後に、
Ｄ／Ａ変換器２８は、制御係数ｅをアナログ値に変換
し、電圧制御発振器２に供給する。すなわち、制御係数
ｅは、電圧制御発振器２への入力電圧を制御するもので
あり、ｅが大きいほど該入力電圧が増大する。そして、
電圧制御発振器２においては、入力電圧がより大きくな
る側に変化すると発振周波数が増大して位相が進む一
方、入力電圧がより小さくなる側に変化すると発振周波
数が減少して位相が遅れる。
おいて加算され、制御係数ｄが出力される。第２の積分
器２７は、制御係数ｄの変動を抑制し平滑化するため、
制御係数ｄを積分して制御係数ｅを出力する。最後に、
Ｄ／Ａ変換器２８は、制御係数ｅをアナログ値に変換
し、電圧制御発振器２に供給する。すなわち、制御係数
ｅは、電圧制御発振器２への入力電圧を制御するもので
あり、ｅが大きいほど該入力電圧が増大する。そして、
電圧制御発振器２においては、入力電圧がより大きくな
る側に変化すると発振周波数が増大して位相が進む一
方、入力電圧がより小さくなる側に変化すると発振周波
数が減少して位相が遅れる。
【００２３】かくして、本ＰＬＬ回路は、入力クロック
信号ＣＫＩに対する同期を確立し、シフトレジスタ５の
内容は、"11110000"と"11111000"との間を推移するよう
になる。ＤＳＰのマシンサイクルが例えば、２８．６ｎ
ｓの場合、図８に示される従来のＰＬＬ回路において
は、最小で±２８．６ｎｓのジッタが理論的に発生する
が、本実施形態に係るＰＬＬ回路によれば、電圧制御発
振器という、発振周波数を連続的に制御することが可能
なクロック源に基づいた位相調整が行われるため、最大
でも±１２．０ｎｓのジッタが発生するだけであること
が実験的に確認されている。
信号ＣＫＩに対する同期を確立し、シフトレジスタ５の
内容は、"11110000"と"11111000"との間を推移するよう
になる。ＤＳＰのマシンサイクルが例えば、２８．６ｎ
ｓの場合、図８に示される従来のＰＬＬ回路において
は、最小で±２８．６ｎｓのジッタが理論的に発生する
が、本実施形態に係るＰＬＬ回路によれば、電圧制御発
振器という、発振周波数を連続的に制御することが可能
なクロック源に基づいた位相調整が行われるため、最大
でも±１２．０ｎｓのジッタが発生するだけであること
が実験的に確認されている。
【００２４】一般に、アナログＰＬＬ回路は、アナログ
の位相比較回路、低域通過フィルタ及び電圧制御発振器
を用いて、位相制御を行うものである一方、ディジタル
ＰＬＬ回路と称されるものは、これらの動作をディジタ
ル的に行うものであるが、本発明に係るＰＬＬ回路は、
ハイブリッド型のＰＬＬ回路ということができる。
の位相比較回路、低域通過フィルタ及び電圧制御発振器
を用いて、位相制御を行うものである一方、ディジタル
ＰＬＬ回路と称されるものは、これらの動作をディジタ
ル的に行うものであるが、本発明に係るＰＬＬ回路は、
ハイブリッド型のＰＬＬ回路ということができる。
【００２５】図５は、本発明に係るＰＬＬ回路の第２実
施形態を示すブロック図である。この第２実施形態は、
分周回路１の分周比を可変にする手段を更に設けること
により、複数の速度の入力クロック信号に対応させるこ
とができるようにしようというものである。図５の回路
では、分周回路１が、入力クロックＣＫＩに対して分周
比の異なる複数の分周信号を出力する。そして、新たに
設けられた速度信号選択回路１３は、ディップスイッチ
等の所定のハードウェアコンフィギュレーション手段に
よる設定値に基づき複数の分周信号の内の一つを位相比
較回路４に供給する。
施形態を示すブロック図である。この第２実施形態は、
分周回路１の分周比を可変にする手段を更に設けること
により、複数の速度の入力クロック信号に対応させるこ
とができるようにしようというものである。図５の回路
では、分周回路１が、入力クロックＣＫＩに対して分周
比の異なる複数の分周信号を出力する。そして、新たに
設けられた速度信号選択回路１３は、ディップスイッチ
等の所定のハードウェアコンフィギュレーション手段に
よる設定値に基づき複数の分周信号の内の一つを位相比
較回路４に供給する。
【００２６】こうすることにより、受信される信号の周
期が異なっても、速度信号選択回路から出力される周波
数を一定に設定することができ、他の回路構成要素を変
更する必要性が排除され、結果として複数の速度の入力
クロック信号をサポートすることが可能となる。例え
ば、外部からのクロック信号の周波数が２倍となったと
きには、分周比が２倍に拡大された分周信号を選択する
ようにすれば、ＰＬＬ回路動作は、以前の動作と変わる
ことがない。
期が異なっても、速度信号選択回路から出力される周波
数を一定に設定することができ、他の回路構成要素を変
更する必要性が排除され、結果として複数の速度の入力
クロック信号をサポートすることが可能となる。例え
ば、外部からのクロック信号の周波数が２倍となったと
きには、分周比が２倍に拡大された分周信号を選択する
ようにすれば、ＰＬＬ回路動作は、以前の動作と変わる
ことがない。
【００２７】図６は、本発明に係るＰＬＬ回路の第３実
施形態を示すブロック図である。図６の回路は、図５の
回路と比較して、ＤＳＰ９と電圧制御発振器２との間に
低域通過フィルタ（ＬＰＦ）１４を備えているという点
においてのみ相違する。本実施形態においては、アナロ
グ電圧信号が、ＬＰＦ１４を通され、その高周波成分が
除去された後に電圧制御発振器２に供給されるため、ノ
イズ耐力が向上する結果となる。
施形態を示すブロック図である。図６の回路は、図５の
回路と比較して、ＤＳＰ９と電圧制御発振器２との間に
低域通過フィルタ（ＬＰＦ）１４を備えているという点
においてのみ相違する。本実施形態においては、アナロ
グ電圧信号が、ＬＰＦ１４を通され、その高周波成分が
除去された後に電圧制御発振器２に供給されるため、ノ
イズ耐力が向上する結果となる。
【００２８】図７は、本発明に係るＰＬＬ回路を備えた
データモデムの一構成例を示すブロック図である。外部
装置からデータモデムへ送られてくる送信データＳＤが
外部装置のクロックＳＴ１に同期する場合、送信データ
ＳＤは、クロック信号ＳＴ１のＯＮからＯＦＦへの変化
点において有意な値をとる。その場合には、データモデ
ムは、クロック信号ＳＴ１に同期した内部クロック信号
を作成してＤ／Ａコンバータ等に供給する必要がある。
データモデムの一構成例を示すブロック図である。外部
装置からデータモデムへ送られてくる送信データＳＤが
外部装置のクロックＳＴ１に同期する場合、送信データ
ＳＤは、クロック信号ＳＴ１のＯＮからＯＦＦへの変化
点において有意な値をとる。その場合には、データモデ
ムは、クロック信号ＳＴ１に同期した内部クロック信号
を作成してＤ／Ａコンバータ等に供給する必要がある。
【００２９】かかるＳＴ１との同期のために、本発明の
ＰＬＬ回路を使用することにより、たとえＳＴ１の速度
が大きくとも、低ジッタの同期を確立することができ
る。なお、図７において、ＰＬＬ回路以外の構成要素、
すなわちスクランブラ、変調器、Ｄ／Ａコンバータ、低
域通過フィルタ（ＬＰＦ）、ゲインスイッチ、Ａ／Ｄコ
ンバータ、自動等化器、復調器、デスクランブラ、タイ
ミング抽出部等は、従来のモデムにおけるものと同一で
ある。
ＰＬＬ回路を使用することにより、たとえＳＴ１の速度
が大きくとも、低ジッタの同期を確立することができ
る。なお、図７において、ＰＬＬ回路以外の構成要素、
すなわちスクランブラ、変調器、Ｄ／Ａコンバータ、低
域通過フィルタ（ＬＰＦ）、ゲインスイッチ、Ａ／Ｄコ
ンバータ、自動等化器、復調器、デスクランブラ、タイ
ミング抽出部等は、従来のモデムにおけるものと同一で
ある。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
従来技術に比してジッタを小さく抑えることが可能なＰ
ＬＬ回路が提供される。
従来技術に比してジッタを小さく抑えることが可能なＰ
ＬＬ回路が提供される。
【図１】本発明に係るＰＬＬ回路の第１実施形態を示す
ブロック図である。
ブロック図である。
【図２】図１に示されるＰＬＬ回路の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図３】ＤＳＰの処理機能を等価回路として示すブロッ
ク図である。
ク図である。
【図４】シフトレジスタの値Ｒを位相差Ｊに変換するテ
ーブルを示す図である。
ーブルを示す図である。
【図５】本発明に係るＰＬＬ回路の第２実施形態を示す
ブロック図である。
ブロック図である。
【図６】本発明に係るＰＬＬ回路の第３実施形態を示す
ブロック図である。
ブロック図である。
【図７】本発明に係るＰＬＬ回路を備えたデータモデム
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【図８】データモデムにおける従来のＳＴ１用ＰＬＬ回
路の一構成例を示すブロック図である。
路の一構成例を示すブロック図である。
１…分周回路 ２…電圧制御発振器 ３…歯抜けクロック作成回路 ４…位相比較回路 ５…シフトレジスタ ６…バスバッファ ７…アドレスデコーダ ９…ディジタルシグナルプロセッサ（ＤＳＰ） １０…アドレスバス １１…リード信号ライン １２…分周回路 １３…速度信号選択回路 １４…低域通過フィルタ（ＬＰＦ） ２１…ＲＯＭ ２２…絶対値回路 ２３…制御係数発生回路 ２４…制御係数発生回路 ２５…積分器 ２６…加算器 ２７…積分器 ２８…Ｄ／Ａ変換器 ３１…マイクロプロセッサ（ＭＰＵ） ３２…発振器 ３３…ディジタルシグナルプロセッサ（ＤＳＰ） ３４…発振器 ３５…クロック発生回路
Claims (10)
- 【請求項１】 受信信号より抽出されるタイミング信号
に基づいて内部のクロック源の位相を制御するＰＬＬ回
路であって、 前記クロック源の出力信号に基づいて一定周期の歯抜け
部分を有する歯抜けクロック信号を作成する歯抜けクロ
ック作成回路と、 前記歯抜けクロック信号によって前記タイミング信号を
サンプリングする位相比較回路と、 前記位相比較回路から出力される信号の値を位相差に変
換し、該位相差に基づいて前記クロック源の位相を制御
する処理回路と、 を具備するＰＬＬ回路。 - 【請求項２】 前記クロック源が電圧制御発振器であ
り、前記処理回路は前記位相差に基づき該電圧制御発振
器への入力電圧を制御する、請求項１に記載のＰＬＬ回
路。 - 【請求項３】 前記処理回路と前記電圧制御発振器との
間に低域通過フィルタが設けられている、請求項２に記
載のＰＬＬ回路。 - 【請求項４】 前記タイミング信号は、前記受信信号を
分周する分周回路によって抽出され、前記歯抜けクロッ
ク作成回路は、前記分周回路の出力信号よりも高速な歯
抜けクロック信号を作成する、請求項１に記載のＰＬＬ
回路。 - 【請求項５】 前記分周回路の分周比を可変にする手段
を更に具備する、請求項４に記載のＰＬＬ回路。 - 【請求項６】 前記処理回路は、前記位相比較回路の出
力信号の変化をシフトレジスタに記憶し、該シフトレジ
スタの値を位相差に変換する、請求項１に記載のＰＬＬ
回路。 - 【請求項７】 前記処理回路は、前記位相差の絶対値に
応じた制御係数と、前記位相差の符号に応じた制御係数
の積分値と、を加算し、該加算結果を積分した値に基づ
いて前記クロック源の位相を制御する、請求項１に記載
のＰＬＬ回路。 - 【請求項８】 受信信号より抽出されるタイミング信号
に基づいて内部のクロック源の位相を制御するＰＬＬ回
路であって、 前記クロック源の出力信号に基づいて一定周期の歯抜け
部分を有する歯抜けクロック信号を作成する歯抜けクロ
ック作成回路と、 前記歯抜けクロック信号によって前記タイミング信号を
サンプリングする位相比較回路と、 前記位相比較回路から出力される信号の値を位相差に変
換し、該位相差に基づいて前記クロック源の位相を制御
する処理回路と、 を具備するＰＬＬ回路、を外部装置からの受信信号との
同期用として有するデータモデム。 - 【請求項９】 受信した信号から抽出したタイミング信
号と、装置内部のクロック源から出力されるクロック信
号との位相ずれを判別して、位相ずれ判別結果に基づい
て前記タイミング信号と前記クロック信号との位相制御
を行う位相制御方法において、 前記クロック信号から、所定周期毎にクロック信号が休
止し、他の期間にクロック信号がオンとなる歯抜けクロ
ック信号を生成し、 前記歯抜けクロック信号により前記タイミング信号をサ
ンプリングし、 前記歯抜け信号がオンとなっている期間の、前記タイミ
ング信号のオン・オフの状態に基づいて、前記クロック
信号と前記タイミング信号の位相ずれを判別することを
特徴とする位相制御方法。 - 【請求項１０】 前記タイミング信号を所定の分周比に
より分周し、 前記分周されたタイミング信号を、前記歯抜けクロック
信号によりサンプリングすることを特徴とする、請求項
９に記載の位相制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00315298A JP3313318B2 (ja) | 1998-01-09 | 1998-01-09 | Ｐｌｌ回路 |
| US09/205,804 US6377647B1 (en) | 1998-01-09 | 1998-12-04 | PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00315298A JP3313318B2 (ja) | 1998-01-09 | 1998-01-09 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11205130A true JPH11205130A (ja) | 1999-07-30 |
| JP3313318B2 JP3313318B2 (ja) | 2002-08-12 |
Family
ID=11549389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00315298A Expired - Fee Related JP3313318B2 (ja) | 1998-01-09 | 1998-01-09 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6377647B1 (ja) |
| JP (1) | JP3313318B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20040125903A1 (en) * | 2002-12-31 | 2004-07-01 | Mel Bazes | Digital phase detection with jitter filter |
| US7415092B2 (en) * | 2003-12-15 | 2008-08-19 | Aktino, Inc. | Low wander timing generation and recovery |
| US11075743B2 (en) * | 2019-08-27 | 2021-07-27 | Nxp Usa, Inc. | Adjustable high resolution timer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3257065B2 (ja) | 1992-09-22 | 2002-02-18 | ソニー株式会社 | ディジタルｐｌｌ装置 |
| US5428648A (en) | 1992-09-18 | 1995-06-27 | Sony Corporation | Digital PLL circuit having signal edge position measurement |
| JP3357208B2 (ja) * | 1994-11-25 | 2002-12-16 | アジレント・テクノロジー株式会社 | 同期信号発生装置 |
| JP3468964B2 (ja) * | 1996-01-29 | 2003-11-25 | 富士通株式会社 | Ｐｌｌ周波数シンセサイザ回路、比較分周器、及び、スワロウカウンタ |
| JPH09312567A (ja) * | 1996-05-20 | 1997-12-02 | Sony Corp | Ｐｌｌ周波数シンセサイザの制御回路 |
| US5740211A (en) * | 1996-11-12 | 1998-04-14 | Lucent Technologies Inc. | Method and apparatus for a hitless switch-over between redundant signals |
| JP4015232B2 (ja) * | 1997-07-25 | 2007-11-28 | 富士通株式会社 | プリスケーラ、分周器及びｐｌｌ回路 |
| US6236278B1 (en) * | 2000-02-16 | 2001-05-22 | National Semiconductor Corporation | Apparatus and method for a fast locking phase locked loop |
-
1998
- 1998-01-09 JP JP00315298A patent/JP3313318B2/ja not_active Expired - Fee Related
- 1998-12-04 US US09/205,804 patent/US6377647B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| US6377647B1 (en) | 2002-04-23 |
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|---|---|---|---|
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