JPH0775319B2 - 多数決判定機能を有する同期検出回路 - Google Patents
多数決判定機能を有する同期検出回路Info
- Publication number
- JPH0775319B2 JPH0775319B2 JP60181885A JP18188585A JPH0775319B2 JP H0775319 B2 JPH0775319 B2 JP H0775319B2 JP 60181885 A JP60181885 A JP 60181885A JP 18188585 A JP18188585 A JP 18188585A JP H0775319 B2 JPH0775319 B2 JP H0775319B2
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- Japan
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- rom
- majority decision
- input
- signal
- detection circuit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、多数決判定機能を有する位相同期ループ（以
下PLL）用同期検出回路に関する。
下PLL）用同期検出回路に関する。
［従来の技術］ 一般的にPLLの同期検出には、第５図に図示したPLL1の
基準入力信号ａをｎビット・シフトレジスタ２のデータ
入力に入力すると共に、比較入力信号ｂを当該ｎビット
・シフトレジスタ２のクロック入力に入力し、このシフ
トレジスタ２の出力ｃをANDゲート３によってデコード
し、その出力信号ｄによって同期したか否かを判定して
いた。第６図（Ａ）及び（Ｂ）に、第５図に図示した信
号ａ及び同ｂが、同期した状態と、同期していない状態
との夫々をタイミングチャートで示す。第６図（Ａ）に
示すように、信号ａの“H"区間に信号ｂのパルスが位置
する状態がｎ回連続したときに、ｎビット・シフトレジ
スタ２（第５図）の出力ｃ（OUT1からOUTn）がすべて
“H"となり、これらのｎ個の信号を受けるANDゲート３
の出力ｄも“H"となって同期状態が判定される。第６図
（Ｂ）の状態では、ｎビット・シフトレジスタ２（第５
図）の出力ｃの少なくとも１つは“L"となるため、AND
ゲート３の出力ｄは“H"とならず非同期状態が判定され
る。
基準入力信号ａをｎビット・シフトレジスタ２のデータ
入力に入力すると共に、比較入力信号ｂを当該ｎビット
・シフトレジスタ２のクロック入力に入力し、このシフ
トレジスタ２の出力ｃをANDゲート３によってデコード
し、その出力信号ｄによって同期したか否かを判定して
いた。第６図（Ａ）及び（Ｂ）に、第５図に図示した信
号ａ及び同ｂが、同期した状態と、同期していない状態
との夫々をタイミングチャートで示す。第６図（Ａ）に
示すように、信号ａの“H"区間に信号ｂのパルスが位置
する状態がｎ回連続したときに、ｎビット・シフトレジ
スタ２（第５図）の出力ｃ（OUT1からOUTn）がすべて
“H"となり、これらのｎ個の信号を受けるANDゲート３
の出力ｄも“H"となって同期状態が判定される。第６図
（Ｂ）の状態では、ｎビット・シフトレジスタ２（第５
図）の出力ｃの少なくとも１つは“L"となるため、AND
ゲート３の出力ｄは“H"とならず非同期状態が判定され
る。
然し、ビデオディスク等の再生装置におけるPLL方式を
用いたディスクモータの位相同期制御回路のようなシス
テムにおいては、その再生時において、第６図（Ａ）に
示すような状態が必ずしもｎ回連続しなくても同期した
と看做すような判定方法を要求する場合がある。例えば
８回の連続判定に対し、５回だけ第６図（Ａ）に示すよ
うな状態があれば同期したと看做す8:5の多数決判定機
能を要求する場合である。この場合には、第５図の回路
に多数決判定回路を追加しなくてはならない。
用いたディスクモータの位相同期制御回路のようなシス
テムにおいては、その再生時において、第６図（Ａ）に
示すような状態が必ずしもｎ回連続しなくても同期した
と看做すような判定方法を要求する場合がある。例えば
８回の連続判定に対し、５回だけ第６図（Ａ）に示すよ
うな状態があれば同期したと看做す8:5の多数決判定機
能を要求する場合である。この場合には、第５図の回路
に多数決判定回路を追加しなくてはならない。
従来の多数決判定機能を有する同期検出回路の一例を、
第７図に示した。第７図では、簡単のために4:2の多数
決機能の同期検出回路を例示してある。
第７図に示した。第７図では、簡単のために4:2の多数
決機能の同期検出回路を例示してある。
第７図に示す信号a1,b1は、第５図に示す信号a,bと同様
の信号、４は４ビットのシフトレジスタ、５〜10は、AN
Dゲート、11はORゲートである。４ビット・シフトレジ
スタ４の４つの出力OUT1〜OUT4のうちの２つの信号が組
み合わされて、ANDゲート５〜10に入力されている。従
って第６図（Ａ）に示す状態が２回あれば、第７図のOR
ゲート11の出力信号d1は“H"となり、4:2の多数決判定
が成立するため、同期状態が検出されることになる。
の信号、４は４ビットのシフトレジスタ、５〜10は、AN
Dゲート、11はORゲートである。４ビット・シフトレジ
スタ４の４つの出力OUT1〜OUT4のうちの２つの信号が組
み合わされて、ANDゲート５〜10に入力されている。従
って第６図（Ａ）に示す状態が２回あれば、第７図のOR
ゲート11の出力信号d1は“H"となり、4:2の多数決判定
が成立するため、同期状態が検出されることになる。
［発明が解決しようとする問題点］ 然しながら、第７図のような構成では、判定条件を厳し
くしたいとき、例えば、8:5の多数決判定をとりたいと
きは、第７図に示すANDゲート5,6に相当するANDゲート
の数をＸとすると Ｘ＝8C5＝56 ………（１） となり、56個もの多数のANDゲートが必要となる。ま
た、これらのANDゲートは入力が５本必要であり、更
に、第７図に示すORゲート11に相当するORゲートも56本
の入力線が必要となる。このようなゲートは一般には入
手が困難なため、多数決判定に要するゲートは更に多段
に接続する必要があり、経済的に非常に不合理なもので
あった。
くしたいとき、例えば、8:5の多数決判定をとりたいと
きは、第７図に示すANDゲート5,6に相当するANDゲート
の数をＸとすると Ｘ＝8C5＝56 ………（１） となり、56個もの多数のANDゲートが必要となる。ま
た、これらのANDゲートは入力が５本必要であり、更
に、第７図に示すORゲート11に相当するORゲートも56本
の入力線が必要となる。このようなゲートは一般には入
手が困難なため、多数決判定に要するゲートは更に多段
に接続する必要があり、経済的に非常に不合理なもので
あった。
本発明はこのような問題点を考慮し、極めて簡単な構成
で、任意の多数決判定条件を設定できる多数決判定機能
をもった同期検出回路を提供することを目的とする。
で、任意の多数決判定条件を設定できる多数決判定機能
をもった同期検出回路を提供することを目的とする。
［問題を解決するための手段］ 上記問題点を解決するために、本発明の多数決判定機能
を有する同期検出回路は、その多数決判定回路として、
多数決条件を記憶するROM（Read Only Memory）を用い
ることを提案するものである。即ち、本発明は、PLLの
基準信号と比較信号とが同期しているか否かを検出する
ために、アドレス値に対する出力パターンが予め書き込
まれているROMを有し、前記PLLの基準信号及び比較信号
が、それぞれデータ入力及びクロック入力に入力されて
いるシフトレジスタの出力を当該ROMのアドレス入力に
入力すると共に、外部制御信号をROMのアドレス入力に
入力し、当該ROMの出力値を多数決判定することによ
り、少なくとも２つ以上の多数決判定条件の選択を可能
としたことを特徴とする。
を有する同期検出回路は、その多数決判定回路として、
多数決条件を記憶するROM（Read Only Memory）を用い
ることを提案するものである。即ち、本発明は、PLLの
基準信号と比較信号とが同期しているか否かを検出する
ために、アドレス値に対する出力パターンが予め書き込
まれているROMを有し、前記PLLの基準信号及び比較信号
が、それぞれデータ入力及びクロック入力に入力されて
いるシフトレジスタの出力を当該ROMのアドレス入力に
入力すると共に、外部制御信号をROMのアドレス入力に
入力し、当該ROMの出力値を多数決判定することによ
り、少なくとも２つ以上の多数決判定条件の選択を可能
としたことを特徴とする。
［作用］ 本発明では、設定された多数決条件に従った記憶パター
ンをROMに予め書き込んでおき、シフトレジスタの出力
信号を当該ROMのアドレス入力に入力すると共に、外部
制御信号をROMのアドレス入力に入力することによっ
て、前記ROMに予め書き込まれた少なくとも２つ以上の
任意の多数決判定条件の設定が可能となり、当該ROMの
出力が判定結果となるものである。従って第７図に示し
た多数のゲートは、単一のROMに置き代わるため、極め
て簡単な回路構成で多数決判定による同期検出が可能と
なる。
ンをROMに予め書き込んでおき、シフトレジスタの出力
信号を当該ROMのアドレス入力に入力すると共に、外部
制御信号をROMのアドレス入力に入力することによっ
て、前記ROMに予め書き込まれた少なくとも２つ以上の
任意の多数決判定条件の設定が可能となり、当該ROMの
出力が判定結果となるものである。従って第７図に示し
た多数のゲートは、単一のROMに置き代わるため、極め
て簡単な回路構成で多数決判定による同期検出が可能と
なる。
［実施例］ 以下本発明の多数決判定機能を有する同期検出回路につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
第１図は本発明の基本的な回路構成を示すものである。
但し図示の例は4:2の多数決判定条件とする。
但し図示の例は4:2の多数決判定条件とする。
第１図において、12は４ビットのシフトレジスタであ
り、13はROMである。
り、13はROMである。
このように構成された多数決判定機能を有する同期検出
回路について、その動作を説明する。第１図に示すシフ
トレジスタ12のDATA入力とクロック入力には、第５図の
信号a,bと同様の信号a2,b2がそれぞれ入力されており、
シフトレジスタ12の４個の出力c2は、ROM13のアドレス
入力A0〜A3にそれぞれ入力されている。またd2は判定結
果を示す信号であり、第５図の信号d,第２図の信号d1と
同様の信号である。
回路について、その動作を説明する。第１図に示すシフ
トレジスタ12のDATA入力とクロック入力には、第５図の
信号a,bと同様の信号a2,b2がそれぞれ入力されており、
シフトレジスタ12の４個の出力c2は、ROM13のアドレス
入力A0〜A3にそれぞれ入力されている。またd2は判定結
果を示す信号であり、第５図の信号d,第２図の信号d1と
同様の信号である。
また第２図に、4:2の多数決判定条件の場合における第
１図のROM13の書き込みパターンを示す。4:2の多数決条
件を満足するには、第２図に示すようにA0〜A3のうち２
つ以上“H"となるアドレス値のときに、ROM13の出力
D0、即ち信号d2が“H"となるような書き込みパターンに
しておけばよい。
１図のROM13の書き込みパターンを示す。4:2の多数決条
件を満足するには、第２図に示すようにA0〜A3のうち２
つ以上“H"となるアドレス値のときに、ROM13の出力
D0、即ち信号d2が“H"となるような書き込みパターンに
しておけばよい。
以上のような構成によれば、シフトレジスタの出力信号
をROMのアドレスに入力し、そのROMの書き込みパターン
を希望の多数決条件を満足するように設定しておくだけ
で、多段につながるゲートが不要となるため、極めて簡
単な回路構成で多数決判定機能に実現することができ
る。
をROMのアドレスに入力し、そのROMの書き込みパターン
を希望の多数決条件を満足するように設定しておくだけ
で、多段につながるゲートが不要となるため、極めて簡
単な回路構成で多数決判定機能に実現することができ
る。
次に、本発明の具体的な実施例について説明する。第３
図は本発明の具体的な実施例を示す多数決判定機能を有
する同期検出回路である。
図は本発明の具体的な実施例を示す多数決判定機能を有
する同期検出回路である。
第３図において、14は第１図と同様の構成の４ビット・
シフトレジスタであり、信号a3,b3,c3,d3も第１図の信
号a2,b2,c2,d2と同様のものである。
シフトレジスタであり、信号a3,b3,c3,d3も第１図の信
号a2,b2,c2,d2と同様のものである。
第１図と異なるのはROM15のアドレス入力をA0〜A4と拡
張し、A0〜A3にシフトレジスタ14の出力c3を接続し、A4
には“H"及び“L"と２値の状態を有する信号e3を外部制
御信号として入力している点である。即ち、ビデオディ
スク等の記録再生装置におけるPLL方式を用いたディス
クモータの位相同期制御回路のようなシステムにおいて
は、その記録時と再生時において、各々の位相同期状態
の判定条件を換えたい場合がある。即ち、記録時におけ
る位相同期状態の判定を再生時より厳しくしたい場合で
あり、第３図の外部制御信号e3は、その記録と再生の識
別信号に相当する。例えば信号e3、即ちROM15のアドレ
ス入力A4の状態が“H"（再生時）のときは、多数決判定
条件を4:2以上にし、“L"（記録時）のときは4:3以上に
するような場合である。この場合のROM15の書き込みパ
ターンを第４図に示す。
張し、A0〜A3にシフトレジスタ14の出力c3を接続し、A4
には“H"及び“L"と２値の状態を有する信号e3を外部制
御信号として入力している点である。即ち、ビデオディ
スク等の記録再生装置におけるPLL方式を用いたディス
クモータの位相同期制御回路のようなシステムにおいて
は、その記録時と再生時において、各々の位相同期状態
の判定条件を換えたい場合がある。即ち、記録時におけ
る位相同期状態の判定を再生時より厳しくしたい場合で
あり、第３図の外部制御信号e3は、その記録と再生の識
別信号に相当する。例えば信号e3、即ちROM15のアドレ
ス入力A4の状態が“H"（再生時）のときは、多数決判定
条件を4:2以上にし、“L"（記録時）のときは4:3以上に
するような場合である。この場合のROM15の書き込みパ
ターンを第４図に示す。
第４図に示すように、第３図に示す信号e3、即ちROM15
のアドレス入力A4が“H"の場合には、ROM15のアドレス
入力A0〜A3のうち２つ以上が“H"のときD0、即ち信号d3
が“H"となるようになっており、またA4が“L"の場合に
は、A0〜A3のうち３つ以上が“H"のときD0、即ち信号d3
が“H"となるようになっている。
のアドレス入力A4が“H"の場合には、ROM15のアドレス
入力A0〜A3のうち２つ以上が“H"のときD0、即ち信号d3
が“H"となるようになっており、またA4が“L"の場合に
は、A0〜A3のうち３つ以上が“H"のときD0、即ち信号d3
が“H"となるようになっている。
以上のように、ROMのアドレス入力を１つ追加し、その
状態の変化によって多数決判定条件を簡単に切り換える
ことができる。
状態の変化によって多数決判定条件を簡単に切り換える
ことができる。
［発明の効果］ 以上のように本発明は、多数決判定回路としてROMを用
いることによって、多段にゲートを接続することなしに
極めて簡単な回路構成で、希望の多数決判定条件を満た
す、多数決判定機能を有する同期検出回路を実現するこ
とができる。
いることによって、多段にゲートを接続することなしに
極めて簡単な回路構成で、希望の多数決判定条件を満た
す、多数決判定機能を有する同期検出回路を実現するこ
とができる。
また多数決判定条件の多様な要求、即ちビデオディスク
等の記録再生装置におけるPLL方式を用いたディスクモ
ータの記録時と再生時の位相同期状態の判定条件が異な
るような仕様に対して、ROMの容量を少し拡張するだけ
で、余分なゲート回路を必要とせずに対応することがで
き、更に、外部制御信号をシフトレジスタの出力信号と
共にROMのアドレス入力に入力することによって、一つ
のシステムのなかで多数決判定条件を容易に切り換える
ことができる。
等の記録再生装置におけるPLL方式を用いたディスクモ
ータの記録時と再生時の位相同期状態の判定条件が異な
るような仕様に対して、ROMの容量を少し拡張するだけ
で、余分なゲート回路を必要とせずに対応することがで
き、更に、外部制御信号をシフトレジスタの出力信号と
共にROMのアドレス入力に入力することによって、一つ
のシステムのなかで多数決判定条件を容易に切り換える
ことができる。
第１図は本発明の多数決判定機能を有する同期検出回路
の基本的な構成図。 第２図は第１図におけるROMの書き込みパターン。 第３図は本発明の具体的な実施例における多数決判定機
能を有する同期検出回路の構成図。 第４図は第３図におけるROMの書き込みパターン。 第５図は一般的な同期検出回路の構成図。 第６図は二つの信号の同期状態及び非同期状態を示すタ
イミングチャート。 第７図は従来の多数決判定機能を有する同期検出回路の
構成図。 12,14…４ビットシフトレジタ 13,15…ROM a2,a3…同期検出時の基準信号 b2,b3…同期検出時の基準信号に対する比較信号 c2,c3…４ビットシフトレジスタ12,14の出力 d2,d3…ROM13,15の出力。 e3…多数決判定条件を切り換えるための外部制御信号
の基本的な構成図。 第２図は第１図におけるROMの書き込みパターン。 第３図は本発明の具体的な実施例における多数決判定機
能を有する同期検出回路の構成図。 第４図は第３図におけるROMの書き込みパターン。 第５図は一般的な同期検出回路の構成図。 第６図は二つの信号の同期状態及び非同期状態を示すタ
イミングチャート。 第７図は従来の多数決判定機能を有する同期検出回路の
構成図。 12,14…４ビットシフトレジタ 13,15…ROM a2,a3…同期検出時の基準信号 b2,b3…同期検出時の基準信号に対する比較信号 c2,c3…４ビットシフトレジスタ12,14の出力 d2,d3…ROM13,15の出力。 e3…多数決判定条件を切り換えるための外部制御信号
Claims (1)
- 【請求項１】PLLの基準信号と比較信号が同期している
か否かを検出するために、アドレス値に対する出力パタ
ーンが予め書き込まれているROMを有し、前記PLLの基準
信号及び比較信号がそれぞれデータ入力及びクロック入
力に入力されているシフトレジスタの出力を当該ROMの
アドレス入力に入力すると共に、外部制御信号をROMの
アドレス入力に入力し、当該ROMの出力値を多数決判定
することにより、少なくとも２つ以上の多数決判定条件
の選択を可能としたことを特徴とする多数決判定機能を
有する同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181885A JPH0775319B2 (ja) | 1985-08-21 | 1985-08-21 | 多数決判定機能を有する同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181885A JPH0775319B2 (ja) | 1985-08-21 | 1985-08-21 | 多数決判定機能を有する同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243215A JPS6243215A (ja) | 1987-02-25 |
| JPH0775319B2 true JPH0775319B2 (ja) | 1995-08-09 |
Family
ID=16108574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181885A Expired - Lifetime JPH0775319B2 (ja) | 1985-08-21 | 1985-08-21 | 多数決判定機能を有する同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775319B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04297968A (ja) * | 1991-03-26 | 1992-10-21 | Tohoku Ricoh Co Ltd | パルスノイズ除去回路 |
| JP3313318B2 (ja) | 1998-01-09 | 2002-08-12 | 富士通株式会社 | Ｐｌｌ回路 |
| JP2005252447A (ja) * | 2004-03-02 | 2005-09-15 | Sanyo Electric Co Ltd | ロック検出回路、ロック検出方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212033A (ja) * | 1983-05-18 | 1984-11-30 | Matsushita Electric Ind Co Ltd | フエ−ズロツクル−プのロツク検出回路 |
| JPS59214329A (ja) * | 1983-05-19 | 1984-12-04 | Mitsubishi Electric Corp | 多数決判定回路 |
-
1985
- 1985-08-21 JP JP60181885A patent/JPH0775319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243215A (ja) | 1987-02-25 |
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