JPH05344112A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH05344112A JPH05344112A JP4152267A JP15226792A JPH05344112A JP H05344112 A JPH05344112 A JP H05344112A JP 4152267 A JP4152267 A JP 4152267A JP 15226792 A JP15226792 A JP 15226792A JP H05344112 A JPH05344112 A JP H05344112A
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- Japan
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- clock
- clocks
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- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、バッファメモリへの書込み
／読出しに際してデータ信号の欠落や重複が生じること
なく、即時にビット位相同期を確立することのできるビ
ット位相同期回路を提供することにある。 【構成】この発明は、システムクロックと同周期で互い
に位相の異なる三相以上のクロックを発生するクロック
発生手段と、この手段で発生された各クロックのタイミ
ングで入力データ信号の状態を取り込んでいずれのクロ
ック間で状態変化するかを識別する状態変化識別手段
と、前記クロック発生手段で発生された各クロックのい
ずれかを書込みクロックとし、前記システムクロックを
読出しクロックとして前記入力データの各ビットデータ
を入出力するバッファメモリと、前記状態変化識別手段
の識別結果に応じて前記書込みクロックとするクロック
を切り替えるクロック切替手段とを具備して構成され
る。
／読出しに際してデータ信号の欠落や重複が生じること
なく、即時にビット位相同期を確立することのできるビ
ット位相同期回路を提供することにある。 【構成】この発明は、システムクロックと同周期で互い
に位相の異なる三相以上のクロックを発生するクロック
発生手段と、この手段で発生された各クロックのタイミ
ングで入力データ信号の状態を取り込んでいずれのクロ
ック間で状態変化するかを識別する状態変化識別手段
と、前記クロック発生手段で発生された各クロックのい
ずれかを書込みクロックとし、前記システムクロックを
読出しクロックとして前記入力データの各ビットデータ
を入出力するバッファメモリと、前記状態変化識別手段
の識別結果に応じて前記書込みクロックとするクロック
を切り替えるクロック切替手段とを具備して構成され
る。
Description
【０００１】
【産業上の利用分野】この発明は、データ通信装置等に
用いられるビット位相同期回路に関する。
用いられるビット位相同期回路に関する。
【０００２】
【従来の技術】周知のように、データ通信にあっては入
力データのビット位相をシステムクロックに合わせる必
要がある。これはビット位相同期回路によって行われ
る。従来のビット位相同期回路の一般的な構成を図３に
示す。
力データのビット位相をシステムクロックに合わせる必
要がある。これはビット位相同期回路によって行われ
る。従来のビット位相同期回路の一般的な構成を図３に
示す。
【０００３】図３において、入力データ信号ＤinはＤラ
ッチフリップフロップ１，２のＤ端子に供給される共
に、バッファメモリ３に供給される。一方、システムク
ロックＣＫとインバータ４の反転クロックＣＫ′はクロ
ック選択部５により選択的に第１、第２のクロックライ
ン６，７に導出される。
ッチフリップフロップ１，２のＤ端子に供給される共
に、バッファメモリ３に供給される。一方、システムク
ロックＣＫとインバータ４の反転クロックＣＫ′はクロ
ック選択部５により選択的に第１、第２のクロックライ
ン６，７に導出される。
【０００４】上記フリップフロップ１は第１のクロック
ライン６からのクロックに応じて入力データＤinをラッ
チし、フリップフロップ２はクロックライン７からのク
ロックに応じて入力データＤinをラッチする。各フリッ
プフロップ１，２のラッチ出力はＥＸ−ＯＲ（排他的論
理和）ゲート８に送られる。このＥＸ−ＯＲゲート８は
各フリップフロップ１，２の出力の一致（Ｌレベル）、
不一致（Ｈレベル）を検出するためのもので、その結果
はＤラッチフリップフロップ９，１０のＤ端子に送られ
る。
ライン６からのクロックに応じて入力データＤinをラッ
チし、フリップフロップ２はクロックライン７からのク
ロックに応じて入力データＤinをラッチする。各フリッ
プフロップ１，２のラッチ出力はＥＸ−ＯＲ（排他的論
理和）ゲート８に送られる。このＥＸ−ＯＲゲート８は
各フリップフロップ１，２の出力の一致（Ｌレベル）、
不一致（Ｈレベル）を検出するためのもので、その結果
はＤラッチフリップフロップ９，１０のＤ端子に送られ
る。
【０００５】上記フリップフロップ９は第１のクロック
ライン６からのクロックに応じて入力ＥＸ−ＯＲ出力を
ラッチし、フリップフロップ１０はクロックライン７か
らのクロックに応じてＥＸ−ＯＲ出力をラッチする。各
フリップフロップ９，１０のラッチ出力はＥＸ−ＯＲゲ
ート１１に送られる。
ライン６からのクロックに応じて入力ＥＸ−ＯＲ出力を
ラッチし、フリップフロップ１０はクロックライン７か
らのクロックに応じてＥＸ−ＯＲ出力をラッチする。各
フリップフロップ９，１０のラッチ出力はＥＸ−ＯＲゲ
ート１１に送られる。
【０００６】このＥＸ−ＯＲゲート１１も各フリップフ
ロップ９，１０の出力の一致（Ｌレベル）、不一致（Ｈ
レベル）を検出するためのもので、その結果はクロック
切替信号としてクロック選択部５に供給される。クロッ
ク選択部５はクロック切替信号がＬからＨに、ＨからＬ
に切り替わるとき、両入力クロックＣＫ，ＣＫ′の出力
ラインを入れ替える。
ロップ９，１０の出力の一致（Ｌレベル）、不一致（Ｈ
レベル）を検出するためのもので、その結果はクロック
切替信号としてクロック選択部５に供給される。クロッ
ク選択部５はクロック切替信号がＬからＨに、ＨからＬ
に切り替わるとき、両入力クロックＣＫ，ＣＫ′の出力
ラインを入れ替える。
【０００７】上記バッファメモリ３は第１のクロックラ
イン６からのクロックを書込みクロックとして入力し、
そのタイミングで入力データＤinを格納する。また、シ
ステムクロックＣＫを読出しクロックとして出力し、そ
のタイミングで格納したデータを読出す。これにより、
システムクロックＣＫに同期したデータ信号Ｄout を得
ることができる。
イン６からのクロックを書込みクロックとして入力し、
そのタイミングで入力データＤinを格納する。また、シ
ステムクロックＣＫを読出しクロックとして出力し、そ
のタイミングで格納したデータを読出す。これにより、
システムクロックＣＫに同期したデータ信号Ｄout を得
ることができる。
【０００８】図４に上記回路構成の各部出力タイミング
を示す。同図（ａ）は入力データ信号Ｄin、（ｂ）はシ
ステムクロック（メモリ３の読出しクロック）ＣＫ、
（ｃ）は反転システムクロックＣＫ′、（ｄ）はフリッ
プフロップ１のＱ出力、（ｅ）はフリップフロップ２の
Ｑ出力、（ｆ）はＥＸ−ＯＲゲート８の出力、（ｇ）は
フリップフロップ９のＱ出力、（ｈ）はフリップフロッ
プ１０のＱ出力、（ｉ）はＥＸ−ＯＲゲート１１の出力
（クロック切替信号）、（ｊ）は第１のクロックライン
の伝送クロック（メモリ３の書込みクロック）、（ｋ）
はバッファメモリ３の格納データ、（ｌ）は出力データ
信号Ｄout を示している。
を示す。同図（ａ）は入力データ信号Ｄin、（ｂ）はシ
ステムクロック（メモリ３の読出しクロック）ＣＫ、
（ｃ）は反転システムクロックＣＫ′、（ｄ）はフリッ
プフロップ１のＱ出力、（ｅ）はフリップフロップ２の
Ｑ出力、（ｆ）はＥＸ−ＯＲゲート８の出力、（ｇ）は
フリップフロップ９のＱ出力、（ｈ）はフリップフロッ
プ１０のＱ出力、（ｉ）はＥＸ−ＯＲゲート１１の出力
（クロック切替信号）、（ｊ）は第１のクロックライン
の伝送クロック（メモリ３の書込みクロック）、（ｋ）
はバッファメモリ３の格納データ、（ｌ）は出力データ
信号Ｄout を示している。
【０００９】しかしながら、上記構成の従来のビット位
相同期回路では、ジッタ等によって選択クロックが切り
替わった場合に、クロックの切替が１８０°間隔の２種
類しかないために、クロック切替時にクロックパルスの
Ｈレベルが重なったり、パルスが抜け落ちたりすること
がある。この場合、図４からも明らかなように、バッフ
ァメモリへの書込み／読出しに際してデータ信号の欠落
や重複を生じる等の問題があった。
相同期回路では、ジッタ等によって選択クロックが切り
替わった場合に、クロックの切替が１８０°間隔の２種
類しかないために、クロック切替時にクロックパルスの
Ｈレベルが重なったり、パルスが抜け落ちたりすること
がある。この場合、図４からも明らかなように、バッフ
ァメモリへの書込み／読出しに際してデータ信号の欠落
や重複を生じる等の問題があった。
【００１０】
【発明が解決しようとする課題】以上述べたように、従
来のビット位相同期回路では、選択クロックの切り替え
後、バッファメモリへの書込み／読出しに際してデータ
信号の欠落や重複が生じる等の問題があった。
来のビット位相同期回路では、選択クロックの切り替え
後、バッファメモリへの書込み／読出しに際してデータ
信号の欠落や重複が生じる等の問題があった。
【００１１】この発明は上記の課題を解決するためにな
されたもので、選択クロックの切り替え後、バッファメ
モリへの書込み／読出しに際してデータ信号の欠落や重
複が生じることなく、即時にビット位相同期を確立する
ことのできるビット位相同期回路を提供することを目的
とする。
されたもので、選択クロックの切り替え後、バッファメ
モリへの書込み／読出しに際してデータ信号の欠落や重
複が生じることなく、即時にビット位相同期を確立する
ことのできるビット位相同期回路を提供することを目的
とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、入力データ信号の各ビットデータをシス
テムクロックに同期させるビット位相同期回路におい
て、前記システムクロックと同周期で互いに位相の異な
る三相以上のクロックを発生するクロック発生手段と、
この手段で発生された各クロックのタイミングで入力デ
ータ信号の状態を取り込んでいずれのクロック間で状態
変化するかを識別する状態変化識別手段と、前記クロッ
ク発生手段で発生された各クロックのいずれかを書込み
クロックとし、前記システムクロックを読出しクロック
として前記入力データの各ビットデータを入出力するバ
ッファメモリと、前記状態変化識別手段の識別結果に応
じて前記書込みクロックとするクロックを切り替えるク
ロック切替手段とを具備して構成される。
にこの発明は、入力データ信号の各ビットデータをシス
テムクロックに同期させるビット位相同期回路におい
て、前記システムクロックと同周期で互いに位相の異な
る三相以上のクロックを発生するクロック発生手段と、
この手段で発生された各クロックのタイミングで入力デ
ータ信号の状態を取り込んでいずれのクロック間で状態
変化するかを識別する状態変化識別手段と、前記クロッ
ク発生手段で発生された各クロックのいずれかを書込み
クロックとし、前記システムクロックを読出しクロック
として前記入力データの各ビットデータを入出力するバ
ッファメモリと、前記状態変化識別手段の識別結果に応
じて前記書込みクロックとするクロックを切り替えるク
ロック切替手段とを具備して構成される。
【００１３】
【作用】上記構成によるビット位相同期回路では、シス
テムクロックと同周期で互いに位相の異なる三相以上の
クロックを発生し、各クロックのタイミングで入力デー
タ信号の状態を取り込んでいずれのクロック間で状態変
化するかを識別する。一方、クロック発生回路で発生さ
れた各クロックのいずれかをバッファメモリの書込みク
ロックとし、バッファメモリに入力データ信号の各ビッ
トデータを書込んでいく。書込みクロックは上記の状態
変化識別結果に応じて切り替えられる。システムクロッ
クは読出しクロックとしてバッファメモリに与えられ
る。
テムクロックと同周期で互いに位相の異なる三相以上の
クロックを発生し、各クロックのタイミングで入力デー
タ信号の状態を取り込んでいずれのクロック間で状態変
化するかを識別する。一方、クロック発生回路で発生さ
れた各クロックのいずれかをバッファメモリの書込みク
ロックとし、バッファメモリに入力データ信号の各ビッ
トデータを書込んでいく。書込みクロックは上記の状態
変化識別結果に応じて切り替えられる。システムクロッ
クは読出しクロックとしてバッファメモリに与えられ
る。
【００１４】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【００１５】図１はこの発明に係るビット位相同期回路
の構成を示すもので、入力データ信号Ｄinはバッファメ
モリ３に供給されると共に、データ変化検出回路１２を
構成する第１乃至第３のＤラッチフリップフロップ１２
１〜１２３に供給される。一方、システムクロックＣＫ
はバッファメモリ３に読出しクロックとして供給される
と共に、４相クロック生成回路１３に供給される。
の構成を示すもので、入力データ信号Ｄinはバッファメ
モリ３に供給されると共に、データ変化検出回路１２を
構成する第１乃至第３のＤラッチフリップフロップ１２
１〜１２３に供給される。一方、システムクロックＣＫ
はバッファメモリ３に読出しクロックとして供給される
と共に、４相クロック生成回路１３に供給される。
【００１６】上記４相クロック生成回路１３は入力した
システムクロックＣＫからそれぞれ０°、９０°、１８
０°、２７０°位相のずれた第１乃至第４のクロックＣ
Ｋ１〜ＣＫ４を生成する。ここで生成されたクロックＣ
Ｋ１〜ＣＫ４は出力ラインシフト回路１４に供給され
る。この出力ラインシフト回路１４は入力クロックＣＫ
１〜ＣＫ４をシフト制御信号に応じて第１乃至第４のク
ロックラインＬａ〜Ｌｄに割り当てる。このクロック割
り当ては、（＋）のシフト制御信号が与えられた場合に
は各ライン上のクロック位相が９０°進む方向にシフト
し、（−）のシフト制御信号が与えられた場合には位相
が９０°遅れる方向にシフトする。
システムクロックＣＫからそれぞれ０°、９０°、１８
０°、２７０°位相のずれた第１乃至第４のクロックＣ
Ｋ１〜ＣＫ４を生成する。ここで生成されたクロックＣ
Ｋ１〜ＣＫ４は出力ラインシフト回路１４に供給され
る。この出力ラインシフト回路１４は入力クロックＣＫ
１〜ＣＫ４をシフト制御信号に応じて第１乃至第４のク
ロックラインＬａ〜Ｌｄに割り当てる。このクロック割
り当ては、（＋）のシフト制御信号が与えられた場合に
は各ライン上のクロック位相が９０°進む方向にシフト
し、（−）のシフト制御信号が与えられた場合には位相
が９０°遅れる方向にシフトする。
【００１７】第１乃至第３のクロックラインＬａ〜Ｌｃ
に割り当てられたクロックＣＫａ〜ＣＫｃはそれぞれ上
記Ｄラッチフリップフロップ１２１〜１２４のクロック
入力端に供給され、第２のクロックラインＬｂの伝送ク
ロックＣＫｂはバッファメモリ３に書込みクロックとし
て供給され、第４のクロックラインＬｄの伝送クロック
ＣＫｄはシフト制御回路１５を構成するＤラッチフリッ
プフロップ１５１，１５２のクロック入力端に供給され
る。
に割り当てられたクロックＣＫａ〜ＣＫｃはそれぞれ上
記Ｄラッチフリップフロップ１２１〜１２４のクロック
入力端に供給され、第２のクロックラインＬｂの伝送ク
ロックＣＫｂはバッファメモリ３に書込みクロックとし
て供給され、第４のクロックラインＬｄの伝送クロック
ＣＫｄはシフト制御回路１５を構成するＤラッチフリッ
プフロップ１５１，１５２のクロック入力端に供給され
る。
【００１８】上記データ変化検出回路１２は、第１乃至
第３のフリップフロップ１２１〜１２３により、連続し
て９０°ずつ位相のずれた３つのクロックＣＫａ，ＣＫ
ｂ，ＣＫｃの入力時点で入力データＤinをラッチする。
そして、第１のＥＸ−ＯＲゲート１２４により、最も位
相の進んだクロックＣＫａで入力データＤinをラッチし
た第１のフリップフロップ１２１と中間の位相のクロッ
クＣＫｂで入力データＤinをラッチした第２のフリップ
フロップ１２２のＱ出力との排他的論理和を求める。ま
た、第２のＥＸ−ＯＲゲート１２５により、中間の位相
のクロックＣＫｂで入力データＤinをラッチした第２の
フリップフロップ１２２のＱ出力と最も位相の遅れたク
ロックＣＫｃで入力データＤinをラッチした第３のフリ
ップフロップ１２３との排他的論理和を求める。
第３のフリップフロップ１２１〜１２３により、連続し
て９０°ずつ位相のずれた３つのクロックＣＫａ，ＣＫ
ｂ，ＣＫｃの入力時点で入力データＤinをラッチする。
そして、第１のＥＸ−ＯＲゲート１２４により、最も位
相の進んだクロックＣＫａで入力データＤinをラッチし
た第１のフリップフロップ１２１と中間の位相のクロッ
クＣＫｂで入力データＤinをラッチした第２のフリップ
フロップ１２２のＱ出力との排他的論理和を求める。ま
た、第２のＥＸ−ＯＲゲート１２５により、中間の位相
のクロックＣＫｂで入力データＤinをラッチした第２の
フリップフロップ１２２のＱ出力と最も位相の遅れたク
ロックＣＫｃで入力データＤinをラッチした第３のフリ
ップフロップ１２３との排他的論理和を求める。
【００１９】すなわち、このデータ変化検出回路１２に
おいて、第１、第２のゲート１２４，１２５の出力が共
にＬ（＝０）レベルのときは、「各クロック間でデータ
の変化なし」を意味し、第１のゲート１２４の出力がＨ
（＝１）レベルのときは、「位相の進んでいる方の２つ
のクロック間でデータの変化あり」を意味し、第２のゲ
ート１２５の出力がＨレベルのときは、「位相の遅れて
いる方の２つのクロック間でデータの変化あり」を意味
する。第１、第２のゲート１２４，１２５の出力はそれ
ぞれシフト制御回路１５のフリップフロップ１５１，１
５２に供給される。
おいて、第１、第２のゲート１２４，１２５の出力が共
にＬ（＝０）レベルのときは、「各クロック間でデータ
の変化なし」を意味し、第１のゲート１２４の出力がＨ
（＝１）レベルのときは、「位相の進んでいる方の２つ
のクロック間でデータの変化あり」を意味し、第２のゲ
ート１２５の出力がＨレベルのときは、「位相の遅れて
いる方の２つのクロック間でデータの変化あり」を意味
する。第１、第２のゲート１２４，１２５の出力はそれ
ぞれシフト制御回路１５のフリップフロップ１５１，１
５２に供給される。
【００２０】このシフト制御回路１５は、フリップフロ
ップ１５１，１５２により、第４のクロックラインＬｄ
の伝送クロックＣＫｄ（ＣＫａ〜ＣＫｃよりも位相が遅
れている）のタイミングで上記ＥＸ−ＯＲゲート１２
４，１２５の出力をラッチし、フリップフロップ１５１
の出力Ｑ（＝Ｈ）を（−）シフト制御信号として、フリ
ップフロップ１５２の出力Ｑ（＝Ｈ）を（＋）シフト制
御信号として、それぞれ出力ラインシフト回路１４に送
出する。
ップ１５１，１５２により、第４のクロックラインＬｄ
の伝送クロックＣＫｄ（ＣＫａ〜ＣＫｃよりも位相が遅
れている）のタイミングで上記ＥＸ−ＯＲゲート１２
４，１２５の出力をラッチし、フリップフロップ１５１
の出力Ｑ（＝Ｈ）を（−）シフト制御信号として、フリ
ップフロップ１５２の出力Ｑ（＝Ｈ）を（＋）シフト制
御信号として、それぞれ出力ラインシフト回路１４に送
出する。
【００２１】上記構成において、以下、図２を参照して
その動作を説明する。尚、図２は入力データＤinのビッ
トクロックの周波数に対して、システムクロックＣＫの
周波数がやや高い場合を示している。
その動作を説明する。尚、図２は入力データＤinのビッ
トクロックの周波数に対して、システムクロックＣＫの
周波数がやや高い場合を示している。
【００２２】図２において、（ａ）は入力データＤin、
（ｂ）〜（ｅ）は４相クロック生成回路１３でシステム
クロックＣＫの位相をそれぞれ０°、９０°、１８０
°、２７０°ずらして生成される第１乃至第４のクロッ
クＣＫ１〜ＣＫ４、（ｆ）〜（ｉ）は出力ラインシフト
回路１４から第１乃至第４のクロックラインＬａ〜Ｌｄ
に送出される伝送クロックＣＫａ〜ＣＫｄ、（ｊ）〜
（ｌ）はデータ変化検出回路１２のフリップフロップ１
２１〜１２３のラッチ出力、（ｍ），（ｎ）はデータ変
化検出回路１２のＥＸ−ＯＲゲート１２４，１２５のゲ
ート出力、（ｏ），（ｐ）はシフト制御回路１５のフリ
ップフロップ１５１，１５２のラッチ出力（シフト制御
信号）、（ｑ）はバッファメモリ３の書込みクロック
（クロックラインＬｂの伝送クロックＣＫｂ）、（ｒ）
はバッファメモリ３の書込みデータ、（ｓ）はバッファ
メモリ３の読出しデータを示している。
（ｂ）〜（ｅ）は４相クロック生成回路１３でシステム
クロックＣＫの位相をそれぞれ０°、９０°、１８０
°、２７０°ずらして生成される第１乃至第４のクロッ
クＣＫ１〜ＣＫ４、（ｆ）〜（ｉ）は出力ラインシフト
回路１４から第１乃至第４のクロックラインＬａ〜Ｌｄ
に送出される伝送クロックＣＫａ〜ＣＫｄ、（ｊ）〜
（ｌ）はデータ変化検出回路１２のフリップフロップ１
２１〜１２３のラッチ出力、（ｍ），（ｎ）はデータ変
化検出回路１２のＥＸ−ＯＲゲート１２４，１２５のゲ
ート出力、（ｏ），（ｐ）はシフト制御回路１５のフリ
ップフロップ１５１，１５２のラッチ出力（シフト制御
信号）、（ｑ）はバッファメモリ３の書込みクロック
（クロックラインＬｂの伝送クロックＣＫｂ）、（ｒ）
はバッファメモリ３の書込みデータ、（ｓ）はバッファ
メモリ３の読出しデータを示している。
【００２３】いま、図２（ａ）に示す入力データ信号Ｄ
inが与えられ、４相クロック生成回路１３で図２（ｂ）
〜（ｅ）に示すシステムクロックＣＫの位相をそれぞれ
０°、９０°、１８０°、２７０°ずらした第１乃至第
４のクロックＣＫ１〜ＣＫ４が生成されている。そし
て、出力ラインシフト回路１４は、初期状態において、
図２（ｆ）〜（ｉ）に示すように、ＣＫ１をＬａに、Ｃ
Ｋ２をＬｂに、ＣＫ３をＬｃに、ＣＫ４をＬｄに割り当
てるものとする。
inが与えられ、４相クロック生成回路１３で図２（ｂ）
〜（ｅ）に示すシステムクロックＣＫの位相をそれぞれ
０°、９０°、１８０°、２７０°ずらした第１乃至第
４のクロックＣＫ１〜ＣＫ４が生成されている。そし
て、出力ラインシフト回路１４は、初期状態において、
図２（ｆ）〜（ｉ）に示すように、ＣＫ１をＬａに、Ｃ
Ｋ２をＬｂに、ＣＫ３をＬｃに、ＣＫ４をＬｄに割り当
てるものとする。
【００２４】このとき、第１乃至第３のクロックライン
Ｌａ，Ｌｂ，Ｌｃに割り当てられたクロックＣＫａ（＝
ＣＫ１），ＣＫｂ（＝ＣＫ２），ＣＫｃ（＝ＣＫ３）は
上記データ変化検出回路１２に供給される。このデータ
変化検出回路１２はフリップフロップ１２１〜１２３に
より連続した３つのクロックＣＫａ〜ＣＫｃの入力時点
で入力データＤinの値を読む。そして、第１のＥＸ−Ｏ
Ｒゲート１２４で１２１，１２２のＱ出力の排他的論理
和をとり、第２のＥＸ−ＯＲゲート１２５で１２２，１
２３のＱ出力の排他的論理和をとることによって、(1)
各クロック間でデータの変化なし、(2)位相の進んでい
る方の２つのクロック間でデータの変化あり、(3)位相
の遅れている方の２つのクロック間でデータの変化あ
り、の３つの状態を識別する。
Ｌａ，Ｌｂ，Ｌｃに割り当てられたクロックＣＫａ（＝
ＣＫ１），ＣＫｂ（＝ＣＫ２），ＣＫｃ（＝ＣＫ３）は
上記データ変化検出回路１２に供給される。このデータ
変化検出回路１２はフリップフロップ１２１〜１２３に
より連続した３つのクロックＣＫａ〜ＣＫｃの入力時点
で入力データＤinの値を読む。そして、第１のＥＸ−Ｏ
Ｒゲート１２４で１２１，１２２のＱ出力の排他的論理
和をとり、第２のＥＸ−ＯＲゲート１２５で１２２，１
２３のＱ出力の排他的論理和をとることによって、(1)
各クロック間でデータの変化なし、(2)位相の進んでい
る方の２つのクロック間でデータの変化あり、(3)位相
の遅れている方の２つのクロック間でデータの変化あ
り、の３つの状態を識別する。
【００２５】但し、状態識別は同一タイミングで行う必
要がある。そこで、シフト制御回路１５において、第
１、第２のＥＸ−ＯＲゲート１２４，１２５の各出力を
それぞれフリップフロップ１５１，１５２に入力し、第
４のクロックラインＬ４に割り当てられたクロックＣＫ
４（＝ＣＫｄ）の入力時点でラッチする。 (1)の場合は
そのままとし、 (2)の場合はフリップフロップ１５から
クロック位相を９０°遅らせる（−）シフト制御信号を
出力ラインシフト回路１４に送出し、 (3)の場合はフリ
ップフロップ１６からクロック位相を９０°進ませる
（＋）シフト制御信号を出力ラインシフト回路１４に送
出する。
要がある。そこで、シフト制御回路１５において、第
１、第２のＥＸ−ＯＲゲート１２４，１２５の各出力を
それぞれフリップフロップ１５１，１５２に入力し、第
４のクロックラインＬ４に割り当てられたクロックＣＫ
４（＝ＣＫｄ）の入力時点でラッチする。 (1)の場合は
そのままとし、 (2)の場合はフリップフロップ１５から
クロック位相を９０°遅らせる（−）シフト制御信号を
出力ラインシフト回路１４に送出し、 (3)の場合はフリ
ップフロップ１６からクロック位相を９０°進ませる
（＋）シフト制御信号を出力ラインシフト回路１４に送
出する。
【００２６】図２では、時刻ｔで (2)の状態が識別さ
れ、直ちに（−）シフト制御信号が出力ラインシフト回
路１４に送出される。すると、各クロックラインＬａ〜
Ｌｄ上の伝送クロックＣＫａ〜ＣＫｄはそれぞれＣＫ
２，ＣＫ３，ＣＫ４，ＣＫ１にシフトされ、結果的に９
０°位相が遅らされる。これにより、バッファメモリ３
の書込みクロックはＣＫ２からＣＫ３に切り替わる。
れ、直ちに（−）シフト制御信号が出力ラインシフト回
路１４に送出される。すると、各クロックラインＬａ〜
Ｌｄ上の伝送クロックＣＫａ〜ＣＫｄはそれぞれＣＫ
２，ＣＫ３，ＣＫ４，ＣＫ１にシフトされ、結果的に９
０°位相が遅らされる。これにより、バッファメモリ３
の書込みクロックはＣＫ２からＣＫ３に切り替わる。
【００２７】すなわち、書込みクロックをＣＫ２のまま
継続すると、入力データＤinの変化点と書込みタイミン
グが近付いていき、ついには書込みタイミングが入力デ
ータＤinの変化点を追い越して、書込みデータが重複し
てしまうことになる。そこで、上記構成の実施例では、
書込みクロックをＣＫ２からＣＫ３に切り替えて９０°
位相を遅らせることにより、書込みタイミングが入力デ
ータＤinの変化点を追い越さないようにして、書込みデ
ータの重複を防止している。
継続すると、入力データＤinの変化点と書込みタイミン
グが近付いていき、ついには書込みタイミングが入力デ
ータＤinの変化点を追い越して、書込みデータが重複し
てしまうことになる。そこで、上記構成の実施例では、
書込みクロックをＣＫ２からＣＫ３に切り替えて９０°
位相を遅らせることにより、書込みタイミングが入力デ
ータＤinの変化点を追い越さないようにして、書込みデ
ータの重複を防止している。
【００２８】以上、システムクロックＣＫの周波数が入
力データＤinのビットクロックの周波数に対してやや高
い場合について説明したが、逆にやや低い場合には、入
力データＤinの変化点と書込みタイミングが次第に離れ
ていき、ついには書込みタイミングが次の入力データＤ
inの変化点を追い越して、書込みデータの抜けが生じて
しまうことになる。しかし、上記実施例の構成によれ
ば、書込みタイミング（ＣＫｂ）が次の入力データＤin
の変化点に近付き、位相差が９０°以内になった時点で
（＋）シフト制御信号が出力される。よって、書込みク
ロックの位相は９０°進むようになり、これによって書
込みタイミングは入力データＤinの次の変化点を追い越
さず、書込みデータの抜けは防止される。
力データＤinのビットクロックの周波数に対してやや高
い場合について説明したが、逆にやや低い場合には、入
力データＤinの変化点と書込みタイミングが次第に離れ
ていき、ついには書込みタイミングが次の入力データＤ
inの変化点を追い越して、書込みデータの抜けが生じて
しまうことになる。しかし、上記実施例の構成によれ
ば、書込みタイミング（ＣＫｂ）が次の入力データＤin
の変化点に近付き、位相差が９０°以内になった時点で
（＋）シフト制御信号が出力される。よって、書込みク
ロックの位相は９０°進むようになり、これによって書
込みタイミングは入力データＤinの次の変化点を追い越
さず、書込みデータの抜けは防止される。
【００２９】したがって、上記構成によるビット位相同
期回路は、選択クロックの切り替え後、バッファメモリ
への書込み／読出しに際してデータ信号の欠落や重複が
防止され、即時にビット位相同期を確立することができ
る。
期回路は、選択クロックの切り替え後、バッファメモリ
への書込み／読出しに際してデータ信号の欠落や重複が
防止され、即時にビット位相同期を確立することができ
る。
【００３０】尚、上記実施例では４相クロックを用いて
構成したが、この発明はこれに限定されるものではな
く、３相以上のクロックで実現可能である。その他、こ
の発明の要旨を逸脱しない範囲で種々変形しても、同様
に実施可能であることはいうまでもない。
構成したが、この発明はこれに限定されるものではな
く、３相以上のクロックで実現可能である。その他、こ
の発明の要旨を逸脱しない範囲で種々変形しても、同様
に実施可能であることはいうまでもない。
【００３１】
【発明の効果】以上のようにこの発明によれば、選択ク
ロックの切り替え後、バッファメモリへの書込み／読出
しに際してデータ信号の欠落や重複が生じることなく、
即時にビット位相同期を確立することのできるビット位
相同期回路を提供することができる。
ロックの切り替え後、バッファメモリへの書込み／読出
しに際してデータ信号の欠落や重複が生じることなく、
即時にビット位相同期を確立することのできるビット位
相同期回路を提供することができる。
【図１】この発明に係るビット位相同期回路の一実施例
の構成を示す構成図。
の構成を示す構成図。
【図２】同実施例の各部出力タイミングを示すタイミン
グ図。
グ図。
【図３】従来のビット位相同期回路の構成を示す構成
図。
図。
【図４】図３の回路の各部出力タイミングを示すタイミ
ング図。
ング図。
１，２，９，１０…Ｄラッチフリップフロップ、３…バ
ッファメモリ、４…インバータ、５…クロック選択部、
６，７…クロックライン、８，１１…ＥＸ−ＯＲゲー
ト、１２…データ変化検出回路、１２１〜１２３…Ｄラ
ッチフリップフロップ、１２４，１２５…ＥＸ−ＯＲゲ
ート、１３…４相クロック生成回路、１４…出力ライン
シフト回路、１５…シフト制御回路、１５１，１５２…
Ｄラッチフリップフロップ、Ｌａ〜Ｌｄ…クロックライ
ン。
ッファメモリ、４…インバータ、５…クロック選択部、
６，７…クロックライン、８，１１…ＥＸ−ＯＲゲー
ト、１２…データ変化検出回路、１２１〜１２３…Ｄラ
ッチフリップフロップ、１２４，１２５…ＥＸ−ＯＲゲ
ート、１３…４相クロック生成回路、１４…出力ライン
シフト回路、１５…シフト制御回路、１５１，１５２…
Ｄラッチフリップフロップ、Ｌａ〜Ｌｄ…クロックライ
ン。
Claims (1)
- 【請求項１】入力データ信号の各ビットデータをシステ
ムクロックに同期させるビット位相同期回路において、
前記システムクロックと同周期で互いに位相の異なる三
相以上のクロックを発生するクロック発生手段と、この
手段で発生された各クロックのタイミングで入力データ
信号の状態を取り込んでいずれのクロック間で状態変化
するかを識別する状態変化識別手段と、前記クロック発
生手段で発生された各クロックのいずれかを書込みクロ
ックとし、前記システムクロックを読出しクロックとし
て前記入力データの各ビットデータを入出力するバッフ
ァメモリと、前記状態変化識別手段の識別結果に応じて
前記書込みクロックとするクロックを切り替えるクロッ
ク切替手段とを具備するビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152267A JPH05344112A (ja) | 1992-06-11 | 1992-06-11 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152267A JPH05344112A (ja) | 1992-06-11 | 1992-06-11 | ビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05344112A true JPH05344112A (ja) | 1993-12-24 |
Family
ID=15536760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152267A Pending JPH05344112A (ja) | 1992-06-11 | 1992-06-11 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05344112A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020057697A (ko) * | 2001-01-05 | 2002-07-12 | 윤종용 | 범용 직렬 버스용 클록 복원 회로 |
| US6614863B1 (en) | 1998-12-07 | 2003-09-02 | Nec Corporation | Bit synchronization method and bit synchronization device |
| US7254205B2 (en) | 1999-08-13 | 2007-08-07 | Agere Systems Inc. | Signal processing method and apparatus for ensuring a desired relationship between signals |
| WO2010026863A1 (ja) * | 2008-09-03 | 2010-03-11 | 日本電気株式会社 | 多重回路 |
-
1992
- 1992-06-11 JP JP4152267A patent/JPH05344112A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614863B1 (en) | 1998-12-07 | 2003-09-02 | Nec Corporation | Bit synchronization method and bit synchronization device |
| US7254205B2 (en) | 1999-08-13 | 2007-08-07 | Agere Systems Inc. | Signal processing method and apparatus for ensuring a desired relationship between signals |
| KR20020057697A (ko) * | 2001-01-05 | 2002-07-12 | 윤종용 | 범용 직렬 버스용 클록 복원 회로 |
| WO2010026863A1 (ja) * | 2008-09-03 | 2010-03-11 | 日本電気株式会社 | 多重回路 |
| JP5246608B2 (ja) * | 2008-09-03 | 2013-07-24 | 日本電気株式会社 | 多重回路 |
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