JP5246608B2 - 多重回路 - Google Patents
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Description
本発明の第1実施形態による多重回路では、位相が異なる3つのクロック信号により高速データ信号を識別し、そのクロック信号のうちの、最適なクロック信号により識別した高速データ信号を上記の最適出力信号として出力する。
本発明の第2実施形態による多重回路では、EXOR回路13−1、13−2の出力を3相クロック生成回路16にフィードバックして、3相クロック生成回路16が、EXOR回路13−1、13−2の出力に基づいて、最適なクロック信号の位相を中心位相として、高速クロック信号CK1からクロック信号“0°”、“−90°”、“90°”を生成する。
第3実施形態では、第2実施形態と重複する説明を省略する。
本発明の第4実施形態による多重回路では、EXOR回路13−1、13−2の出力を後述の位相調整回路にフィードバックして、位相調整回路が、EXOR回路13−1、13−2の出力に基づいて、低速クロック信号CK2の位相を調整する。
第5実施形態では、第4実施形態と重複する説明を省略する。
Claims (4)
- 高速クロック信号を1/2分周して低速クロック信号を生成する分周回路と、
低速データ信号が並列入力され、前記低速クロック信号に同期して、前記低速データ信号の信号レベルを識別し、その結果を出力信号として出力する複数の低速識別回路と、
前記低速クロック信号に同期して、前記複数の低速識別回路からの出力信号を1つのデータ信号に多重化し、高速データ信号として出力するセレクタ回路と、
前記高速クロック信号から、異なる位相を表す複数のクロック信号を生成する多相クロック生成回路と、
それぞれ、前記複数のクロック信号に同期して、前記高速データ信号の信号レベルを識別し、その結果を出力信号として出力する複数の高速識別回路と、
前記複数の高速識別回路からの出力信号の信号レベルを比較し、その比較の結果に基づいて、前記複数のクロック信号の中から、前記高速データ信号に対して位相が最適なクロック信号を検知し、前記複数の高速識別回路のうちの、前記最適なクロック信号に同期する最適高速識別回路を選択し、前記最適高速識別回路からの出力信号を最適出力信号として出力する選択部と、
を具備し、
前記多相クロック生成回路は、前記高速クロック信号から、第1のクロック信号、前記第1のクロック信号に対して位相が遅い第2のクロック信号、前記第1のクロック信号に対して位相が速い第3のクロック信号を前記複数のクロック信号として生成し、
前記複数の高速識別回路である第1〜第3の高速識別回路は、それぞれ、前記第1〜第3のクロック信号に同期して、前記高速データ信号の信号レベルを識別し、その結果を出力信号として出力し、
前記選択部は、
前記第1、第2の高速識別回路の出力に基づいて排他的論理和を施し、その結果を出力する第1のEXOR回路と、
前記第1、第3の高速識別回路の出力に基づいて排他的論理和を施し、その結果を出力する第2のEXOR回路と、
前記第1、第2のEXOR回路の出力に基づいて否定論理和を施し、その結果を出力するNOR回路と、
前記NOR回路の出力に接続され、前記第1、第2のEXOR回路の出力の信号レベルの各々がロウレベルである場合、前記第1の高速識別回路からの出力信号を前記最適出力信号として出力する第1の出力アンプと、
前記第2のEXOR回路の出力に接続され、前記第1、第2のEXOR回路の出力の信号レベルがそれぞれロウレベル、ハイレベルである場合、前記第2の高速識別回路からの出力信号を前記最適出力信号として出力する第2の出力アンプと、
前記第1のEXOR回路の出力に接続され、前記第1、第2のEXOR回路の出力の信号レベルがそれぞれハイレベル、ロウレベルである場合、前記第3の高速識別回路からの出力信号を前記最適出力信号として出力する第3の出力アンプと、
を具備する
多重回路。 - 前記多相クロック生成回路は、前記第1、第2のEXOR回路の出力に接続され、前記第1、第2のEXOR回路の出力の信号レベルに応じて、前記第1〜第3のクロック信号のうちの1つのクロック信号を前記第1のクロック信号として、前記高速クロック信号から前記第1〜第3のクロック信号を生成する、
請求項1に記載の多重回路。 - 前記多相クロック生成回路は、
前記第1、第2のEXOR回路の出力の信号レベルの各々がロウレベルである場合、前
記第1のクロック信号の位相を中心位相として、前記高速クロック信号から前記第1〜第
3のクロック信号を生成し、
前記第1、第2のEXOR回路の出力の信号レベルがそれぞれロウレベル、ハイレベルである場合、前記第2のクロック信号を前記第1のクロック信号として、前記高速クロック信号から前記第1〜第3のクロック信号を生成し、
前記第1、第2のEXOR回路の出力の信号レベルがそれぞれハイレベル、ロウレベルである場合、前記第3のクロック信号を前記第1のクロック信号として、前記高速クロック信号から前記第1〜第3のクロック信号を生成する、
請求項2に記載の多重回路。 - 前記複数の低速識別回路、前記セレクタ回路と前記分周回路との間に設けられ、前記第1、第2のEXOR回路の出力に接続された位相調整回路、
を更に具備し、
前記位相調整回路は、
前記第1のEXOR回路の出力の信号レベルがハイレベルである場合、前記第1のクロック信号に対して前記高速データ信号が遅れているため、前記低速クロック信号の位相を設定値だけ進ませて、前記複数の低速識別回路、前記セレクタ回路に出力し、
前記第2のEXOR回路の出力の信号レベルがハイレベルである場合、前記第1のクロック信号に対して前記高速データ信号が進んでいるため、前記低速クロック信号の位相を前記設定値だけ遅らせて、前記複数の低速識別回路、前記セレクタ回路に出力する、
請求項1に記載の多重回路。
Priority Applications (1)
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JP2010527744A JP5246608B2 (ja) | 2008-09-03 | 2009-08-14 | 多重回路 |
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JP2008226191 | 2008-09-03 | ||
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---|---|---|---|---|
JPH05344112A (ja) * | 1992-06-11 | 1993-12-24 | Toshiba Corp | ビット位相同期回路 |
JP2000124870A (ja) * | 1998-10-13 | 2000-04-28 | Nec Eng Ltd | 2:1多重回路 |
-
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- 2009-08-14 WO PCT/JP2009/064341 patent/WO2010026863A1/ja active Application Filing
- 2009-08-14 JP JP2010527744A patent/JP5246608B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05344112A (ja) * | 1992-06-11 | 1993-12-24 | Toshiba Corp | ビット位相同期回路 |
JP2000124870A (ja) * | 1998-10-13 | 2000-04-28 | Nec Eng Ltd | 2:1多重回路 |
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