JP7383968B2 - 信号伝送回路 - Google Patents

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Description

本発明は、シリアル伝送方式の組み込みシステムにおける信号伝送回路、特に、ビット同期のシリアル伝送に適用される信号伝送回路に関する。
シリアル伝送方式の組み込みシステムにおいては、外部の信号伝送回路が接続可能なベースボードのコネクタの間で伝送されるデータ信号のパルス幅の歪みを抑制するために、各コネクタ間のシステムバスに位相同期回路が実装される(例えば、特許文献1)。
特開2019-29977号公報 特開2010-206775号公報
シリアル伝送システムにおいては、コスト削減のため、位相同期回路の実装数をなるべく減らすことが望ましい。
しかしながら、位相同期回路の実装数を減らすと、前記歪みが補正しきれないことがある。例えば、前記位相同期回路を備えたボードが挿入されない図1に示されたベースボード100においては、伝送信号はバイパスIC108,IC109を通過する。ところが、バイパスICは、複数あるラインの信号が同時に変化(立ち上がりまたは立下りが同時に起こる)すると歪んでしまう特性があり、直列に接続することで歪みは積算され、大きな歪みが発生する。そのため前記位相同期回路の数を減らすことができずコストが増大する。
図3はベースボード100におけるバイパスICの特性を示す伝送信号の波形の一例を示す。図示された4つの波形はライン1~4の伝送路での伝送信号のパルス波形を成す。
本事例ではライン3の2箇所について注目すべき点がある。時点Aではライン2,3での伝送信号のパルス波形に立ち上がり変化が生じている。時点Bでは、ライン3のパルス波形の立ち上がり変化と、ライン3以外のライン1,2,4のパルス波形の立ち下り変化とが生じている。時点A,Bはライン3でパルス波形の立ち上がり形状が明らかに異なる。ライン1~4は同一パッケージのICにより信号を出力する。バイパスICの出力信号の変化の個数で伝送信号のパルス形状が変化することがわかる。特に、時点Bでのパルス波形の緩やかな立ち上がりがパルス幅歪の原因となる。
図4にパルス幅の歪みが発生する仕組みを示す。図1のボード111が接続されていないスロット3のバイパスIC108の出力信号の立ち上がり波形が緩やかになることで、立ち上がり伝播遅延tPLH2が立ち下り伝播遅延tPHL1より大きくなる。これにより、スロット3の出力信号のパルス幅W1よりもスロット4の出力信号のパルス幅W2が大きくなる。この二つのパルス幅が異なることがバイパスICでのパルス幅の歪みとなる。
本発明は、上記の事情を鑑み、組み込みシステムのコスト削減を図ると共に伝送信号のパルス幅の歪みを抑制することを課題とする。
そこで、本発明の一態様は、シリアル伝送方式のシステムバスに接続可能な信号伝送回路であって、前記システムバスの各伝送路における伝送信号のパルス波形の変化時点について伝送路間で時間差を設けるタイミング調整回路を備える。
本発明の一態様は、前記変化時点は、前記パルス波形の立ち上がり時点及び立ち下がり時点である。
本発明の一態様は、前記信号伝送回路において、前記システムバスの各伝送路から前記タイミング調整回路に供される伝送信号のパルス波形を整形する位相同期回路をさらに備える。
以上の本発明によれば、シリアル伝送方式の組み込みシステムのコスト削減が図られると共に伝送信号のパルス幅の歪みを抑制できる。
本発明の信号伝送回路が適用される信号伝送システムの一態様の概略構成図。 本発明の一態様である信号伝送回路が実装されるボードの概略構成図。 図1のシステムバスに実装されるバイパスICの特性を示す伝送信号の波形図。 パルス幅の歪みが発生する仕組みを説明した伝送信号の波形図。 図1の信号伝送回路におけるタイミング調整回路の動作例を説明した波形図。
以下に図面を参照しながら本発明の実施形態について説明する。
図1に示された信号伝送システムは、本発明の一態様である図2に示す信号伝送回路20が適用されたシリアル伝送方式の組み込みシステムの一例である。
図1に示された信号伝送回路20はシリアル伝送方式のベースボード100におけるシステムバス112のコネクタ101~105に対して任意に接続可能なボード111に実装される。尚、ベースボード100におけるボード111のスロット数は5であるが、本発明の信号伝送回路が適用されるシステムバスに対するスロット数は特に制限はない。
システムバス112のコネクタ101~105に対して任意に接続されたボード111間は2以上のnラインに対応したシリアル伝送路で接続される。そして、この伝送路にはコネクタ101~105に対してバイパス回路としてバイパスIC106~110が各々並列接続されている。バイパスIC106~110は前記nライン分の回路数とする。
コネクタ101~105に接続された任意のボード111から送信されたデータは、ボード111が接続されたスロットでは、そのボード111を経由し、システムバス112を介して送信元である当該任意のボード111に伝播される。一方、ボード111が未実装のスロットでは、前記送信されたデータは、バイパスICを経由し、システムバス112を介して前記送信元に伝播される。
図1の態様例では、コネクタ103,104にボード111が接続されていない場合、送信元のコネクタ101に接続されたボード111から送信されたデータは、コネクタ103,104の各々のバイパスIC108,109を経由して当該送信元に伝播される。
ボード111において、信号伝送回路20は、位相同期回路(以下、DPLL)201、タイミング調整回路202及び送受信回路203を備える。
DPLL201は、ベースボード100のコネクタ101~105から供されたシステムバス112の各伝送路(ライン1~n)から受けた伝送信号の波形を整形して送受信回路203に出力する。DPLL201としては、位相比較器、ループフィルタ、分周器、電圧信号発振器等を備えた周知のデジタル位相同期回路が適用される。
タイミング調整回路202は、送受信回路203からベースボード100のコネクタ101に送信データとして出力される伝送信号のシステムバス112の各伝送路(ライン1~n)でのパルス波形の変化時点を設定する。
すなわち、タイミング調整回路202は、システムバス112の各伝送路における伝送信号のパルス波形の変化時点について当該各伝送路間で時間差を設ける。特に、前記パルス波形の立ち上がり時点及び立ち下がり時点について前記各伝送路間で時間差が設けられる。
以下、ベースボード100に実装されたボード111の動作例について説明する。
図3に例示された4つのラインにおいて、時点Aでは出力変化の本数は2本、時点Bでは4本となっている。つまり、信号波形が同時に変化するラインの本数が多いと出力信号の立ち上がりが緩やかになり、パルス歪みの原因となる。この同時変化を避けるためにライン毎の信号波形の変化点に時間差を設ける必要がある。
そこで、タイミング調整回路202は、システムバス112の複数の伝送路においてパルス波形の同時変化が生じないように、当該パルス波形の立ち上がり時点及び立ち下がり時点について各伝送路間で時間差が設けられる。
以下、図5に示された4ラインのシリアル伝送の例を参照してタイミング調整回路202の具体的な動作例について説明する。送信クロックのエッジAでライン1、エッジBでライン2、エッジCでライン3、エッジDでライン4における伝送信号のパルス波形が変化するようにし、同一のエッジの時点で一つのラインだけのパルス波形が変化する。これにより、システムバスの複数の伝送路での信号波形の同時変化が生じなくなり、伝送信号のパルス幅の歪みが抑制される。さらに、複数のシリアル伝送路での信号波形の同時変化が生じなくなるので、放射ノイズの抑制が期待できる。
したがって、以上の本実施形態の信号伝送回路20によれば、シリアル伝送方式の組み込みシステムにおいて伝送信号のパルス幅歪みを抑制できる。よって、ベースボード100のシステムバス112側にDPLL201を実装する必要がなくなる。
また、DPLL201は、DPLL201を信号伝送回路20側に実装させれば、ベースボード100に対してDPLL201を任意数で接続可能となる。したがって、従来技術のようにシステムバス112側に設ける必要がなくなり、シリアル伝送方式の組み込みシステムのコストを削減できる。
尚、本実施形態においては、システムバス112の伝送路毎に信号波形の立ち上がり及び立ち下がりに時間差が設けられるので、各シリアル伝送路での同期性は保てないが、例えば、特許文献2の通り、各シリアル伝送路間は非同期であるので、シリアル伝送路毎の時間差は問題ない。また、シリアル伝送路毎の時間差を有しない従来(例えば特許文献1)のボードと当該時間差を有する本態様のボード111との混在が可能である。
1,2,4,n…ライン
20…信号伝送回路、201…DPLL(位相同期回路)、202…タイミング調整回路、203…送受信回路
111…ボード、112…システムバス
101~105…コネクタ
106~110…バイパスIC
W1,W2…パルス幅
tPHL1,tPHL2…立ち下り伝播遅延
A~D…エッジ

Claims (3)

  1. シリアル伝送方式のシステムバスに接続可能な信号伝送回路であって、
    前記システムバスの送信クロックのパルス波形のエッジ毎に当該システムバスの複数の伝送路のうち一つの伝送路だけの伝送信号のパルス波形を変化させる一方で当該複数の伝送路のうち他の複数の伝送路の伝送信号のパルス波形を各々異なる所定の送信クロック数分の時間差で変化させることで当該システムバスの各伝送路のパルス波形の変化時点について当該各伝送路間で時間差を設けるタイミング調整回路を備えて当該各伝送路の伝送信号が当該伝送路間で当該変化時点が同時とならない単独の伝送信号としたこと
    を特徴とする信号伝送回路。
  2. 前記変化時点は、前記パルス波形の立ち上がり時点及び立ち下がり時点であることを特徴とする請求項1に記載の信号伝送回路。
  3. 前記システムバスの各伝送路から前記タイミング調整回路に供される伝送信号のパルス波形を整形する位相同期回路をさらに備えたこと
    を特徴とする請求項1または2に記載の信号伝送回路。
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