JP6221857B2 - 位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法 - Google Patents

Description

本発明は、位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法に関する。

データ伝送の高速化に対応する技術として、複数の伝送路（レーン）から構成されたリンクを介してデータを伝送するマルチレーン伝送が知られている。マルチレーン伝送では、レーン毎に分割されたパラレルデータはシリアルデータに変換され、送信側から各レーンに送信されたシリアルデータは受信側で合成される。受信側は、各レーンのシリアルデータ間の伝達時間差（レーン間のスキュー）を除去してから、各レーンのシリアルデータを合成する。しかしながら、レーン間のスキューが大きすぎると受信側でスキューを除去しきれないため、シリアルデータを載せる送信クロックの位相をレーン間で揃うように送信側で調整する場合がある。

なお、クロックの位相を調整する技術として、例えば、特許文献１が挙げられる。

国際公開第２０１０／０９７８４６号パンフレット

クロックの位相をレーン間で揃うように調整するため、例えば、あるレーンのクロックの位相情報を隣接レーンに転送することで、転送先の隣接レーンの位相を転送元のレーンの位相に強制的に一致させる方法が考えられる。

しかしながら、この方法では、レーン間の距離が長くなると、位相情報が隣接レーンに転送されるまでの遅延時間が位相情報のクロックの周期よりも長くなることがある。この場合、位相情報を隣接レーンに正しく転送できないため、レーン間のスキューを低減することが難しい。

そこで、レーン間のスキューを低減できる、位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法の提供を目的とする。

一つの案では、
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる同期回路とを備える、位相調整回路が提供される。

一態様によれば、レーン間のスキューを低減できる。

位相調整回路による位相調整方法の一例を説明するための模式図 データ伝送システムの一例を示す構成図 位相調整回路の一例を示す構成図 比較回路及び同期回路の一例を示す構成図 位相調整方法の一例を示すタイミングチャート 位相調整方法の一例を示すタイミングチャート 位相調整方法の一例を示すタイミングチャート 位相調整方法の一例を示すフローチャート 位相調整回路の一具体例を示す構成図 位相調整回路の一具体例を示す構成図

図１は、位相調整回路により行われる位相調整方法の一例を説明するための模式図である。位相調整回路２１は、各レーン［０］〜［７］に同時に供給される共通の基準クロック１１と、各レーン［０］〜［７］で生成される２つのＴＸクロック１３，１４とをレーン単位で比較する機能を有する位相調整回路の一例である。以下、レーン［＊］は、レーン＊と表す（＊は整数）。

レーンは、データを伝送する伝送路であり、送信側に配置されたシリアライザと、受信側に配置されたデシリアライザとを有する回路である。シリアライザは、パラレルデータ入力部とシリアルデータ出力部を有する回路であり、パラレルデータ入力部に入力されたパラレルデータをシリアルデータに変換し、変換後のシリアルデータをシリアルデータ出力部から出力する。デシリアライザは、シリアルデータ入力部とパラレルデータ出力部を有する回路であり、シリアルデータ入力部に入力されたシリアルデータをパラレルデータに変換し、変換後のパラレルデータをパラレルデータ出力部から出力する。

図１には、レーン０〜７の送信側のシリアライザがブロック図で例示されている。レーンの数は、複数であればよく、図示の形態に限られない。

ＴＸクロック１３，１４は、互いに逆相の二相の送信クロックの一例であり、互いに位相が反転した信号である。例えば、ＴＸクロック１３が正相クロックであるとすると、ＴＸクロック１４は、ＴＸクロック１３の位相を１８０°反転させた逆相クロックである。ＴＸクロック１３，１４は、位相調整回路２１内のＰＬＬ（Phase Locked Loop）３１から各レーン０〜７に供給される共通のベースクロック１２に基づいて、各レーン０〜７で生成される。

ベースクロック１２は、ＴＸクロック１３，１４を生成するためのクロック信号の一例である。ＰＬＬ３１は、リファレンスクロック１０を逓倍してリファレンスクロック１０に同期したベースクロック１２を生成し、生成したベースクロック１２を各レーン０〜７に供給する位相同期回路の一例である。

ＰＬＬ３１は、例えば、基準クロック１１の２倍の周波数を有するベースクロック１２を生成する。各レーン０〜７は、例えば、ベースクロック１２と同一の周波数を有するクロックをＴＸクロック１３として生成し、ベースクロック１２を反転させたクロックをＴＸクロック１４として生成する。

位相調整回路２１は、各レーン０〜７に供給される共通の基準クロック１１と、各レーン０〜７で生成される２つのＴＸクロック１３，１４とをレーン単位で比較する。例えば、位相調整回路２１は、レーン０に供給された基準クロック１１と、レーン０に供給されたベースクロック１２に基づきレーン０で生成されたＴＸクロック１３，１４とを比較する。同様に、位相調整回路２１は、レーン１に供給された基準クロック１１と、レーン１に供給されたベースクロック１２に基づきレーン１で生成されたＴＸクロック１３，１４とを比較する。他のレーンについても、同様の比較が位相調整回路２１で行われる。

位相調整回路２１は、基準クロック１１とＴＸクロック１３との比較及び基準クロック１１とＴＸクロック１４との比較をレーン単位で行い、ＴＸクロック１３，１４のうち基準クロック１１に位相が近い方のＴＸクロックをレーン単位で選定する。そして、位相調整回路２１は、基準クロック１１に位相が近い方のＴＸクロックに、各レーン０〜７に分配されたパラレルデータｐ０〜ｐ７をレーン単位で同期させる。

例えば、位相調整回路２１は、レーン０に分配されたパラレルデータｐ０を、レーン０で生成されたＴＸクロック１３，１４のうちレーン０に供給された基準クロック１１に位相が近い方のＴＸクロックに同期したシリアルデータｓ０に変換してレーン０に送信する。同様に、位相調整回路２１は、レーン１に分配されたパラレルデータｐ１を、レーン１で生成されたＴＸクロック１３，１４のうちレーン１に供給された基準クロック１１に位相が近い方のＴＸクロックに同期したシリアルデータｓ１に変換してレーン１に送信する。他のレーンについても、同期、変換及び送信の同様の処理が位相調整回路２１により行われる。

このように、本実施例によれば、ＴＸクロック１３，１４は各レーンで生成されるため、例えば、ベースクロック１２がＰＬＬ３１から各レーンに到達するまでの遅延時間がレーン間で相違しても、基準クロック１１の位相とＴＸクロック１３，１４の位相とをいずれのレーンでも正確に比較できる。また、本実施例によれば、各レーン０〜７に供給される共通の基準クロック１１と、各レーン０〜７で生成される２つのＴＸクロック１３，１４とがレーン単位で比較されるため、あるレーンの比較結果が他のレーンの比較結果に干渉することを回避できる。また、本実施例によれば、各レーンに分配されたデータを同期させるＴＸクロックを、各レーンに供給される共通の基準クロック１１に基づいて各レーンで独立に選定できる。

したがって、各レーンに共通の基準クロック１１に基づきレーン単位で独立に選定されたＴＸクロックに、各レーンに分配されたパラレルデータｐ０〜ｐ７をレーン単位で同期させることで、シリアルデータｓ０〜ｓ７間の伝達時間差（レーン０〜７間のスキュー）を低減できる。また、例えば、ＴＸクロック１３，１４は基準クロック１１の２倍の周波数を有するため、レーン０〜７間のスキューをＴＸクロック１３，１４の周期の半分まで低減できる。データレートが速くなるほど、スキューの低減効果は高い。また、データをＴＸクロックに同期させる動作は各レーンで閉じているため、いずれかのレーンで動作不良が起きても、レーン毎の縮退が可能となる。

また、図１に示されるように、基準クロック１１は、位相調整回路２１とは別の位相調整回路２２に対応する各レーン０〜７にも供給されてよい。位相調整回路２２は、位相調整回路２１と同一の機能を有している。すなわち、位相調整回路２２は、各レーン０〜７に供給される共通の基準クロック１１と各レーン０〜７で生成される互いに逆相の二相のＴＸクロック１３，１４とをレーン単位で比較し、基準クロック１１に位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる。位相調整回路２２は、各レーン０〜７に分配されたパラレルデータｐ１０〜ｐ１７をシリアルデータｓ１０〜ｓ１７に変換して各レーン０〜７に送信する。

位相調整回路２１と位相調整回路２２との間の距離が離れていても、位相調整回路２１と位相調整回路２２とが上述の同一の機能を有していれば、位相調整回路２１に対応する各レーンと位相調整回路２２に対応する各レーンとの間のスキューを低減できる。

図２は、データ伝送システム７０の一例を示す構成図である。データ伝送システム７０は、送信装置７１と、受信装置７２と、送信装置７１と受信装置７２との間で送受されるデータが伝達するリンク７６とを備えている。送信装置７１と受信装置７２は、それぞれ、例えば、半導体集積回路（具体例では、ＬＳＩ（Large Scale Integration））で形成されている。

送信装置７１は、分配回路４１と、位相調整回路２１とを備えたデータ伝送装置の一例である。

分配回路４１は、所定の送信データ４２を基準クロック１１に同期したパラレルデータｐ０〜ｐ７に分割し、分割されたパラレルデータｐ０〜ｐ７を各レーン０〜７に分配する回路の一例である。

基準クロック１１は、パラレルデータｐ０〜ｐ７を位相調整回路２１内のクロックに同期させるため、位相調整回路２１内のＰＬＬ３１から、分配回路４１とレーン０〜７のそれぞれに供給される。基準クロック１１は、位相調整回路２１の外側の経路を経由して、位相調整回路２１の内の各レーンに設けられた比較回路９０（図３参照。詳細後述）に供給される。位相調整回路２１が例えば一つの回路マクロ（回路ブロック）であれば、基準クロック１１が位相調整回路２１の外側の経路を経由することにより、基準クロック１１の各レーンへの経路差により発生するスキューを容易に調整することができる。回路マクロ内部の回路を調整することによって各レーンへの経路差を調整することは比較的難しいため、例えば、回路マクロ外部の配線に関して配線長の変更やバッファ等の遅延回路等の挿入を行うことによって、各レーンに供給される基準クロック１１間のスキューを容易に調整することができる。

位相調整回路２１は、スキュー調整回路５０と送信回路６０とを備えている。

スキュー調整回路５０は、各レーン０〜７に供給される共通の基準クロック１１と各レーン０〜７で生成される互いに逆相の二相のＴＸクロック１３，１４とをレーン単位で比較し、基準クロック１１に位相が近い方のＴＸクロックをレーン単位で選定する選定回路の一例である。送信回路６０は、スキュー調整回路５０によりレーン単位で選定されたＴＸクロックを基準に、分配回路４１により各レーン０〜７に分配されるデータｐ０〜ｐ７を送信する回路の一例である。

受信装置７２は、受信回路７３と、合成回路７４とを備えた受信装置の一例である。受信回路７３は、送信回路６０により送信されるシリアルデータをリンク７６を介して受信する回路の一例である。合成回路７４は、受信回路７３で受信した各レーン０〜７のシリアルデータを合成した受信データ７５を出力する。合成回路７４は、レーン０〜７間のスキューが位相調整回路２１により低減されているため、受信回路７３で受信した各レーン０〜７のシリアルデータを合成できる。

図３は、位相調整回路２１の一例を示す構成図である。図３は、レーン１とレーン２について明示し、その他のレーンについては同様の構成のため省略している。位相調整回路２１は、ＰＬＬ３１と、レーン毎に設けられるシリアライザとを有している。図３には、レーン１用のシリアライザ８１と、レーン２用のシリアライザ８２とが示されている。シリアライザ８１は、レーン１に分配されたパラレルデータｐ１を、スキュー調整回路５０により選定されたＴＸクロックに同期したシリアルデータｓ１に変換して出力する。シリアライザ８２は、レーン２に分配されたパラレルデータｐ２を、スキュー調整回路５０により選定されたＴＸクロックに同期したシリアルデータｓ２に変換して出力する。

スキュー調整回路５０は、例えば、レーンのデータの位相を調整する調整回路をレーン毎に有している。図１には、レーン１のデータの位相を調整する第１の調整回路５１と、レーン２のデータの位相を調整する第２の調整回路５２とが例示されている。

送信回路６０は、例えば、スキュー調整回路５０により選定されたＴＸクロックに同期したシリアルデータを各レーンに送信する出力回路をレーン毎に有している。図１には、レーン１のシリアルデータをレーン１に送信する第１の出力回路６１と、レーン２のシリアルデータをレーン２に出力する第２の出力回路６２とが例示されている。

調整回路５１は、比較回路９０と同期回路９８とを備えている。比較回路９０は、各レーン０〜７に供給される共通の基準クロック１１の位相と、各レーン０〜７で生成される２つのＴＸクロック１３，１４の位相とをレーン単位で比較する比較回路の一例である。同期回路９８は、ＴＸクロック１３，１４のうち基準クロック１１に位相が近い方のＴＸクロックに各レーンに分配されるデータをレーン単位で同期させる同期回路の一例である。ＴＸクロック１３，１４は、各レーンに供給されるベースクロック１２が各レーンに設けられた反転回路１５で反転されることにより、各レーンで生成される。

調整回路５１と調整回路５２は同一の構成を有していればよいので、調整回路５１の説明を調整回路５２に援用する。

図４は、スキュー調整回路５０内の調整回路５１の一例を示す構成図である。調整回路５１は、比較回路９０と同期回路９８とを有している。比較回路９０は、データ１６を生成する第１の生成回路９１と、データ１７を生成する第２の生成回路９２と、データ１６のデューティ比を検出する第１の検出回路９６と、データ１７のデューティ比を検出する第２の検出回路９７と、データ比較回路９４とを有している。同期回路９８は、制御回路９５と、選択回路１００とを有している。

図５は、調整回路５１の位相調整動作の一例を示すタイミングチャートの一例であり、基準クロック１１のアップエッジに対してＴＸクロック１３のアップエッジがＴＸクロック１４よりも近いときのタイミングチャートの一例である。図６は、調整回路５１の位相調整動作の一例を示すタイミングチャートの一例であり、基準クロック１１のアップエッジに対してＴＸクロック１４のアップエッジがＴＸクロック１３よりも近いときのタイミングチャートの一例である。

次に、図４を参照して、各タイミングチャートについて説明する。

調整回路５１は、ＴＸクロック１３とその逆相のＴＸクロック１４を使い、基準クロック１１のエッジを検出して、データ１６とデータ１７を作成する。調整回路５１は、データ１６とデータ１７がデューティ比５０％になるように基準クロック１１のサンプリングを行う。

例えば、検出回路９１は、タイミングｔ１で、ＴＸクロック１３のアップエッジで基準クロック１１をサンプリングする。同様に、検出回路９２は、タイミングｔ２で、ＴＸクロック１４で基準クロック１１をサンプリングする。検出回路９１，９２は、例えば、それぞれ、直列に配置されデイジーチェーン接続された複数のフリップフロップを有し、各段のフリップフロップの出力結果を論理演算することにより、一定幅の０（ローレベル）と１（ハイレベル）を繰り返すデューティ比５０％のデータ１６，１７を作成する。

データ比較回路９４は、データ１６のアップエッジをトリガに、データ１７をサンプリングする。互いに同一の周波数を有するデータ１６，１７で基準クロック１１をサンプリングするため、データ１６のアップエッジの時のデータ１７は常に同じ論理値を示す。よって、基準クロック１１のアップエッジの直後にＴＸクロック１３のアップエッジがある場合は、データ１６のアップエッジの時のデータ１７は常に論理０であり（図５参照）、基準クロック１１のアップエッジの直後にＴＸクロック１４のアップエッジがある場合は、データ１６のアップエッジの時のデータ１７は常に論理１である（図６参照）。

したがって、データ比較回路９４は、基準クロック１１のアップエッジに対してＴＸクロック１３のアップエッジがＴＸクロック１４よりも近い場合、論理０のデータ１８を出力し、基準クロック１１のアップエッジに対してＴＸクロック１４のアップエッジがＴＸクロック１３よりも近い場合、論理１のデータ１８を出力する。

制御回路９５は、データ１８の論理に従って、ＴＸクロック１３，１４のうち基準クロック１１に位相が近い方のＴＸクロックが各レーンに分配されるデータを同期させる位相０°の送信クロックとして選択されるように、選択回路１００を制御する。同様に、制御回路９５は、データ１８の論理に従って、ＴＸクロック１３，１４のうち基準クロック１１に位相が遠い方のＴＸクロックが各レーンに分配されるデータを同期させない位相１８０°の送信クロックとして選択されるように選択回路１００を制御する。

例えば、制御回路９５は、データ１８の論理が０の場合、ＴＸクロック１３が各レーンに分配されるデータを同期させる位相０°の送信クロックとして選択されるように選択回路１００を制御し、データ１８の論理が１の場合、ＴＸクロック１４が各レーンに分配されるデータを同期させる位相０°の送信クロックとして選択されるように選択回路１００を制御する。

したがって、同期回路９８は、各レーンに設定されているので、データ１６でデータ１７をサンプリングした論理が０である場合、ＴＸクロック１３に各レーンに分配されるデータをレーン単位で同期させることができる。同様に、同期回路９８は、各レーンに設定されているので、データ１６でデータ１７をサンプリングした論理が１である場合、ＴＸクロック１４に各レーンに分配されるデータをレーン単位で同期させることができる。

図７も、調整回路５１の位相調整動作の一例を示すタイミングチャートの一例である。ただし、図７は、基準クロック１１のアップエッジとＴＸクロック１３のアップエッジが非常に近接し、それぞれのクロックのジッタにより、ＴＸクロック１３のアップエッジが基準クロック１１のエッジの前後を行ったり来たりする場合を示す。この場合、図７に示されるように、ＴＸデータ１６はデューティ比５０％とは異なるデューティ比の信号に不規則に変化する。図７では、ジッタにより、ＴＸクロック１３のアップエッジのタイミングｔ１３が基準クロック１１のダウンエッジよりも前に位置し、ＴＸクロック１３のアップエッジのタイミングｔ１５が基準クロック１１のアップエッジよりも後に位置する。

したがって、制御回路９５は、データ１６のデューティ比が５０％に一致しないことが検出回路９６により検出された場合、ＴＸクロック１４が各レーンに分配されるデータを同期させる位相０°の送信クロックとして選択されるように選択回路１００を制御する。一方、制御回路９５は、データ１７のデューティ比が５０％に一致しないことが検出回路９７により検出された場合、ＴＸクロック１３が各レーンに分配されるデータを同期させる位相０°の送信クロックとして選択されるように選択回路１００を制御する。

よって、同期回路９８は、各レーンに設定されているので、データ１７のデューティ比が５０％に一致しないことが検出回路９７により検出された場合、ＴＸクロック１３に各レーンに分配されるデータをレーン単位で同期させることができる。同様に、同期回路９８は、各レーンに設定されているので、データ１７のデューティ比が５０％に一致しないことが検出回路９８により検出された場合、ＴＸクロック１３に各レーンに分配されるデータをレーン単位で同期させることができる。

図８は、調整回路５１の位相調整動作の一例を示すフローチャートである。

ステップＳ１１で、検出回路９１は、基準クロック１１をＴＸクロック１３でサンプリングすることによって、データ１６を生成する。

ステップＳ１２で、検出回路９６は、データ１６のデューティ比が５０％であるか否かを判定する。データ１６のデューティ比が５０％以外である場合、ステップＳ１７で、同期回路９８は、データ１８の論理値にかかわらず、ＴＸクロック１４を各レーンに分配されたデータを同期させる位相０°の送信クロックに設定する。一方、データ１６のデューティ比が５０％である場合、ステップＳ１３で、検出回路９１は、基準クロック１１をＴＸクロック１４でサンプリングすることによって、データ１７を生成する。

ステップＳ１４で、検出回路９７は、データ１７のデューティ比が５０％であるか否かを判定する。データ１７のデューティ比が５０％以外である場合、ステップＳ１６で、同期回路９８は、データ１８の論理値にかかわらず、ＴＸクロック１３を各レーンに分配されたデータを同期させる位相０°の送信クロックに設定する。一方、データ１７のデューティ比が５０％である場合、ステップＳ１５で、データ比較回路９４は、データ１７をデータ１６でサンプリングし、そのサンプリング値が０か１かを判断する。データ比較回路９４は、サンプリング値が０の場合、論路０のデータ１８を出力し、サンプリング値が１の場合、論理１のデータ１８を出力する。

ステップＳ１５でデータ１８の論理が０の場合、ステップＳ１３で、同期回路９８は、ＴＸクロック１３を各レーンに分配されたデータを同期させる位相０°の送信クロックに設定する。一方、ステップＳ１５でデータ１８の論理が１の場合、ステップＳ１７で、同期回路９８は、ＴＸクロック１４を各レーンに分配されたデータを同期させる位相０°の送信クロックに設定する。

図９は、レーン１に設けられたシリアライザ８１（図３参照）の一具体例を示す構成図である。位相調整回路２１内にレーン毎に設けられたシリアライザは、それぞれ、同一の機能を有するため、シリアライザ８１を代表に説明する。

シリアライザ８１は、パラレルデータｐ１を基準クロック１１よりも周波数が高いＴＸクロックに同期したシリアルデータｓ１に変換するため、例えば、ＴＸクロック１３，１４を少なくとも一種類以上の周波数に分周して出力する分周器を有している。送信回路６０は、いずれかの分周器で分周された互いに逆相の二相の送信クロックのうち基準クロックに位相が近い方の送信クロックに、各レーンに分配されたパラレルデータを同期させてレーン単位で送信する。

図１０は、位相調整回路２１の一具体例を示す図である。ＰＬＬ３１は、互いに分周比の異なる基準クロック１１とベースクロック１２とを共通のリファレンスクロック１０に基づいて生成する位相同期回路の一例である。

ＰＬＬ３１は、リファレンスクロック１０が入力される第１のＰＬＬ１３１と、ＰＬＬ１３１の出力を第１の分周比で分周した周波数を有する基準クロック１１を生成する第１の分周器１３３とを有している。基準クロック１１は、各レーンに分配され、各レーンに分配するときのスキューは遅延回路１３６によって揃えられている。遅延回路１３６は、位相調整回路２１の外部に設けられ、基準クロック１１の各レーンへの伝達時間をレーン間で同一に調整する回路である。

また、ＰＬＬ３１は、リファレンスクロック１０が入力される第２のＰＬＬ１３２と、ＰＬＬ１３２の出力を第２の分周比で分周した周波数を有するベースクロック１２を生成する第２の分周器１３４とを有している。ベースクロック１２は、各レーンに分配され、各レーンに分配するときのスキューは遅延回路１３５によって揃えられている。遅延回路１３５は、位相調整回路２１の内部に設けられ、ベースクロック１２の各レーンへの伝達時間をレーン間で同一に調整する回路である。

別々のＰＬＬ及び分周器によって生成された基準クロック１１とベースクロック１２の位相関係は、無相関である。

位相調整回路２１のシリアライザ８１は、２つの分周器１２１，１２２を有している。分周器１２１は、ＴＸクロック１３，１４の周波数を１／２に分周したＴＸクロック１１３，１１４を出力し、分周器１２２は、ＴＸクロック１１３，１１４の周波数を１／２に分周したＴＸクロック２１３，２１４を出力する。

また、位相調整回路２１のシリアライザ８１は、複数の調整回路５１ａ，５１ｂ，５１ｃを有している。調整回路５１ａ，５１ｂ，５１ｃは、それぞれ、図４に示す調整回路５１と同一の機能を有している。

調整回路５１ａは、基準クロック１１とＴＸクロック１３，１４とを比較し、ＴＸクロック１３，１４のうち基準クロック１１に位相が近い方のＴＸクロックに各レーンに分配されるデータを同期させる。調整回路５１ｂは、基準クロック１１とＴＸクロック１１３，１１４とを比較し、ＴＸクロック１１３，１１４のうち基準クロック１１に位相が近い方のＴＸクロックに各レーンに分配されるデータを同期させる。調整回路５１ｃは、基準クロック１１とＴＸクロック２１３，２１４とを比較し、ＴＸクロック２１３，２１４のうち基準クロック１１に位相が近い方のＴＸクロックに各レーンに分配されるデータを同期させる。

これにより、調整回路５１ａ，５１ｂ，５１ｃから出力される各クロック間のスキューを低減できる。他のレーンも、図１０と同様の構成を有してよい。

以上、位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる同期回路とを備える、位相調整回路。
（付記２）
前記比較回路は、
前記二相の送信クロックのうち一方の送信クロックで前記基準クロックをサンプリングすることで第１のデータを生成する第１の生成回路と、
前記二相の送信クロックのうち他方の送信クロックで前記基準クロックをサンプリングすることで第２のデータを生成する第２の生成回路とを有し、
前記同期回路は、前記第１のデータで前記第２のデータをサンプリングした論理が第１の論理である場合、前記一方の送信クロックに各レーンに分配されるデータをレーン単位で同期させ、前記第１のデータで前記第２のデータをサンプリングした論理が第２の論理である場合、前記他方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、付記１に記載の位相調整回路。
（付記３）
前記同期回路は、前記第１のデータが所定のデューティ比に一致しない場合、前記他方の送信クロックに各レーンに分配されるデータをレーン単位で同期させ、前記第２のデータが所定のデューティ比に一致しない場合、前記一方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、付記２に記載の位相調整回路。
（付記４）
前記二相の送信クロックを少なくとも一種類以上の周波数に分周して出力する分周器を備え、
前記比較回路は、前記基準クロックと前記分周器から出力される二相の送信クロックとを比較し、
前記同期回路は、前記基準クロックに位相が近い方の前記分周器の出力クロックに各レーンに分配されるデータを同期させる、付記１から３のいずれか一つに記載の位相調整回路。
（付記５）
前記基準クロックと、前記二相の送信クロックを生成するためのベースクロックとを各レーンに供給する位相同期回路を備える、付記１から４のいずれか一つに記載の位相調整回路。
（付記６）
データを各レーンに分配する分配回路と、
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに前記分配回路により各レーンに分配されるデータを同期させる同期回路とを備える、データ伝送装置。
（付記７）
データを各レーンに分配する分配回路と、
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
前記基準クロックに位相が近い方の送信クロックに前記分配回路により各レーンに分配されるデータを同期させる同期回路と、
前記同期回路により同期されるデータを受信する受信装置とを備える、データ伝送システム。
（付記８）
各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較し、前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、位相調整方法。

０〜７ レーン
１０ リファレンスクロック
１１ 基準クロック
１２ ベースクロック
１３，１４ ＴＸクロック
１５ 反転回路
２１，２２ 位相調整回路
３１，３２ 位相同期回路
４１ 分配回路
４２ 送信データ
５０ スキュー調整回路
５１，５２ 調整回路
６０ 送信回路
６１，６２ 出力回路
７０ データ伝送システム
７１ 送信装置
７２ 受信装置
７３ 受信回路
７４ 集約回路
７５ 受信データ
７６ リンク
８１，８２ シリアライザ
９０ 比較回路
９１ 第１の生成回路
９２ 第２の生成回路
９５ 制御回路
９８ 同期回路
１００ 選択回路
１２１，１２２ 分周器

Claims (7)

1. 各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
   前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる同期回路とを備える、位相調整回路。
2. 前記比較回路は、
   前記二相の送信クロックのうち一方の送信クロックで前記基準クロックをサンプリングすることで第１のデータを生成する第１の生成回路と、
   前記二相の送信クロックのうち他方の送信クロックで前記基準クロックをサンプリングすることで第２のデータを生成する第２の生成回路とを有し、
   前記同期回路は、前記第１のデータで前記第２のデータをサンプリングした論理が第１の論理である場合、前記一方の送信クロックに各レーンに分配されるデータをレーン単位で同期させ、前記第１のデータで前記第２のデータをサンプリングした論理が第２の論理である場合、前記他方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、請求項１に記載の位相調整回路。
3. 前記同期回路は、前記第１のデータが所定のデューティ比に一致しない場合、前記他方の送信クロックに各レーンに分配されるデータをレーン単位で同期させ、前記第２のデータが所定のデューティ比に一致しない場合、前記一方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、請求項２に記載の位相調整回路。
4. 前記二相の送信クロックを少なくとも一種類以上の周波数に分周して出力する分周器を備え、
   前記比較回路は、前記基準クロックと前記分周器から出力される二相の送信クロックとを比較し、
   前記同期回路は、前記基準クロックに位相が近い方の前記分周器の出力クロックに各レーンに分配されるデータを同期させる、請求項１から３のいずれか一項に記載の位相調整回路。
5. データを各レーンに分配する分配回路と、
   各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
   前記基準クロックに位相が近い方の送信クロックに前記分配回路により各レーンに分配されるデータを同期させる同期回路とを備える、データ伝送装置。
6. データを各レーンに分配する分配回路と、
   各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較する比較回路と、
   前記基準クロックに位相が近い方の送信クロックに前記分配回路により各レーンに分配されるデータを同期させる同期回路と、
   前記同期回路により同期されるデータを受信する受信装置とを備える、データ伝送システム。
7. 各レーンに供給される共通の基準クロックと各レーンで生成される互いに逆相の二相の送信クロックとをレーン単位で比較し、前記基準クロックに位相が近い方の送信クロックに各レーンに分配されるデータをレーン単位で同期させる、位相調整方法。

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