KR20140075348A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 클럭 수신부, 지연 고정 루프, 데이터 수신부 및 판별부를 포함한다. 클럭 수신부는 외부 클럭을 수신하여 기준 클럭으로 출력한다. 지연 고정 루프는 상기 기준 클럭을 가변 지연량만큼 지연하여 데이터 래치 클럭을 생성한다. 데이터 수신부는 상기 데이터 래치 클럭에 동기하여 외부 데이터를 수신하여 내부 데이터로 출력한다. 판별부는 상기 지연 고정 루프가 락킹(locking)되면, 상기 기준 클럭과 상기 데이터 래치 클럭의 위상 차이를 검출하여 판별 신호를 생성한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치의 데이터 수신에 관한 것이다.
반도체 장치는 외부로부터 데이터를 수신하는 데이터 수신부를 구비한다. 오늘 날의 반도체 장치는 고속 동작을 위하여 클럭에 동기하여 동작하고, 따라서 데이터 수신부도 클럭에 동기하여 외부에서 인가되는 데이터를 래치 한다.
도 1은 일반적인 반도체 장치의 데이터 수신부를 나타내는 도면이다.
데이터 수신부(1)는 데이터 래치 클럭(CLKOUT)에 각각 동기하여 복수의 외부 데이터들(DATA)을 래치하여 복수의 내부 데이터(DATA_RX)로 각각 출력하는 복수의 리시버들(미도시)을 포함한다.
최근에는 동작속도를 더 향상시키기 위하여 DDR(Double Data Rate) 동기식 반도체 장치가 사용되고 있다. DDR 방식을 사용하게 되면 클럭의 라이징 에지(rising edge) 뿐만 아니라 폴링 에지(falling edge)에서도 데이터를 래치하게 된다. DDR 방식에 따르면, 상기 데이터 수신부(1)는 데이터 래치 클럭(CLKOUT)의 상승 에지 뿐만 아니라 하강 에지에서 외부 데이터(DATA)를 래치함으로써 빠르게 데이터를 수신할 수 있다.
한편, 반도체 장치가 정상 동작을 하기 위해서는 외부 데이터(DATA)를 정확하게 래치하여야 하고, 이를 위해서는 데이터 래치 클럭(CLKOUT)의 위상이 정확한 데이터 값을 래치할 수 있도록 조정될 수 있어야 한다. 뿐만 아니라, DDR 방식에 따라 수신한 내부 데이터들(DATA_RX)은, 데이터 래치 클럭(CLKOUT)의 라이징 에지 또는 폴링 에지에서 래치되었는지 여부와 상관없이 외부에서 인가한 목적에 따라 정렬될 수 있어야 한다.
본 발명은 반도체 장치의 데이터 수신과 관련하여 개선된 방안을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 외부 클럭을 수신하여 기준 클럭으로 출력하는 클럭 수신부; 상기 기준 클럭을 가변 지연량만큼 지연하여 데이터 래치 클럭을 생성하는 지연 고정 루프; 상기 데이터 래치 클럭에 동기하여 외부 데이터를 수신하여 내부 데이터로 출력하는 데이터 수신부; 및 상기 지연 고정 루프가 락킹(locking)되면, 상기 기준 클럭과 상기 데이터 래치 클럭의 위상 차이를 검출하여 판별 신호를 생성하는 판별부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 외부 클럭을 수신하여 기준 클럭으로 출력하는 클럭 수신부; 상기 기준 클럭을 가변 지연량만큼 지연하여 데이터 래치 클럭을 생성하는 지연 고정 루프; 상기 데이터 래치 클럭에 동기하여 외부 데이터를 수신하여 내부 데이터로 출력하는 데이터 수신부; 상기 지연 고정 루프가 락킹(locking)되면, 상기 기준 클럭과 상기 데이터 래치 클럭의 위상 차이를 검출하여 판별 신호를 생성하는 판별부; 및 상기 판별 신호에 응답하여 상기 내부 데이터들을 제 1 및 제 2 데이터 라인에 구분하여 정렬하는 데이터 정렬부를 포함한다.
본 기술에 의하면 DDR 방식의 반도체 장치에서의 데이터 수신을 개선하고, 수신된 데이터에 대한 효과적인 정렬이 가능하다.
도 1은 일반적인 반도체 장치의 데이터 수신부를 나타내는 도면,
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 블록도,
도 3a 및 도 3b는 도 2의 지연 고정 루프의 구체적인 실시예를 나타내는 블록도,
도 4a 및 도 4b는 도 2의 반도체 장치의 동작을 나타내는 파형도,
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 블록도,
도 6은 도 5의 판별부의 구체적인 실시예를 나타내는 블록도,
도 7a 및 도 7b는 도 5 및 도 6의 판별부의 동작을 나타내는 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 블록도이다.
반도체 장치는 데이터 수신부(10), 클럭 수신부(20) 및 지연 고정 루프(30)를 포함한다.
데이터 수신부(10)는 외부로부터 복수의 외부 데이터들(DATA)을 데이터 래치 클럭(CLKOUT)에 동기하여 각각 래치시키는 복수의 리시버들(미도시)을 포함한다. 각각의 리시버는 외부 데이터(DATA)를 데이터 래치 클럭(CLKOUT)에 동기하여 내부 데이터(DATA_RX)로 출력한다. 이때 각 리시버는 DDR 방식으로 데이터 래치 클럭(CLKOUT)의 라이징 에지 및 폴링 에지에 외부 데이터(DATA)를 래치한다.
클럭 수신부(20)는 외부로부터 외부 클럭(CLK)을 수신하여 기준 클럭(REFCLK)으로 출력한다. 이상적으로, 기준 클럭(REFCLK)의 위상은 외부 클럭(CLK)의 위상과 동일하다.
지연 고정 루프(30)는 기준 클럭(REFCLK)을 가변 지연량만큼 지연하여 데이터 래치 클럭(CLKOUT)으로 출력한다. 지연 고정 루프(30)는 데이터 수신부(10)가 정확한 외부 데이터(DATA) 값을 래치할 수 있도록, 데이터 래치 클럭(CLKOUT)의 위상을 조절한다.
도 3a 및 도 3b는 지연 고정 루프(30A, 30B)의 구체적인 실시예를 나타내는 블록도이다.
도 3a에 도시된 지연 고정 루프(30A)는 제 1 가변 지연부(31), 제 2 가변 지연부(32) 및 위상 비교부(33)를 포함한다.
제 1 가변 지연부(31)는 기준 클럭(REFCLK)의 지연량을 지연량 조절 코드(DCODE)에 응답하여 조절하여 데이터 래치 클럭(CLKOUT)으로 출력한다.
제 2 가변 지연부(32)는 데이터 래치 클럭(CLKOUT)의 지연량을 상기 지연량 조절 코드(DCODE)에 응답하여 조절하여 피드백 클럭(FBCLK)으로 출력한다.
위상 비교부(33)는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상을 비교하여, 비교 결과에 따라 상기 지연량 조절 코드(DCODE)를 생성한다.
구체적으로, 상기 지연량 조절 코드(DCODE)에 응답하여 상기 제 1 및 제 2 가변 지연부(31, 32)은 클럭의 지연량을 실질적으로 동일하게 조절한다. 즉, 바람직하게, 기준 클럭(REFCLK)과 데이터 래치 클럭(CLKOUT)의 위상 차이는, 데이터 래치 클럭(CLKOUT)과 기준 클럭(REFCLK)의 위상 차이와 실질적으로 동일하다.
위상 비교부(33)는 기준 클럭(REFCLK)을 반전시킨 반전 클럭과 피드백 클럭(FBCLK)의 위상이 실질적으로 동일해질 때까지 지연량 조절 코드(DCODE)를 조절한다. 기준 클럭(REFCLK)을 반전시킨 반전 클럭과 피드백 클럭(FBCLK)의 위상이 실질적으로 동일해질 때 지연 고정 루프(30A)가 락킹되었다고 하고, 위상 비교부(33)는 이때 디엘엘 라킹 신호(DLL_LOCK)를 활성화시킨다. 기준 클럭(REFCLK)을 반전시킨 반전 클럭과 피드백 클럭(FBCLK)의 위상이 실질적으로 동일하다는 것은, 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상이 180도 차이가 난다는 것을 의미한다. 제 1 및 제 2 가변 지연부(31, 32)의 지연량이 실질적으로 동일하기 때문에, 데이터 래치 클럭(CLKOUT)의 위상은 바람직하게 기준 클럭(REFCLK)의 위상보다 90도 지연된 값을 가질 수 있다.
도 3b에 도시된 지연 고정 루프(30B)는 앞서 도 3a에 도시되었던 A 구성, 즉 제 1 및 제 2 가변 지연부(31, 32), 위상 비교부(33)와 더불어 추가되는 B 구성, 즉 클럭 전송부(34) 및 모델 지연부(35)를 더 포함한다.
도 3b의 실시예는, 도 2의 데이터 수신부(10)가 복수의 리시버들(미도시)을 통해 복수의 외부 데이터(DATA)를 수신하는 경우, 데이터 래치 클럭(CLKOUT)을 각각의 리시버(미도시)까지 분배하여 전달할 때 그 전송 경로의 지연량을 더 고려하여 데이터 래치 클럭(CLKOUT)의 위상을 조절한다.
제 1 가변 지연부(31)는 기준 클럭(REFCLK)의 지연량을 지연량 조절 코드(31)에 응답하여 조절한다.
클럭 전송부(34)는 제 1 가변 지연부(31)의 출력 클럭(CLKOUTP)을 수신하여 복수의 리시버들(미도시) 중 어느 하나의 리시버(미도시)에 제공되는 데이터 래치 클럭(CLKOUT)을 출력한다.
모델 지연부(35)는 클럭 전송부(34)의 지연량을 모델링하여 데이터 래치 클럭(CLKOUT)을 지연시킨다.
제 2 가변 지연부(32)는 모델 지연부(35)의 출력 클럭(FBCLKP)의 지연량을 지연량 조절 코드(DCODE)에 응답하여 조절하여 피드백 클럭(FBCLK)으로 출력한다.
위상 비교부(33)는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상을 비교하여 지연량 조절 코드(DCODE)를 생성한다.
구체적으로, 상기 지연량 조절 코드(DCODE)에 응답하여 상기 제 1 및 제 2 가변 지연부(31, 32)은 클럭의 지연량을 실질적으로 동일하게 조절한다. 또한, 클럭 전송 경로에 해당하는 클럭 전송부(34)의 지연량과 이를 모델링한 모델 지연부(35)의 지연량은 실질적으로 동일하다. 따라서, 바람직하게, 기준 클럭(REFCLK)과 데이터 래치 클럭(CLKOUT)의 위상 차이는, 데이터 래치 클럭(CLKOUT)과 기준 클럭(REFCLK)의 위상 차이와 실질적으로 동일하다.
위상 비교부(33)는 기준 클럭(REFCLK)을 반전시킨 반전 클럭과 피드백 클럭(FBCLK)의 위상이 실질적으로 동일해질 때까지 지연량 조절 코드(DCODE)를 조절한다. 기준 클럭(REFCLK)을 반전시킨 반전 클럭과 피드백 클럭(FBCLK)의 위상이 실질적으로 동일해질 때 지연 고정 루프(30B)가 락킹되었다고 하고, 위상 비교부(33)는 이때 디엘엘 라킹 신호(DLL_LOCK)를 활성화시킨다. 기준 클럭(REFCLK)을 반전시킨 반전 클럭과 피드백 클럭(FBCLK)의 위상이 실질적으로 동일하다는 것은, 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상이 180도 차이가 난다는 것을 의미한다. 제 1 및 제 2 가변 지연부(31, 32)의 지연량이 실질적으로 동일하기 때문에, 데이터 래치 클럭(CLKOUT)의 위상은 바람직하게 기준 클럭(REFCLK)의 위상보다 90도 지연된 값을 가질 수 있다.
도 4a 및 도 4b는 도 2의 반도체 장치의 동작을 나타내는 파형도이다.
고속동작을 하는 반도체 장치의 경우, 외부 클럭(CLK)과 외부 데이터(DATA)는 동일한 위상으로 외부에서 인가된다. 본 실시예에 따른 반도체 장치는 DDR 방식으로, 외부 클럭(CLK)의 하이 레벨 구간과 로우 레벨 구간에 각각 하이 레벨 구간 데이터 및 로우 레벨 구간 데이터가 인가된다.
데이터 수신부(10)의 일 리시버(미도시)는 데이터 래치 클럭(CLKOUT)에 동기하여 외부 데이터(DATA)를 래치한다. 이때, 도 4a에 도시된 바와 같이 데이터 래치 클럭(CLKOUT)은 바람직하게 외부 클럭(CLK)으로부터 90도만큼 지연된 위상을 갖는다. 따라서, 데이터 래치 클럭(CLKOUT)의 라이징 에지에서는 하이 레벨 구간 데이터가 래치되고, 데이터 래치 클럭(CLKOUT)의 폴링 에지에서는 로우 레벨 구간 데이터가 래치된다.
한편, 지연 고정 루프(30)의 초기 설정 또는 고속 동작 등에 기인하여, 데이터 래치 클럭(CLKOUT)이 기준 클럭(REFCLK)과 270도 위상 차이를 가질 때 지연 고정 루프(30)가 락킹될 수 있다. 도 4b에서 외부 클럭(CLK)과 270도 위상 차이를 갖는 데이터 래치 클럭(CLKOUT)을 도시하고 있다. 이 경우는 도 4a에 도시된 반도체 장치의 동작과는 달리, 데이터 래치 클럭(CLKOUT)의 라이징 에지에서 로우 레벨 구간 데이터가 래치되고, 데이터 래치 클럭(CLKOUT)의 폴링 에지에서 하이 레벨 구간 데이터가 래치된다.
이렇게, 데이터 래치 클럭(CLKOUT)이 기준 클럭(REFCLK)과 어느 정도의 위상차이를 가지고 생성되는지 여부에 따라, 외부 데이터(DATA)를 래치하는 데이터 래치 클럭(CLKOUT)의 에지가 달라지게 된다. 반도체 장치가 동작을 수행하다 보면, 외부 데이터(DATA)의 하이 레벨 구간 데이터와 로우 레벨 구간 데이터를 구분하여 정렬하여야 하는 경우가 발생하는 데, 앞서 검토한 바와 같이 데이터 래치 클럭(CLKOUT)의 위상이 경우에 따라 다르게 생성될 수 있기 때문에 내부 데이터(DATA_RX)만 가지고는 이를 판별하기가 어렵다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 5의 반도체 장치는 데이터 수신부(10), 클럭 수신부(20), 지연 고정 루프(30), 판별부(40) 및 데이터 정렬부(50)를 포함한다.
데이터 수신부(10), 클럭 수신부(20) 및 지연 고정 루프(30)의 구성 및 동작은 도 2에서 설명한 것과 동일하다. 즉, 데이터 수신부(10)는 복수의 외부 데이터들(DATA)을 지연 고정 루프(30)에서 생성된 데이터 래치 클럭(CLKOUT)에 각각 동기하여 복수의 내부 데이터(DATA_RX)로 출력한다.
판별부(40)는 지연 고정 루프(30)가 락킹된 경우 데이터 래치 클럭(CLKOUT)의 위상이 기준 클럭(REFCLK)을 기준으로 어느 정도 지연되었는지를 판별하여 판별 신호(LOCK_POINT)로 출력한다.
구체적으로, 판별부(40)는 도 6에 도시된 바와 같이 검출부(41) 및 출력부(42)를 포함한다.
검출부(41)는 데이터 래치 클럭(CLKOUT)에 동기하여 기준 클럭(REFCLK)의 레벨을 검출하여 검출 신호(DET)로 출력한다. 구체적으로, 검출부(41)는 데이터 래치 클럭(CLKOUT)의 라이징 에지에서 기준 클럭(CLKOUT)의 레벨이 하이 레벨이면 제 1 레벨의 검출 신호(DET)를 생성한다. 이는, 데이터 래치 클럭(CLKOUT)이 기준 클럭(CLKOUT)과 실질적으로 90도의 위상 차이로 락킹되었음을 의미한다. 반면, 데이터 래치 클럭(CLKOUT)의 라이징 에지에서 기준 클럭(CLKOUT)의 레벨이 로우 레벨이면 제 2 레벨의 검출 신호(DET)를 생성한다. 이는, 데이터 래치 클럭(CLKOUT)이 기준 클럭(CLKOUT)과 실질적으로 270도 위상 차이로 락킹되었음을 의미한다.
구체적으로, 검출부(41)는 데이터 래치 클럭(CLKOUT)에 동기하여 기준 클럭(REFCLK)을 수신하는 플립 플롭(미도시)으로 구성될 수 있다.
출력부(42)는 활성화된 디엘엘 락킹 신호(DLL_LOCK)가 인가되면, 검출 신호(DET)를 래치하여 판별 신호(LOCK_POINT)로 출력한다. 예컨대, 제 1 레벨의 검출 신호(DET)가 인가되면 이에 대응하여 제 1 레벨의 판별 신호(LOCK_POINT)를 출력하고, 제 2 레벨의 검출 신호(DET)가 인가되면 이에 대응하여 제 2 레벨의 판별 신호(LOCK_POINT)를 출력한다.
도 7a 및 도 7b는 판별부(40)의 구체적인 동작을 나타내는 파형도이다.
디엘엘 락킹 신호(DLL_LOCK)가 활성화되었을 때 기준 클럭(REFCLK)과 데이터 래치 클럭(CLKOUT)이 90도 위상 차이를 갖는 경우, 즉 데이터 래치 클럭(CLKOUT)이 기준 클럭(REFCLK)의 하이 레벨 구간 이내에서 지연되는 경우, 도 7a에 도시된 것과 같이 제 1 레벨(하이 레벨)의 판별 신호(LOCK_POINT)가 생성된다.
반면, 디엘엘 락킹 신호(DLL_LOCK)가 활성화되었을 때 기준 클럭(REFCLK)과 데이터 래치 클럭(CLKOUT)이 270도 위상 차이를 갖는 경우, 즉 데이터 래치 클럭(CLKOUT)이 기준 클럭(REFCLK)의 로우 레벨 구간 이내로 지연된 경우, 도 7b에 도시된 것과 같이 제 2 레벨(로우 레벨)의 판별 신호(LOCK_POINT)가 생성된다.
데이터 정렬부(50)는 상기 판별 신호(LOCK_POINT)에 응답하여 복수의 내부 데이터들(DATA_RX) 중 하이 레벨 구간 데이터와 로우 레벨 구간 데이터를 구분하여 제 1 데이터 라인(미도시)과 제 2 데이터 라인(미도시)에 정렬한다.
구체적으로, 데이터 정렬부(50)는 판별 신호(LOCK_POINT)가 제 1 레벨이면, 내부 데이터(DATA_RX) 중 데이터 래치 클럭(CLKOUT)의 라이징 에지에서 래치되는 데이터를 제 1 데이터 라인(미도시)으로, 상기 데이터 래치 클럭(CLKOUT)의 폴링 에지에서 래치되는 데이터를 상기 제 2 데이터 라인(미도시)으로 정렬한다. 데이터 래치 클럭(CLKOUT)이 기준 클럭(CLKOUT)과 실질적으로 90도의 위상 차이로 락킹된 경우, 데이터 래치 클럭(CLKOUT)의 라이징 에지에서 래치되는 데이터는 하이 레벨 구간 데이터이고, 폴링 에지에서 래치되는 데이터는 로우 레벨 구간 데이터이다. 따라서 데이터 정렬부(50)는 하이 레벨 구간 데이터를 제 1 데이터 라인(미도시)에 정렬하고, 로우 레벨 구간 데이터를 제 2 데이터 라인(미도시)에 정렬하게 된다.
상기 판별 신호가 제 2 레벨이면, 데이터 정렬부(50)는 내부 데이터(DATA_RX) 중 데이터 래치 클럭(CLKOUT)의 폴링 에지에서 래치되는 데이터를 제 1 데이터 라인(미도시)으로, 상기 데이터 래치 클럭(CLKOUT)의 라이징 에지에서 래치되는 데이터를 상기 제 2 데이터 라인(미도시)으로 정렬한다. 데이터 래치 클럭(CLKOUT)이 기준 클럭(CLKOUT)과 실질적으로 270도의 위상 차이로 락킹된 경우, 데이터 래치 클럭(CLKOUT)의 라이징 에지에서 래치되는 데이터는 로우 레벨 구간 데이터이고, 폴링 에지에서 래치되는 데이터는 하이 레벨 구간 데이터이다. 따라서 이 경우에도 데이터 정렬부(50)는, 하이 레벨 구간 데이터를 제 1 데이터 라인(미도시)에 정렬하고, 로우 레벨 구간 데이터를 제 2 데이터 라인(미도시)에 정렬하게 된다.
도 8은 데이터 정렬부(50)의 구체적인 실시예를 나타내는 회로도이다.
데이터 정렬부(50)는 제 1 및 제 2 클럭 선택부(51, 52)와 제 1 및 제 2 플립플롭(53, 54)을 포함한다.
제 1 클럭 선택부(51)는 판별 신호(LOCK_POINT)에 응답하여 데이터 래치 클럭(CLKOUT) 및 반전 데이터 래치 클럭(CLKOUTB) 중 어느 하나를 상기 제 1 클럭(FFCLK1)으로 제공한다. 제 1 클럭 선택부(51)는 제 1 레벨의 판별 신호(LOCK_POINT)가 인가되면 데이터 래치 클럭(CLKOUT)을 선택하여 제공하고, 제 2 레벨의 판별 신호(LOCK_POINT)가 인가되면 반전 데이터 래치 클럭(CLKOUTB)을 선택하여 제공한다.
구체적으로 제 1 클럭 선택부(51)는 판별 신호(LOCK_POINT)를 반전하여 반전 판별 신호를 생성하는 제 1 및 제 2 인버터(IV1, IV2)와, 판별 신호(LOCK_POINT)와 반전 판별 신호에 응답하여 각각 데이터 래치 클럭(CLKOUT) 및 반전 데이터 래치 클럭(CLKOUTB)을 선택적으로 출력하는 제 1 및 제 2 패스 게이트(PG1, PG2)를 포함한다.
제 2 클럭 선택부(52)는 판별 신호(LOCK_POINT)에 응답하여 데이터 래치 클럭(CLKOUT) 및 반전 데이터 래치 클럭(CLKOUTB) 중 어느 하나를 제 2 클럭(FFCLK2)으로 제공한다. 제 2 클럭 선택부(52)는 제 1 레벨의 판별 신호(LOCK_POINT)가 인가되면 반전 데이터 래치 클럭(CLKOUTB)을 선택하여 제공하고, 제 2 레벨의 판별 신호(LOCK_POINT)가 인가되면 데이터 래치 클럭(CLKOUT)을 선택하여 제공한다.
구체적으로 제 2 클럭 선택부(52)는 판별 신호(LOCK_POINT)를 반전하여 반전 판별 신호를 생성하는 제 3 및 제 4 인버터(IV3, IV4)와, 판별 신호(LOCK_POINT)와 반전 판별 신호에 응답하여 각각 데이터 래치 클럭(CLKOUT) 및 반전 데이터 래치 클럭(CLKOUTB)을 선택적으로 출력하는 제 3 및 제 4 패스 게이트(PG3, PG4)를 포함한다.
제 1 플립플롭(53)은 제 1 클럭(FFCLK1)에 응답하여 내부 데이터(DATA_RX)를 래치하여 제 1 데이터 라인(DL1)으로 출력한다. 구체적으로, 제 1 클럭(FFCLK1)의 라이징 에지에서의 내부 데이터(DATA_RX)를 래치한다.
제 2 플립플롭(54)은 제 2 클럭(FFCLK2)에 응답하여 내부 데이터(DATA_RX)를 래치하여 제 2 데이터 라인(DL2)으로 출력한다. 구체적으로, 제 2 클럭(FFCLK2)의 라이징 에지에서의 내부 데이터(DATA_RX)를 래치한다.
따라서, 판별 신호(LOCK_POINT)가 제 1 레벨이면, 데이터 래치 클럭(CLKOUT)의 라이징 에지에서 래치되는 내부 데이터(DATA_RX)가 제 1 데이터 라인(DL1)으로 전송되고, 데이터 래치 클럭(CLKOUT)의 폴링 에지에서 래치되는 내부 데이터(DATA_RX)가 제 2 데이터 라인(DL2)으로 전송된다.
반면, 판별 신호(LOCK_POINT)가 제 2 레벨이면, 데이터 래치 클럭(CLKOUT)의 라이징 에지에서 래치되는 내부 데이터(DATA_RX)가 제 2 데이터 라인(DL2)으로 전송되고, 데이터 래치 클럭(CLKOUT)의 폴링 에지에서 래치되는 내부 데이터(DATA_RX)가 제 1 데이터 라인(DL1)으로 전송된다.
이렇게 함으로써, 데이터 정렬부(50)는 데이터 래치 클럭(CLKOUT)의 위상 지연 정도에 상관 없이 내부 데이터(DATA_RX) 중 하이 레벨 구간 데이터와 로우 레벨 구간 데이터를 제 1 및 제 2 데이터 라인(DL1, DL2)으로 구분하여 정렬할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 수신부 20 : 클럭 수신부
30, 30A, 30B : 지연 고정 루프 31 : 제 1 가변 지연부
32 : 제 2 가변 지연부 33 : 위상 비교부
34 : 클럭 전송부 35 : 모델 지연부
40 : 판별부 50 : 데이터 정렬부
41 : 검출부 42 : 출력부
51 : 제 1 클럭 선택부 52 : 제 2 클럭 선택부
53 : 제 1 플립플롭 54 : 제 2 플립플롭

Claims (20)

  1. 외부 클럭을 수신하여 기준 클럭으로 출력하는 클럭 수신부;
    상기 기준 클럭을 가변 지연량만큼 지연하여 데이터 래치 클럭을 생성하는 지연 고정 루프;
    상기 데이터 래치 클럭에 동기하여 외부 데이터를 수신하여 내부 데이터로 출력하는 데이터 수신부; 및
    상기 지연 고정 루프가 락킹(locking)되면, 상기 기준 클럭과 상기 데이터 래치 클럭의 위상 차이를 검출하여 판별 신호를 생성하는 판별부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 지연 고정 루프는,
    상기 기준 클럭의 지연량을 지연량 조절 코드에 응답하여 조절하여 상기 데이터 래치 클럭으로 출력하는 제 1 가변 지연부;
    상기 데이터 래치 클럭의 지연량을 상기 지연량 조절 코드에 응답하여 조절하여 피드백 클럭으로 출력하는 제 2 가변 지연부; 및
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 지연량 조절 코드를 생성하는 위상 비교부를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 가변 지연부는 상기 지연량 조절 코드에 응답하여 실질적으로 동일하게 지연량을 조절하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 위상 비교부는,
    상기 기준 클럭의 반전 클럭과 상기 피드백 클럭의 위상이 실질적으로 동일해지는 경우 상기 지연 고정 루프가 락킹되었음을 의미하는 디엘엘 락킹 신호를 생성하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 판별부는,
    상기 데이터 래치 클럭에 동기하여 상기 기준 클럭의 레벨을 검출하여 검출 신호를 생성하는 검출부; 및
    상기 지연 고정 루프가 락킹되면, 상기 검출 신호에 응답하여 상기 판별 신호를 출력하는 출력부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 검출부는,
    상기 데이터 래치 클럭의 라이징 에지에서 상기 기준 클럭의 레벨이 하이 레벨이면 제 1 레벨의 상기 검출 신호를 생성하고,
    상기 데이터 래치 클럭의 라이징 에지에서 상기 기준 클럭의 레벨이 로우 레벨이면 제 2 레벨의 상기 검출 신호를 생성하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 검출부는,
    상기 데이터 래치 클럭에 동기하여 상기 기준 클럭을 수신하는 플립 플롭을 포함하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 출력부는,
    제 1 레벨의 상기 검출 신호를 수신하면 제 1 레벨의 상기 판별 신호를 출력하고, 제 2 레벨의 상기 검출 신호를 수신하면 제 2 레벨의 상기 판별 신호를 출력하는 반도체 장치.
  9. 외부 클럭을 수신하여 기준 클럭으로 출력하는 클럭 수신부;
    상기 기준 클럭을 가변 지연량만큼 지연하여 데이터 래치 클럭을 생성하는 지연 고정 루프;
    상기 데이터 래치 클럭에 동기하여 외부 데이터를 수신하여 내부 데이터로 출력하는 데이터 수신부;
    상기 지연 고정 루프가 락킹(locking)되면, 상기 기준 클럭과 상기 데이터 래치 클럭의 위상 차이를 검출하여 판별 신호를 생성하는 판별부; 및
    상기 판별 신호에 응답하여 상기 내부 데이터들을 제 1 및 제 2 데이터 라인에 구분하여 정렬하는 데이터 정렬부를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 지연 고정 루프는,
    상기 기준 클럭의 지연량을 지연량 조절 코드에 응답하여 조절하는 제 1 가변 지연부;
    상기 제 1 가변 지연부의 출력 클럭을 전송하여 상기 데이터 수신부로 제공되는 상기 데이터 래치 클럭으로 출력하는 클럭 전송부;
    상기 클럭 전송부의 지연량을 모델링하여 상기 데이터 래치 클럭을 지연시키는 모델 지연부;
    상기 모델 지연부의 출력 클럭의 지연량을 상기 지연량 조절 코드에 응답하여 조절하여 피드백 클럭으로 출력하는 제 2 가변 지연부; 및
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 지연량 조절 코드를 생성하는 위상 비교부를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 가변 지연부는 상기 지연량 조절 코드에 응답하여 실질적으로 동일하게 지연량을 조절하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 위상 비교부는,
    상기 기준 클럭의 반전 클럭과 상기 피드백 클럭의 위상이 실질적으로 동일해지는 경우 상기 지연 고정 루프가 락킹되었음을 의미하는 디엘엘 락킹 신호를 생성하는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 판별부는,
    상기 데이터 래치 클럭에 동기하여 상기 기준 클럭의 레벨을 검출하여 검출 신호를 생성하는 검출부; 및
    상기 지연 고정 루프가 락킹되면, 상기 검출 신호에 응답하여 상기 판별 신호를 출력하는 출력부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 검출부는,
    상기 데이터 래치 클럭의 라이징 에지에서 상기 기준 클럭의 레벨이 하이 레벨이면 제 1 레벨의 상기 검출 신호를 생성하고,
    상기 데이터 래치 클럭의 라이징 에지에서 상기 기준 클럭의 레벨이 로우 레벨이면 제 2 레벨의 상기 검출 신호를 생성하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 검출부는,
    상기 데이터 래치 클럭에 동기하여 상기 기준 클럭을 수신하는 플립 플롭을 포함하는 반도체 장치.
  16. 제 1 항에 있어서,
    상기 외부 클럭과 상기 외부 데이터를 동 위상으로 입력되는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 데이터 정렬부는,
    상기 판별 신호가 제 1 레벨이면, 상기 내부 데이터 중 상기 데이터 래치 클럭의 라이징 에지에서 래치되는 데이터를 상기 제 1 데이터 라인으로, 상기 데이터 래치 클럭의 폴링 에지에서 래치되는 데이터를 상기 제 2 데이터 라인으로 정렬하고,
    상기 판별 신호가 제 2 레벨이면, 상기 내부 데이터 중 상기 데이터 래치 클럭의 폴링 에지에서 래치되는 데이터를 상기 제 1 데이터 라인으로, 상기 데이터 래치 클럭의 라이징 에지에서 래치되는 데이터를 상기 제 2 데이터 라인으로 정렬하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 데이터 정렬부는,
    상기 판별 신호에 응답하여 상기 데이터 래치 클럭 및 반전 데이터 래치 클럭 중 어느 하나를 선택하여 제 1 클럭으로 출력하는 제 1 클럭 선택부;
    상기 제 1 클럭에 동기하여 상기 내부 데이터를 래치하여 상기 제 1 데이터 라인으로 출력하는 제 1 플립플롭;
    상기 판별 신호에 응답하여 상기 데이터 래치 클럭 및 상기 반전 데이터 래치 클럭 중 어느 하나를 선택하여 제 2 클럭으로 출력하는 제 2 클럭 선택부; 및
    상기 제 2 클럭에 동기하여 상기 내부 데이터를 래치하여 상기 제 2 데이터 라인으로 출력하는 제 2 플립플롭을 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 1 클럭 선택부는,
    상기 판별 신호가 제 1 레벨이면 상기 데이터 래치 클럭을 상기 제 1 클럭으로 제공하고, 상기 판별 신호가 제 2 레벨이면 상기 반전 데이터 래치 클럭을 상기 제 1 클럭으로 제공하는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 제 2 클럭 선택부는,
    상기 판별 신호가 제 1 레벨이면 상기 반전 데이터 래치 클럭을 상기 제 2 클럭으로 제공하고, 상기 판별 신호가 제 2 레벨이면 상기 데이터 래치 클럭을 상기 제 2 클럭으로 제공하는 반도체 장치.
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