TWI754303B - 等化器電路、記憶體儲存裝置及訊號調整方法 - Google Patents

等化器電路、記憶體儲存裝置及訊號調整方法 Download PDF

Info

Publication number
TWI754303B
TWI754303B TW109120304A TW109120304A TWI754303B TW I754303 B TWI754303 B TW I754303B TW 109120304 A TW109120304 A TW 109120304A TW 109120304 A TW109120304 A TW 109120304A TW I754303 B TWI754303 B TW I754303B
Authority
TW
Taiwan
Prior art keywords
signal
adjustment
control
control code
circuit
Prior art date
Application number
TW109120304A
Other languages
English (en)
Other versions
TW202201395A (zh
Inventor
洪振紘
孫世洋
陳聖文
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW109120304A priority Critical patent/TWI754303B/zh
Priority to US16/916,137 priority patent/US11062781B1/en
Publication of TW202201395A publication Critical patent/TW202201395A/zh
Application granted granted Critical
Publication of TWI754303B publication Critical patent/TWI754303B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing

Landscapes

  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Dc Digital Transmission (AREA)

Abstract

一種等化器電路、記憶體儲存裝置及訊號調整方法。所述等化器電路用以接收輸入訊號、參考電壓訊號及感測時脈訊號並產生誤差訊號。所述等化器電路更用以根據所述誤差訊號產生第一調整訊號與第二調整訊號。所述等化器電路更用以根據所述第一調整訊號與所述第二調整訊號的至少其中之一將控制碼從第一控制碼更新為第二控制碼並根據所述控制碼產生調整控制訊號。所述等化器電路更用以根據所述調整控制訊號產生回授控制訊號，以將所述控制碼從所述第二控制碼回復為所述第一控制碼。

Description

等化器電路、記憶體儲存裝置及訊號調整方法
本發明是有關於一種訊號調整技術，且特別是有關於一種等化器電路、記憶體儲存裝置及訊號調整方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
為了確保資料接收的正確性，大部分的記憶體儲存裝置中都設置有等化器，以對輸入訊號進行補償。在一般的等化器校正技術中，可藉由評估等化器所輸出的訊號的誤碼率(Bit Error Rate, BER)來評估等化器的校正狀態及/或所使用的參數的好壞。此外，等化器的校正狀態也影響所輸出的訊號的眼寬及/或眼高。
然而，常見的等化器本體並不涉及訊號的眼寬及/或眼高偵測。若欲偵測所輸出的訊號的眼寬及/或眼高，則需要額外設置眼寬偵測器及/或眼高偵測器，進而導致電路布局面積加大。
本發明提供一種等化器電路、記憶體儲存裝置及訊號調整方法，可讓等化器電路收斂在訊號誤差較大處，進而將此處測得的資訊用於後續的眼高及/或眼寬偵測等應用。
本發明的範例實施例提供一種等化器電路，其包括訊號接收電路、邏輯處理電路、調整控制電路及時序回授電路。所述訊號接收電路用以接收輸入訊號、參考電壓訊號及感測時脈訊號並產生誤差訊號。所述邏輯處理電路耦接至所述訊號接收電路並用以根據所述誤差訊號產生第一調整訊號與第二調整訊號。所述調整控制電路耦接至所述邏輯處理電路並用以根據所述第一調整訊號與所述第二調整訊號的至少其中之一將控制碼從第一控制碼更新為第二控制碼並根據所述控制碼產生調整控制訊號。所述調整控制訊號用以調整所述參考電壓訊號與所述感測時脈訊號的其中之一，且所述第一控制碼不同於所述第二控制碼。所述時序回授電路耦接至所述調整控制電路並用以根據所述調整控制訊號產生回授控制訊號至所述調整控制電路，以指示所述調整控制電路將所述控制碼從所述第二控制碼回復為所述第一控制碼。
在本發明的一範例實施例中，所述訊號接收電路包括比較器，其耦接至所述邏輯處理電路。所述比較器用以根據所述感測時脈訊號比較所述輸入訊號與所述參考電壓訊號並根據比較結果產生所述誤差訊號。
在本發明的一範例實施例中，所述調整控制電路包括暫存器，其耦接至所述邏輯處理電路。所述暫存器用以儲存所述控制碼。
在本發明的一範例實施例中，所述的等化器電路更包括電壓控制電路，其耦接至所述調整控制電路與所述訊號接收電路。所述電壓控制電路用以根據所述調整控制訊號調整所述參考電壓訊號。
在本發明的一範例實施例中，所述的等化器電路更包括可控式時脈產生器，其耦接至所述調整控制電路與所述訊號接收電路。所述可控式時脈產生器用以根據所述調整控制訊號調整所述感測時脈訊號。
在本發明的一範例實施例中，所述時序回授電路更用以切斷所述第一調整訊號與所述第二調整訊號的其中之一的訊號傳輸路徑，以使所述調整控制電路無法接收到所述第一調整訊號與所述第二調整訊號的所述其中之一。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、記憶體控制電路單元及等化器電路。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述等化器電路設置於所述連接介面單元、所述可複寫式非揮發性記憶體模組及所述記憶體控制電路單元的至少其中之一中。所述等化器電路用以接收輸入訊號、參考電壓訊號及感測時脈訊號並產生誤差訊號。所述等化器電路更用以根據所述誤差訊號產生第一調整訊號與第二調整訊號。所述等化器電路更用以根據所述第一調整訊號與所述第二調整訊號的至少其中之一將控制碼從第一控制碼更新為第二控制碼並根據所述控制碼產生調整控制訊號。所述調整控制訊號用以調整所述參考電壓訊號與所述感測時脈訊號的其中之一，且所述第一控制碼不同於所述第二控制碼。所述等化器電路更用以根據所述調整控制訊號產生回授控制訊號，以將所述控制碼從所述第二控制碼回復為所述第一控制碼。
在本發明的一範例實施例中，所述等化器電路包括比較器，其用以根據所述感測時脈訊號比較所述輸入訊號與所述參考電壓訊號並根據比較結果產生所述誤差訊號。
在本發明的一範例實施例中，所述等化器電路包括暫存器，其用以儲存所述控制碼。
在本發明的一範例實施例中，所述等化器電路包括電壓控制電路，其用以根據所述調整控制訊號調整所述參考電壓訊號。
在本發明的一範例實施例中，所述等化器電路包括可控式時脈產生器，其用以根據所述調整控制訊號調整所述感測時脈訊號。
在本發明的一範例實施例中，所述等化器電路更用以切斷所述第一調整訊號與所述第二調整訊號的其中之一的訊號傳輸路徑。
本發明的範例實施例另提供一種訊號調整方法，其用於記憶體儲存裝置。所述訊號調整方法包括：接收輸入訊號、參考電壓訊號及感測時脈訊號並產生誤差訊號；根據所述誤差訊號產生第一調整訊號與第二調整訊號；根據所述第一調整訊號與所述第二調整訊號的至少其中之一將控制碼從第一控制碼更新為第二控制碼並根據所述控制碼產生調整控制訊號，其中所述調整控制訊號用以調整所述參考電壓訊號與所述感測時脈訊號的其中之一，且所述第一控制碼不同於所述第二控制碼；以及根據所述調整控制訊號產生回授控制訊號，以將所述控制碼從所述第二控制碼回復為所述第一控制碼。
在本發明的一範例實施例中，產生所述誤差訊號的步驟包括：根據所述感測時脈訊號比較所述輸入訊號與所述參考電壓訊號並根據比較結果產生所述誤差訊號。
在本發明的一範例實施例中，所述第一調整訊號用以將所述控制碼增加第一預設值，且所述第二調整訊號用以將所述控制碼減少第二預設值。
在本發明的一範例實施例中，所述的訊號調整方法更包括：儲存所述控制碼於暫存器。
在本發明的一範例實施例中，所述的訊號調整方法更包括：由電壓控制電路根據所述調整控制訊號調整所述參考電壓訊號。
在本發明的一範例實施例中，所述的訊號調整方法更包括：由可控式時脈產生器根據所述調整控制訊號調整所述感測時脈訊號。
在本發明的一範例實施例中，所述的訊號調整方法更包括：切斷所述第一調整訊號與所述第二調整訊號的其中之一的訊號傳輸路徑。
基於上述，在等化器電路收斂過程中，回授控制訊號被額外加入並用於對收斂過程中產生的控制碼進行時序回授。藉此，等化器電路可穩定收斂在訊號誤差較大處，進而可將此處測得的資訊用於後續的眼高及/或眼寬偵測等應用。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的等化器電路的示意圖。請參照圖1，一般來說，訊號(亦稱為輸入訊號)S_in從訊號發送端傳送至訊號接收端的過程中，可能會受到通道干擾而產生雜訊。此雜訊會影響訊號S_in在接收端的訊號品質，例如導致訊號S_in的眼寬及/或眼高變窄，進而影響接收端的訊號分析效能。等化器電路100可設置於訊號接收端並可根據不同的操作參數來對訊號S_in進行調變與補償，以改善訊號S_in的訊號品質，例如加大訊號S_in的眼寬及/或眼高。此外，根據訊號S_in的調變與補償結果，等化器電路100所使用的操作參數可被改變，以嘗試改善等化器電路100對於訊號S_in的補償能力。
在以下範例實施例中，是以採用ss LMS(sign-sign Least-Mean-Square)演算法的等化器電路100作為範例，但本發明不限於此。在其他範例實施例中，等化器電路100還可以採用其他類型的演算法，例如se(sign-error) LMS或sd(sign-data) LMS等。
等化器電路100包括訊號接收電路11、邏輯處理電路12、調整控制電路13及時序回授電路14。訊號接收電路11用以接收訊號S_in、訊號(亦稱為參考電壓訊號)S_ref及訊號(亦稱為感測時脈訊號)S_clk並產生訊號(亦稱為誤差訊號)S_error。
在一範例實施例中，訊號接收電路11包括比較器101。比較器101可根據訊號S_clk來比較訊號S_in與S_ref並根據比較結果產生訊號S_error。換言之，訊號S_error可反映訊號S_in與S_ref之間的差異(例如電壓差或相位差)。
邏輯處理電路12耦接至訊號接收電路11並用以根據訊號S_error產生訊號(亦稱為第一調整訊號)S_up與訊號(亦稱為第二調整訊號)S_dn。在一段預設時間範圍內，訊號S_up的產生與訊號S_dn的產生會受到訊號S_error影響。例如，根據訊號S_error，邏輯處理電路12會嘗試藉由訊號S_up與S_dn來使訊號S_error收斂。
調整控制電路13耦接至邏輯處理電路12。調整控制電路13用以接收訊號S_up與S_dn並根據訊號S_up與S_dn的至少其中之一更新一個控制碼，例如，將此控制碼從當前的碼(亦稱為第一控制碼)更新為新的碼(亦稱為第二控制碼)。第一控制碼可不同於第二控制碼。例如，第一控制碼的數值可不同於第二控制碼的數值。調整控制電路13可根據此控制碼產生訊號(亦稱為調整控制訊號)S_adj。訊號S_adj可反映當前的控制碼。在一範例實施例中，訊號S_adj可用以調整訊號S_ref與S_clk的其中之一。
在一範例實施例中，訊號S_up可用以將所述控制碼增加一個預設值(亦稱為第一預設值)，而訊號S_dn則可用以將所述控制碼減少一個預設值(亦稱為第二預設值)。第一預設值可相同或不同於第二預設值，本發明不加以限制。須注意的是，在不同的範例實施例中，第一控制碼的數值可大於第二控制碼的數值或者第一控制碼的數值可小於第二控制碼的數值，本發明不加以限制。
在一範例實施例中，調整控制電路13包括暫存器102。暫存器102可用以儲存所述控制碼。例如，所述控制碼可為2進位或10進位的數值，本發明不加以限制。
時序回授電路14耦接至調整控制電路13並用以根據訊號S_adj產生訊號(亦稱為回授控制訊號)S_t。時序回授電路14可將訊號S_t傳送至調整控制電路13，以指示調整控制電路13將所述控制碼從第二控制碼回復至第一控制碼。在一範例實施例中，將所述控制碼從第二控制碼回復至第一控制碼之操作可稱為時序回授(timing feedback)。
在一範例實施例中，在將控制碼從第一控制碼更新為第二控制碼後，調整控制電路13可從時序回授電路14接收訊號S_t。根據訊號S_t，調整控制電路13可對當前的控制碼執行時序回授，以將控制碼的數值回復到一段時間之前使用的數值。
在一範例實施例中，根據訊號S_up及/或S_dn而將控制碼從第一控制碼更新為第二控制碼之操作(亦稱為第一操作)，可使得等化器電路100收斂至一個預設穩態位置。當處於預設穩態位置時，等化器電路100對訊號S_in的取樣結果會處於訊號S_in的多個取樣點的中心位置(例如在此中心位置附近震盪)附近。因此，當處於預設穩態位置時，訊號S_in的誤碼率通常較低。換言之，在一範例實施例中，第一操作可用以降低訊號S_in的誤碼率。
在一範例實施例中，根據訊號S_t而將控制碼從第二控制碼回復為第一控制碼之操作(亦稱為第二操作)，可使等化器電路100脫離上述預設穩態位置並收斂到一個新的穩態位置。在新的穩態位置，訊號S_in的誤碼率會被提高。換言之，在一範例實施例中，第二操作(或時序回授)可提高訊號S_in的誤碼率。
圖2是根據本發明的一範例實施例所繪示的等化器電路收斂至預設穩態位置的示意圖。請參照圖1與圖2，標準點SP可以是訊號S_ref與S_clk的其中之一。在等化器電路100的收斂過程中，根據訊號S_up及/或S_dn，標準點SP(例如訊號S_ref的電壓或訊號S_clk的取樣時脈)可以被持續調整並最終收斂至多個取樣點的中心位置附近，使得標準點SP兩側的取樣點的數目約略相等。此時，可視為等化器電路100收斂至預設穩態位置，且標準點SP在此些取樣點的中心位置附近震盪。
圖3是根據本發明的一範例實施例所繪示的等化器電路收斂至新的穩態位置的示意圖。請參照圖1與圖3，相較於圖2的範例實施例，在圖3的範例實施例中，根據訊號S_t，等化器電路100會脫離原先的預設穩態位置並收斂至新的穩態位置。例如，在新的穩態位置，標準點SP(例如訊號S_ref的電壓或訊號S_clk的取樣時脈)會移動至訊號S_in的誤碼率較高的取樣位置，並在此位置附近震盪。此時，標準點SP一側(例如上方)的取樣點的總數明顯多於準點SP另一側(例如下方)的取樣點的總數，如圖3所示。
在一範例實施例中，當等化器電路100收斂至新的穩態位置時，這個誤碼率較高的取樣位置可視為是訊號S_in的訊號邊緣。此訊號邊緣可以反映訊號S_in的上邊緣、下邊緣、左邊緣或右邊緣。因此，在一範例實施例中，於新的穩態位置所測得的數值即可用於評估訊號S_in的眼寬或眼高。
請回到圖1，在一範例實施例中，時序回授電路14還可用以切斷訊號S_up與S_dn的其中之一的訊號傳輸路徑，以使調整控制電路13無法接收到邏輯處理電路12所產生的訊號S_up或S_dn。藉此，可使得等化器電路100脫離預設穩態位置並逐漸收斂至新的穩態位置。
圖4是根據本發明的一範例實施例所繪示的切斷第一調整訊號的訊號傳輸路徑的示意圖。圖5是根據本發明的一範例實施例所繪示的等化器電路收斂至新的穩態位置的示意圖。
請參照圖4與圖5，在一範例實施例中，時序回授訊號14可切斷訊號S_up在邏輯處理電路12與調整控制電路13之間的訊號傳遞路徑401。在切斷訊號傳遞路徑401後，邏輯處理電路12仍可正常產生訊號S_up與S_dn，但是，只有訊號S_dn可被調整控制電路13接收。因此，根據訊號S_dn，暫存器102中的控制碼的數值可被逐漸減少(即從第一控制碼更新為第二控制碼)。同時，受持續減少的控制碼影響，標準點SP也可持續下降。
另一方面，時序回授訊號14可根據訊號S_adj偵測等化器電路100當前的收斂狀態或當前控制碼的數值。若等化器電路100當前的收斂狀態符合一預設條件或當前控制碼的數值符合一預設值(例如小於此預設值)，時序回授電路14可送出訊號S_t至調整控制電路13。根據訊號S_t，調整控制電路13可對暫存器102中的控制碼執行時序回授，以將控制碼所對應的數值回復到一段時間之前使用的較大的數值。因此，根據此控制碼，標準點SP可被提高至新的穩態位置中的相應位置。依此類推，標準點SP可持續根據訊號S_dn與S_t而在誤碼率較高的位置附近上下震盪，如圖5所示。
在一範例實施例中，標準點SP可對應訊號S_ref的電壓準位。若標準點SP上升，表示訊號S_ref的電壓準位提高。若標準點SP下降，表示訊號S_ref的電壓準位降低。
圖6是根據本發明的一範例實施例所繪示的等化器電路的示意圖。請參照圖6，在一範例實施例中，等化器電路600更包括電壓控制電路61。電壓控制電路61耦接至訊號接收電路11與時序回授電路14。電壓控制電路61可根據訊號S_adj調整訊號S_ref。
以圖5的範例實施例為例，在將標準點SP(即訊號S_ref)控制於新的穩態位置中的相應電壓位置後，訊號S_ref當前的電壓準位即可用於評估訊號S_in的眼高。例如，在使用訊號S_ref來量測訊號S_in的眼的上邊緣時，在將標準點SP(即訊號S_ref)控制於新的穩態位置中的相應電壓位置後，訊號S_ref當前的電壓準位可作為訊號S_in的眼的上邊緣的位置。類似的，在使用訊號S_ref來量測訊號S_in的眼的下邊緣時，在將標準點SP(即訊號S_ref)控制於新的穩態位置中的相應電壓位置後，訊號S_ref當前的電壓準位可作為訊號S_in的眼的下邊緣的位置。所獲得的上邊緣的位置與下邊緣的位置之間的高度差即可視為訊號S_in的眼高。
在一範例實施例中，標準點SP也可對應訊號S_clk的取樣時脈。若標準點SP上升，表示訊號S_clk的取樣時脈在時間上向前。若標準點SP下降，表示訊號S_clk的取樣時脈在時間上向後。
圖7是根據本發明的一範例實施例所繪示的等化器電路的示意圖。請參照圖7，在一範例實施例中，等化器電路700更包括可控式時脈產生器71。可控式時脈產生器71耦接至訊號接收電路11與時序回授電路14。可控式時脈產生器71可根據訊號S_adj調整訊號S_clk。例如，可控式時脈產生器71可根據訊號S_adj調整訊號S_clk的時脈位置(例如相位)。
同樣以圖5的範例實施例為例，在將標準點SP(即訊號S_clk)控制於新的穩態位置中的相應時脈位置後，訊號S_clk的時脈位置即可用於評估訊號S_in的眼寬。例如，在使用訊號S_clk來量測訊號S_in的眼的左邊緣時，在將標準點SP(即訊號S_clk)控制於新的穩態位置中的相應時脈位置後，訊號S_clk當前的時脈位置可作為訊號S_in的眼的左邊緣的位置。類似的，在使用訊號S_clk來量測訊號S_in的眼的右邊緣時，在將標準點SP(即訊號S_clk)控制於新的穩態位置中的相應時脈位置後，訊號S_clk當前的時脈位置可作為訊號S_in的眼的右邊緣的位置。所獲得的左邊緣的位置與右邊緣的位置之間的時間差即可視為訊號S_in的眼寬。
在一範例實施例中，即便未在等化器電路100、600或700中額外加入眼寬偵測器及/或眼高偵測器，訊號S_in的眼寬及/或眼高也可以直接藉由將等化器電路100、600或700控制於新的穩態位置而測得。此外，須注意的是，在圖4與圖5的範例實施例中，雖然是以切斷訊號S_up的訊號傳輸路徑401作為範例，然而，在另一範例實施例中，亦可以是切斷訊號S_dn的訊號傳輸路徑來取代。或者，在另一範例實施例中，即便未切斷訊號S_up與S_dn的訊號傳輸路徑，仍可以藉由執行時序回授來適當地調整控制碼以使得等化器電路100、600或700收斂至新的穩態位置。
在一範例實施例中，等化器電路100、600或700可設置在記憶體儲存裝置中，以接收來自主機系統的訊號S_in。然而，在另一範例實施例中，等化器電路100、600或700亦可設置於其他類型的電子裝置中，而不限於記憶體儲存裝置。
圖8是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖8，記憶體儲存裝置80可以與一主機系統一起使用，而主機系統可將資料寫入至記憶體儲存裝置80或從記憶體儲存裝置80中讀取資料。例如，所提及的主機系統為可實質地與記憶體儲存裝置80配合以儲存資料的任意系統，例如，桌上型電腦、筆記型電腦、數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等。
記憶體儲存裝置80包括連接介面單元81、記憶體控制電路單元82及可複寫式非揮發性記憶體模組83。連接介面單元81用於將記憶體儲存裝置80連接至主機系統。在一範例實施例中，連接介面單元81是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元81亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準或其他適合的標準。連接介面單元81可與記憶體控制電路單元82封裝在一個晶片中，或者連接介面單元81也可以是佈設於一包含記憶體控制電路單元82之晶片外。
記憶體控制電路單元82用以根據主機系統的指令在可複寫式非揮發性記憶體模組83中進行資料的寫入、讀取與抹除等運作。可複寫式非揮發性記憶體模組83是耦接至記憶體控制電路單元82並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組83可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組83中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組83中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組83的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在一範例實施例中，圖8的可複寫式非揮發性記憶體模組83亦稱為快閃記憶體模組。在一範例實施例中，圖8的記憶體控制電路單元82亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，等化器電路100、600或700可設置於圖8的連接介面單元81、記憶體控制電路單元82及/或可複寫式非揮發性記憶體模組83中，以用以對所接收到的訊號S_in進行調變。
圖9是根據本發明的一範例實施例所繪示的訊號調整方法的流程圖。請參照圖9，在步驟S901中，接收輸入訊號、參考電壓訊號及感測時脈訊號並產生誤差訊號。在步驟S902中，根據所述誤差訊號產生第一調整訊號與第二調整訊號。在步驟S903中，根據所述第一調整訊號與所述第二調整訊號的至少其中之一將控制碼從第一控制碼更新為第二控制碼並根據所述控制碼產生調整控制訊號。所述調整控制訊號用以調整所述參考電壓訊號與所述感測時脈訊號的其中之一，且所述第一控制碼不同於所述第二控制碼。在步驟S904中，根據所述調整控制訊號產生回授控制訊號，以將所述控制碼從所述第二控制碼回復為所述第一控制碼。
然而，圖9中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在等化器電路收斂過程中，回授控制訊號會被額外加入並用於對收斂過程中產生的控制碼進行時序回授。藉此，等化器電路可穩定收斂在訊號誤差較大處，進而可將此處測得的資訊用於後續的眼高及/或眼寬偵測等應用。
100, 600, 700: 等化器電路 11: 訊號接收電路 12: 邏輯處理電路 13: 調整控制電路 14: 時序回授電路 101: 比較器 102: 暫存器 S_in, S_ref, S_clk, S_error, S_up, S_dn, S_adj, S_t:訊號 SP: 標準點 401: 訊號傳遞路徑 61: 電壓控制電路 71: 可控式時脈產生器 80: 記憶體儲存裝置 81: 連接介面單元 82: 記憶體控制電路單元 83: 可複寫式非揮發性記憶體模組 S901:步驟(接收輸入訊號、參考電壓訊號及感測時脈訊號並產生誤差訊號) S902:步驟(根據所述誤差訊號產生第一調整訊號與第二調整訊) S903:步驟(根據所述第一調整訊號與所述第二調整訊號的至少其中之一將控制碼從第一控制碼更新為第二控制碼並根據所述控制碼產生調整控制訊號) S904:步驟(根據所述調整控制訊號產生回授控制訊號，以將所述控制碼從所述第二控制碼回復為所述第一控制碼)
圖1是根據本發明的一範例實施例所繪示的等化器電路的示意圖。 圖2是根據本發明的一範例實施例所繪示的等化器電路收斂至預設穩態位置的示意圖。 圖3是根據本發明的一範例實施例所繪示的等化器電路收斂至新的穩態位置的示意圖。 圖4是根據本發明的一範例實施例所繪示的切斷第一調整訊號的訊號傳輸路徑的示意圖。 圖5是根據本發明的一範例實施例所繪示的等化器電路收斂至新的穩態位置的示意圖。 圖6是根據本發明的一範例實施例所繪示的等化器電路的示意圖。 圖7是根據本發明的一範例實施例所繪示的等化器電路的示意圖。 圖8是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖9是根據本發明的一範例實施例所繪示的訊號調整方法的流程圖。
S901:步驟(接收輸入訊號、參考電壓訊號及感測時脈訊號並產生誤差訊號) S902:步驟(根據所述誤差訊號產生第一調整訊號與第二調整訊) S903:步驟(根據所述第一調整訊號與所述第二調整訊號的至少其中之一將控制碼從第一控制碼更新為第二控制碼並根據所述控制碼產生調整控制訊號) S904:步驟(根據所述調整控制訊號產生回授控制訊號，以將所述控制碼從所述第二控制碼回復為所述第一控制碼)

Claims (21)

  1. 一種等化器電路，包括： 一訊號接收電路，用以接收一輸入訊號、一參考電壓訊號及一感測時脈訊號並產生一誤差訊號； 一邏輯處理電路，耦接至該訊號接收電路並用以根據該誤差訊號產生一第一調整訊號與一第二調整訊號； 一調整控制電路，耦接至該邏輯處理電路並用以根據該第一調整訊號與該第二調整訊號的至少其中之一將一控制碼從一第一控制碼更新為一第二控制碼並根據該控制碼產生一調整控制訊號，其中該調整控制訊號用以調整該參考電壓訊號與該感測時脈訊號的其中之一，且該第一控制碼不同於該第二控制碼；以及 一時序回授電路，耦接至該調整控制電路並用以根據該調整控制訊號產生一回授控制訊號至該調整控制電路，以指示該調整控制電路將該控制碼從該第二控制碼回復為該第一控制碼。
  2. 如請求項1所述的等化器電路，其中該訊號接收電路包括： 一比較器，耦接至該邏輯處理電路， 其中該比較器用以根據該感測時脈訊號比較該輸入訊號與該參考電壓訊號並根據一比較結果產生該誤差訊號。
  3. 如請求項1所述的等化器電路，其中該第一調整訊號用以將該控制碼增加一第一預設值，且該第二調整訊號用以將該控制碼減少一第二預設值。
  4. 如請求項1所述的等化器電路，其中該調整控制電路包括： 一暫存器，耦接至該邏輯處理電路， 其中該暫存器用以儲存該控制碼。
  5. 如請求項1所述的等化器電路，更包括： 一電壓控制電路，耦接至該調整控制電路與該訊號接收電路， 其中該電壓控制電路用以根據該調整控制訊號調整該參考電壓訊號。
  6. 如請求項1所述的等化器電路，更包括： 一可控式時脈產生器，耦接至該調整控制電路與該訊號接收電路， 其中該可控式時脈產生器用以根據該調整控制訊號調整該感測時脈訊號。
  7. 如請求項1所述的等化器電路，其中該時序回授電路更用以切斷該第一調整訊號與該第二調整訊號的其中之一的一訊號傳輸路徑，以使該調整控制電路無法接收到該第一調整訊號與該第二調整訊號的該其中之一。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組； 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組；以及 一等化器電路，設置於該連接介面單元、該可複寫式非揮發性記憶體模組及該記憶體控制電路單元的至少其中之一中， 其中該等化器電路用以接收一輸入訊號、一參考電壓訊號及一感測時脈訊號並產生一誤差訊號， 該等化器電路更用以根據該誤差訊號產生一第一調整訊號與一第二調整訊號； 該等化器電路更用以根據該第一調整訊號與該第二調整訊號的至少其中之一將一控制碼從一第一控制碼更新為一第二控制碼並根據該控制碼產生一調整控制訊號，其中該調整控制訊號用以調整該參考電壓訊號與該感測時脈訊號的其中之一，且該第一控制碼不同於該第二控制碼，並且 該等化器電路更用以根據該調整控制訊號產生一回授控制訊號，以將該控制碼從該第二控制碼回復為該第一控制碼。
  9. 如請求項8所述的記憶體儲存裝置，其中該等化器電路包括： 一比較器，用以根據該感測時脈訊號比較該輸入訊號與該參考電壓訊號並根據一比較結果產生該誤差訊號。
  10. 如請求項8所述的記憶體儲存裝置，其中該第一調整訊號用以將該控制碼增加一第一預設值，且該第二調整訊號用以將該控制碼減少一第二預設值。
  11. 如請求項8所述的記憶體儲存裝置，其中該等化器電路包括： 一暫存器，用以儲存該控制碼。
  12. 如請求項8所述的記憶體儲存裝置，其中該等化器電路包括： 一電壓控制電路，用以根據該調整控制訊號調整該參考電壓訊號。
  13. 如請求項8所述的記憶體儲存裝置，其中該等化器電路包括： 一可控式時脈產生器，用以根據該調整控制訊號調整該感測時脈訊號。
  14. 如請求項8所述的記憶體儲存裝置，其中該等化器電路更用以切斷該第一調整訊號與該第二調整訊號的其中之一的一訊號傳輸路徑。
  15. 一種訊號調整方法，用於一記憶體儲存裝置，該訊號調整方法包括： 接收一輸入訊號、一參考電壓訊號及一感測時脈訊號並產生一誤差訊號； 根據該誤差訊號產生一第一調整訊號與一第二調整訊號； 根據該第一調整訊號與該第二調整訊號的至少其中之一將一控制碼從一第一控制碼更新為一第二控制碼並根據該控制碼產生一調整控制訊號，其中該調整控制訊號用以調整該參考電壓訊號與該感測時脈訊號的其中之一，且該第一控制碼不同於該第二控制碼；以及 根據該調整控制訊號產生一回授控制訊號，以將該控制碼從該第二控制碼回復為該第一控制碼。
  16. 如請求項15所述的訊號調整方法，其中產生該誤差訊號的步驟包括： 根據該感測時脈訊號比較該輸入訊號與該參考電壓訊號並根據一比較結果產生該誤差訊號。
  17. 如請求項15所述的訊號調整方法，其中該第一調整訊號用以將該控制碼增加一第一預設值，且該第二調整訊號用以將該控制碼減少一第二預設值。
  18. 如請求項15所述的訊號調整方法，更包括： 儲存該控制碼於一暫存器。
  19. 如請求項15所述的訊號調整方法，更包括： 由一電壓控制電路根據該調整控制訊號調整該參考電壓訊號。
  20. 如請求項15所述的訊號調整方法，更包括： 由一可控式時脈產生器根據該調整控制訊號調整該感測時脈訊號。
  21. 如請求項15所述的訊號調整方法，更包括： 切斷該第一調整訊號與該第二調整訊號的其中之一的一訊號傳輸路徑。
TW109120304A 2020-06-17 2020-06-17 等化器電路、記憶體儲存裝置及訊號調整方法 TWI754303B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109120304A TWI754303B (zh) 2020-06-17 2020-06-17 等化器電路、記憶體儲存裝置及訊號調整方法
US16/916,137 US11062781B1 (en) 2020-06-17 2020-06-30 Equalizer circuit, memory storage device and signal adjustment method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109120304A TWI754303B (zh) 2020-06-17 2020-06-17 等化器電路、記憶體儲存裝置及訊號調整方法

Publications (2)

Publication Number Publication Date
TW202201395A TW202201395A (zh) 2022-01-01
TWI754303B true TWI754303B (zh) 2022-02-01

Family

ID=76764586

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109120304A TWI754303B (zh) 2020-06-17 2020-06-17 等化器電路、記憶體儲存裝置及訊號調整方法

Country Status (2)

Country Link
US (1) US11062781B1 (zh)
TW (1) TWI754303B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023941B1 (en) * 2003-03-11 2006-04-04 Pmc-Sierra, Inc. Joint equalization and timing acquisition for RZ signals
US7542507B2 (en) * 2004-05-27 2009-06-02 Samsung Electronics Co., Ltd. Decision feedback equalization input buffer
US20100226421A1 (en) * 2007-10-11 2010-09-09 Fujitsu Limited Reception circuit, reception method, and signal transfer system
EP2744160A2 (en) * 2012-12-14 2014-06-18 Altera Corporation Apparatus and methods for equalizer adaptation
TWI663840B (zh) * 2017-10-31 2019-06-21 北京集創北方科技股份有限公司 自適應接收等化器調節電路及利用其之通信裝置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967514B2 (en) * 2002-10-21 2005-11-22 Rambus, Inc. Method and apparatus for digital duty cycle adjustment
KR100560660B1 (ko) * 2003-03-28 2006-03-16 삼성전자주식회사 듀티 사이클 보정을 위한 장치 및 방법
KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
KR100903366B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 듀티 보정 회로를 가진 반도체 메모리 장치
KR100956770B1 (ko) * 2007-12-10 2010-05-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR102035112B1 (ko) * 2012-12-11 2019-10-23 에스케이하이닉스 주식회사 반도체 장치
KR20140082356A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 지연 고정 루프 및 반도체 장치
KR101382500B1 (ko) * 2013-01-18 2014-04-10 연세대학교 산학협력단 지연 고정 회로 및 클록 생성 방법
US9281971B1 (en) * 2015-02-10 2016-03-08 Oracle International Corporation Vertical eye margin measurement using channel receiver equalizer
US11206026B2 (en) * 2019-09-06 2021-12-21 SK Hynix Inc. Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023941B1 (en) * 2003-03-11 2006-04-04 Pmc-Sierra, Inc. Joint equalization and timing acquisition for RZ signals
US7542507B2 (en) * 2004-05-27 2009-06-02 Samsung Electronics Co., Ltd. Decision feedback equalization input buffer
US20100226421A1 (en) * 2007-10-11 2010-09-09 Fujitsu Limited Reception circuit, reception method, and signal transfer system
EP2744160A2 (en) * 2012-12-14 2014-06-18 Altera Corporation Apparatus and methods for equalizer adaptation
TWI663840B (zh) * 2017-10-31 2019-06-21 北京集創北方科技股份有限公司 自適應接收等化器調節電路及利用其之通信裝置

Also Published As

Publication number Publication date
US11062781B1 (en) 2021-07-13
TW202201395A (zh) 2022-01-01

Similar Documents

Publication Publication Date Title
US8832526B2 (en) Data reading method, memory controller, and memory storage device
US8289771B2 (en) Data reading method and control circuit and memory controller using the same
KR20100093739A (ko) 비휘발성 메모리 장치의 읽기 방법
US10326622B2 (en) Equalizer tuning method, signal receiving circuit and a memory storage device
US9892799B1 (en) Read voltage tracking method, memory storage device and memory control circuit unit
TW202044039A (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
CN114706529B (zh) 存储器自适应温控方法、存储装置及控制电路单元
US11763914B2 (en) Adapting an error recovery process in a memory sub-system
US11869614B2 (en) Cell statistics generator for NVM devices
US11206157B1 (en) Signal receiving circuit, memory storage device and calibration method of equalizer circuit
CN111724834B (zh) 均衡器电路、存储器存储装置及信号调整方法
TWI754303B (zh) 等化器電路、記憶體儲存裝置及訊號調整方法
CN115565572A (zh) 信号校准方法、存储器存储装置及存储器控制电路单元
US11978524B2 (en) Cumulative wordline dispersion and deviation for read sense determination
TW202036571A (zh) 資料讀取方法、儲存控制器與儲存裝置
CN111326186B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TW202244732A (zh) 資料存取方法、記憶體控制電路單元以及記憶體儲存裝置
CN109698003B (zh) 等化器调校方法、信号接收电路及存储器存储装置
CN112019225B (zh) 信号接收电路、存储器存储装置及均衡器电路的校准方法
US11742053B2 (en) Managing execution of a scrub operation in view of an operating characteristic of a memory subsystem
US10789999B1 (en) Spread spectrum clock generator, memory storage device and signal generation method
TWI857357B (zh) 訊號校準方法、記憶體儲存裝置及記憶體控制電路單元
US20240265983A1 (en) Read voltage adjustment method, memory storage device and memory control circuit unit
US12008262B2 (en) Read voltage control method, memory storage device and memory control circuit unit
US20240264620A1 (en) Regulator circuit module, memory storage device, and voltage control method