TW202044039A - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：基於第一電氣設定來讀取多個實體單元中的第一實體單元以獲得第一軟資訊；基於不同於第一電氣設定的第二電氣設定來讀取第一實體單元以獲得第二軟資訊；根據第一軟資訊與第二軟資訊分類第一實體單元中的多個記憶胞；以及根據所述多個記憶胞的分類結果解碼從第一實體單元讀取的資料。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
記憶體儲存裝置是以改變記憶胞之臨界電壓的方式來儲存資料。然而，在不同電氣條件及/或溫度條件下，記憶胞的臨界電壓可能發生變化。此外，受到製程差異之影響，同一個記憶體儲存裝置中的多個記憶胞對於電氣條件及/或溫度條件之變化的敏感度也可能不同。因此，當電氣條件及/或溫度條件發生變化時，若持續採用相同的解碼設定來解碼從此些記憶胞讀取的資料，有可能導致記憶體儲存裝置的資料解碼效率及/或資料存取效率大幅下降。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可改善上述問題。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元，且所述記憶體控制方法包括：基於第一電氣設定來讀取所述多個實體單元中的第一實體單元以獲得第一軟資訊；基於第二電氣設定來讀取所述第一實體單元以獲得第二軟資訊，其中所述第一電氣設定不同於所述第二電氣設定；根據所述第一軟資訊與所述第二軟資訊分類所述第一實體單元中的多個記憶胞；以及根據所述多個記憶胞的分類結果解碼從所述第一實體單元讀取的資料。
在本發明的一範例實施例中，基於所述第一電氣設定來讀取所述多個實體單元中的所述第一實體單元以獲得所述第一軟資訊的步驟包括：使用對應於所述第一電氣設定的多個第一讀取電壓準位來讀取所述第一實體單元以獲得所述第一軟資訊，並且基於所述第二電氣設定來讀取所述第一實體單元以獲得所述第二軟資訊的步驟包括：使用對應於所述第二電氣設定的多個第二讀取電壓準位來讀取所述第一實體單元以獲得所述第二軟資訊。
在本發明的一範例實施例中，根據所述第一軟資訊與所述第二軟資訊分類所述第一實體單元中的所述多個記憶胞的步驟包括：根據所述第一軟資訊與所述第二軟資訊將所述多個記憶胞中的第一記憶胞分類為第一類記憶胞或第二類記憶胞，其中所述第一類記憶胞對於電氣參數之變化的敏感度不同於所述第二類記憶胞對於所述電氣參數之變化的敏感度。
在本發明的一範例實施例中，根據所述第一軟資訊與所述第二軟資訊分類所述第一實體單元中的所述多個記憶胞的步驟包括：根據所述第一軟資訊與所述第二軟資訊獲得所述多個記憶胞中的第一記憶胞在多個臨界電壓分布中的相對電壓位置；以及根據所述第一記憶胞在所述多個臨界電壓分布中的所述相對電壓位置來分類所述第一記憶胞。
在本發明的一範例實施例中，根據所述多個記憶胞的所述分類結果解碼從所述第一實體單元讀取的所述資料的步驟包括：根據所述多個記憶胞中的第一記憶胞的分類結果，決定對應於所述第一記憶胞的第一可靠度資訊；以及根據所述第一可靠度資訊解碼從所述第一記憶胞讀取的資料。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以發送第一讀取指令序列，其指示基於第一電氣設定來讀取所述多個實體單元中的第一實體單元以獲得第一軟資訊。所述記憶體控制電路單元更用以發送第二讀取指令序列，其指示基於第二電氣設定來讀取所述第一實體單元以獲得第二軟資訊，其中所述第一電氣設定不同於所述第二電氣設定。所述記憶體控制電路單元更用以根據所述第一軟資訊與所述第二軟資訊分類所述第一實體單元中的多個記憶胞，並且所述記憶體控制電路單元更用以根據所述多個記憶胞的分類結果解碼從所述第一實體單元讀取的資料。
在本發明的一範例實施例中，所述第一讀取指令序列指示使用對應於所述第一電氣設定的多個第一讀取電壓準位來讀取所述第一實體單元以獲得所述第一軟資訊，並且所述第二讀取指令序列指示使用對應於所述第二電氣設定的多個第二讀取電壓準位來讀取所述第一實體單元以獲得所述第二軟資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第一軟資訊與所述第二軟資訊分類所述第一實體單元中的所述多個記憶胞的操作包括：根據所述第一軟資訊與所述第二軟資訊將所述多個記憶胞中的第一記憶胞分類為第一類記憶胞或第二類記憶胞，其中所述第一類記憶胞對於一電氣參數之變化的敏感度不同於所述第二類記憶胞對於所述電氣參數之變化的敏感度。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第一軟資訊與所述第二軟資訊分類所述第一實體單元中的所述多個記憶胞的操作包括：根據所述第一軟資訊與所述第二軟資訊獲得所述多個記憶胞中的第一記憶胞在多個臨界電壓分布中的相對電壓位置；以及根據所述第一記憶胞在所述多個臨界電壓分布中的所述相對電壓位置來分類所述第一記憶胞。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述多個記憶胞的所述分類結果解碼從所述第一實體單元讀取的所述資料的操作包括：根據所述多個記憶胞中的第一記憶胞的分類結果，決定對應於所述第一記憶胞的第一可靠度資訊；以及根據所述第一可靠度資訊解碼從所述第一記憶胞讀取的資料。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路。所述記憶體管理電路用以發送第一讀取指令序列，其指示基於第一電氣設定來讀取所述多個實體單元中的第一實體單元以獲得第一軟資訊。所述記憶體管理電路更用以發送第二讀取指令序列，其指示基於第二電氣設定來讀取所述第一實體單元以獲得第二軟資訊，其中所述第一電氣設定不同於所述第二電氣設定。所述記憶體管理電路更用以根據所述第一軟資訊與所述第二軟資訊分類所述第一實體單元中的多個記憶胞，並且所述錯誤檢查與校正電路用以根據所述多個記憶胞的分類結果解碼從所述第一實體單元讀取的資料。
在本發明的一範例實施例中，所述第一讀取指令序列指示使用對應於所述第一電氣設定的多個第一讀取電壓準位來讀取所述第一實體單元以獲得所述第一軟資訊，並且所述第二讀取指令序列指示使用對應於所述第二電氣設定的多個第二讀取電壓準位來讀取所述第一實體單元以獲得所述第二軟資訊。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第一軟資訊與所述第二軟資訊分類所述第一實體單元中的所述多個記憶胞的操作包括：根據所述第一軟資訊與所述第二軟資訊將所述多個記憶胞中的第一記憶胞分類為第一類記憶胞或第二類記憶胞，其中所述第一類記憶胞對於電氣參數之變化的敏感度不同於所述第二類記憶胞對於所述電氣參數之變化的敏感度。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第一軟資訊與所述第二軟資訊分類所述第一實體單元中的所述多個記憶胞的操作包括：根據所述第一軟資訊與所述第二軟資訊獲得所述多個記憶胞中的第一記憶胞在多個臨界電壓分布中的相對電壓位置；以及根據所述第一記憶胞在所述多個臨界電壓分布中的所述相對電壓位置來分類所述第一記憶胞。
在本發明的一範例實施例中，所述錯誤檢查與校正電路根據所述多個記憶胞的所述分類結果解碼從所述第一實體單元讀取的所述資料的操作包括：根據所述多個記憶胞中的第一記憶胞的分類結果，決定對應於所述第一記憶胞的第一可靠度資訊；以及根據所述第一可靠度資訊解碼從所述第一記憶胞讀取的資料。
在本發明的一範例實施例中，基於所述第一電氣設定所使用的第一讀取電流之電流值不同於基於所述第二電氣設定所使用的第二讀取電流之電流值。
在本發明的一範例實施例中，所述多個記憶胞的所述分類結果至少反映所述多個記憶胞中的第一記憶胞對於電氣參數之變化的敏感度。
在本發明的一範例實施例中，所述電氣參數之變化包括一讀取電流之變化。
基於上述，在藉由不同電氣設定來分別讀取第一實體單元以獲得第一軟資訊與第二軟資訊後，第一實體單元中的記憶胞可根據得第一軟資訊與第二軟資訊而被分類。然後，從第一實體單元讀取的資料可根據分類結果而被解碼，從而提高記憶體儲存裝置的資料解碼效率及/或資料存取效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，且記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在一範例實施例中，每一個實體單元是指一個實體程式化單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體抹除單元或由多個連續或不連續的實體位址組成。記憶體管理電路502可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
在一範例實施例中，記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在一範例實施例中，記憶體管理電路502可發送一讀取指令序列(亦稱為第一讀取指令序列)至可複寫式非揮發性記憶體模組406。第一讀取指令序列可指示可複寫式非揮發性記憶體模組406基於某一電氣設定(亦稱為第一電氣設定)來讀取某一個實體單元(亦稱為第一實體單元)以獲得軟資訊(亦稱為第一軟資訊)。此外，記憶體管理電路502可發送另一讀取指令序列(亦稱為第二讀取指令序列)至可複寫式非揮發性記憶體模組406。第二讀取指令序列可指示可複寫式非揮發性記憶體模組406基於另一電氣設定(亦稱為第二電氣設定)來讀取第一實體單元以獲得相應的軟資訊(亦稱為第二軟資訊)。第一電氣設定不同於第二電氣設定。
在一範例實施例中，響應於第一讀取指令序列，可複寫式非揮發性記憶體模組406可使用對應於第一電氣設定的多個讀取電壓準位(亦稱為第一讀取電壓準位)來讀取第一實體單元以獲得第一軟資訊。類似地，響應於第二讀取指令序列，可複寫式非揮發性記憶體模組406可使用對應於第二電氣設定的多個讀取電壓準位(亦稱為第二讀取電壓準位)來讀取第一實體單元以獲得第二軟資訊。
在一範例實施例中，可複寫式非揮發性記憶體模組406基於第一電氣設定所使用的讀取電流(亦稱為第一讀取電流)之電流值不同於可複寫式非揮發性記憶體模組406基於第二電氣設定所使用的讀取電流(亦稱為第二讀取電流)之電流值。響應於讀取電流發生變化(例如從第一讀取電流改變為第二讀取電流)，第一讀取電壓準位也不同於第二讀取電壓準位。或者，從另一角度來看，第一電氣設定與第二電氣設定之間的電氣差異可包括第一讀取電流的電流值與第二讀取電流的電流值之間的差異。在一範例實施例中，第一讀取電流可由第一電氣設定(及/或記憶體管理電路502)所指定，及/或第二讀取電流可由第二電氣設定(及/或記憶體管理電路502)所指定。
在一範例實施例中，記憶體管理電路502可根據第一軟資訊與第二軟資訊來分類第一實體單元中的多個記憶胞。錯誤檢查與校正電路508可根據此些記憶胞的分類結果來解碼從第一實體單元讀取的資料。例如，根據第一實體單元中的某一記憶胞(亦稱為第一記憶胞)的分類結果，錯誤檢查與校正電路508可決定對應於第一記憶胞的可靠度資訊(亦稱為第一可靠度資訊)。記憶體管理電路502可發送讀取指令序列(亦稱為第三讀取指令序列)以指示從包含第一記憶胞的第一實體單元讀取資料。錯誤檢查與校正電路508可根據第一可靠度資訊解碼從第一記憶胞讀取的資料。
在一範例實施例中，第一可靠度資訊是根據第一記憶胞的分類結果而動態決定的。第一可靠度資訊不同於對應於第一記憶胞的預設可靠度資訊。例如，對應於第一記憶胞的預設可靠度資訊可以是由可複寫式非揮發性記憶體模組406的供應商所決定及/或提供(例如記載於供應商提供的管理表格並儲存於可複寫式非揮發性記憶體模組406中)，且此預設可靠度資訊可不須經由動態運算而獲得。在一範例實施例中，第一可靠度資訊可經由即時運算而獲得及/或可不記載於供應商提供的管理表格。在一範例實施例中，相對於使用預設可靠度資訊來解碼從第一記憶胞讀取的資料，根據第一可靠度資訊解碼從第一記憶胞讀取的資料可提升從第一記憶胞讀取之資料的解碼效率(例如解碼成功率)。
在一範例實施例中，第一記憶胞的分類結果可反映第一記憶胞對於電氣參數(或電氣設定)之變化的敏感度。例如，根據第一軟資訊與第二軟資訊，記憶體管理電路502可將第一記憶胞分類為第一類記憶胞或第二類記憶胞。第一類記憶胞對於電氣參數之變化的敏感度不同於第二類記憶胞對於所述電氣參數之變化的敏感度。例如，第一類記憶胞對於電氣參數之變化的敏感度可高於第二類記憶胞對於所述電氣參數之變化的敏感度。此外，所述電氣參數可以是會受到上述第一電氣設定與第二電氣設定之間的電氣差異影響的任意參數，例如用於讀取第一記憶胞的讀取電流。
在一範例實施例中，記憶體管理電路502可根據第一軟資訊與第二軟資訊獲得第一記憶胞對於電氣參數(或電氣設定)之變化而引起的臨界電壓之變化。此臨界電壓之變化可反映第一記憶胞對於電氣參數(或電氣設定)之變化的敏感度。記憶體管理電路502可根據此臨界電壓之變化決定所述第一可靠度資訊。
圖7是根據本發明的一範例實施例所繪示的基於第一電氣設定與第二電氣設定來讀取第一實體單元的示意圖。請參照圖7，假設第一電氣設定對應第一讀取電流，第二電氣設定對應第二讀取電流，且第一讀取電流與第二讀取電流之間的差值為ΔI。換言之，ΔI可反映第一電氣設定與第二電氣設定之間的電氣參數(例如讀取電流)之變化。
當基於第一電氣設定來讀取第一實體單元時，第一實體單元中的多個記憶胞的臨界電壓之分布可如分布71所示。根據第一讀取指令序列，可複寫式非揮發性記憶體模組406可基於第一電氣設定決定多個讀取電壓準位701~705。例如，讀取電壓準位701~705可根據第一電氣設定所對應的第一讀取電流而決定。可複寫式非揮發性記憶體模組406可依序使用讀取電壓準位701~705來讀取第一實體單元中的記憶胞以獲得第一軟資訊。
根據讀取電壓準位701~705的讀取結果(即第一軟資訊)，第一實體單元中的各記憶胞的臨界電壓可以被分組為屬於電壓範圍A1~F1中的某一電壓範圍。例如，若第一軟資訊反映第一記憶胞的臨界電壓低於讀取電壓準位704，則第一記憶胞的臨界電壓可以被分組為屬於電壓範圍A1。若第一軟資訊反映第一記憶胞的臨界電壓介於讀取電壓準位704與702之間，則第一記憶胞的臨界電壓可以被分組為屬於電壓範圍B1。若第一軟資訊反映第一記憶胞的臨界電壓介於讀取電壓準位702與701之間，則第一記憶胞的臨界電壓可以被分組為屬於電壓範圍C1。若第一軟資訊反映第一記憶胞的臨界電壓介於讀取電壓準位701與703之間，則第一記憶胞的臨界電壓可以被分組為屬於電壓範圍D1。若第一軟資訊反映第一記憶胞的臨界電壓介於讀取電壓準位703與705之間，則第一記憶胞的臨界電壓可以被分組為屬於電壓範圍E1。此外，若第一軟資訊反映第一記憶胞的臨界電壓高於讀取電壓準位705，則第一記憶胞的臨界電壓可以被分組為屬於電壓範圍F1。
另一方面，當切換為基於第二電氣設定來讀取第一實體單元時，響應於第一電氣設定與第二電氣設定之間的電氣參數之變化(例如ΔI)，第一實體單元中的多個記憶胞的臨界電壓之分布可從分布71變化為分布72。根據第二讀取指令序列，可複寫式非揮發性記憶體模組406可基於第二電氣設定決定多個讀取電壓準位706~710。例如，讀取電壓準位706~710可根據第二電氣設定所對應的第二讀取電流而決定。可複寫式非揮發性記憶體模組406可依序使用讀取電壓準位706~710來讀取第一實體單元中的記憶胞以獲得第二軟資訊。此外，根據讀取電壓準位706~710的讀取結果(即第二軟資訊)，第一記憶胞的臨界電壓可以被分組為屬於電壓範圍A2~F2中的某一電壓範圍。例如，若第二軟資訊反映第一記憶胞的臨界電壓介於讀取電壓準位706與708之間，則第一記憶胞的臨界電壓可以被分組為屬於電壓範圍D2，依此類推。
須注意的是，在圖7的範例實施例中，讀取電壓準位701~705與讀取電壓準位706~710是一一對應的。例如，響應於ΔI，讀取電壓準位701會自動切換為讀取電壓準位706，且讀取電壓準位702會自動切換為讀取電壓準位707，依此類推。此外，電壓範圍A1~F1與電壓範圍A2~F2也是一一對應的。
在理想狀態下，受到電氣參數之變化(例如ΔI)影響，雖然記憶胞的臨界電壓會發生變化，但是此變化應該不會讓某一記憶胞的臨界電壓與整個臨界電壓分布(或由多個讀取電壓準位所劃分的多個電壓範圍)之間的相對位置發生變化。例如，假設某一個記憶胞的臨界電壓在分布71中是屬於電壓範圍B1，則在改變讀取電流後，此記憶胞的臨界電壓在分布72中應是屬於電壓範圍B2。
但是，在實務上，由於不同記憶胞之間的製程差異等因素，不同記憶胞對於電氣參數之變化的敏感度也有所不同。例如，若某一個記憶胞的臨界電壓在分布71中是屬於電壓範圍B1，但在改變讀取電流後，此記憶胞的臨界電壓在分布72中可能變為屬於電壓範圍A2。或者，若另一個記憶胞的臨界電壓在分布71中是屬於電壓範圍B1，但在改變讀取電流後，此記憶胞的臨界電壓在分布72中可能變為屬於電壓範圍F2。
在一範例實施例中，若某一個記憶胞在分布71與72中的相對電壓位置變化越大(例如從電壓範圍A1變到F2)，表示此記憶胞對於電氣參數之變化越敏感。反之，若某一個記憶胞在分布71與72中的相對電壓位置變化越小(例如從電壓範圍A1變到B2)甚至不變(例如從電壓範圍A1變到A2)，則表示此記憶胞對於電氣參數之變化越不敏感。
在一範例實施例中，記憶體管理電路502可獲得第一記憶胞在分布71與72中的相對電壓位置之變化所對應的一個電壓變化ΔV。然後，記憶體管理電路502可根據此電壓變化ΔV來分類第一記憶胞。例如，假設第一記憶胞在分布71與72中的相對電壓位置之變化為電壓範圍A1變到B2，則電壓變化ΔV可被決定為1個電壓範圍所對應的電壓差。或者，假設第一記憶胞在分布71與72中的相對電壓位置之變化為電壓範圍A1變到C2，則電壓變化ΔV可被決定為2個電壓範圍所對應的電壓差。或者，假設第一記憶胞在分布71與72中的相對電壓位置之變化為電壓範圍A1變到D2，則電壓變化ΔV可被決定為3個電壓範圍所對應的電壓差。或者，假設第一記憶胞在分布71與72中的相對電壓位置之變化為電壓範圍A1變到E2，則電壓變化ΔV可被決定為4個電壓範圍所對應的電壓差。或者，假設第一記憶胞在分布71與72中的相對電壓位置之變化為電壓範圍A1變到F2，則電壓變化ΔV可被決定為5個電壓範圍所對應的電壓差。依此類推，電壓範圍B1變到D2(或E1變到C2)可為2個電壓範圍所對應的電壓差等等。
在一範例實施例中，記憶體管理電路502可將此電壓變化ΔV與至少一臨界值進行比較並根據比較結果來分類第一記憶胞。例如，若電壓變化ΔV大於某一臨界值，則記憶體管理電路502可將第一記憶胞分類為第一類記憶胞。此外，若電壓變化ΔV不大於此臨界值，則記憶體管理電路502可將第一記憶胞分類為第二類記憶胞。
在一範例實施例中，若電壓變化ΔV大於某一臨界值，則記憶體管理電路502可將第一記憶胞判定為對於電氣參數之變化較為敏感的記憶胞。或者，若電壓變化ΔV不大於此臨界值，則記憶體管理電路502可將第一記憶胞判定為對於電氣參數之變化較不敏感的記憶胞。從另一角度來看，在一範例實施例中，若第一記憶胞被分類為第一類記憶胞，則可視為第一記憶胞對於電氣參數之變化的敏感度大於一預設敏感度。或者，若第一記憶胞被分類為第二類記憶胞，則可視為第一記憶胞對於電氣參數之變化的敏感度不大於此預設敏感度。
須注意的是，在圖7的範例實施例中，是以5個讀取電壓準位來劃分出6個電壓範圍，以藉由此些電壓範圍來大致識別第一記憶胞當前的臨界電壓之電壓值(例如落於特定電壓區間)。在另一範例實施例中，更多或更少的讀取電壓準位亦可以用來讀取第一記憶胞，以基於不同的解析度來識別第一記憶胞當前的臨界電壓之電壓值。
圖8是根據本發明的一範例實施例所繪示的表格資訊之示意圖。請參照圖7與圖8，假設在基於第一電氣設定與第二電氣設定來讀取記憶胞Cell(1)後，第一軟資訊與第二軟資訊反映對應於電流變化ΔI，記憶胞Cell(1)在分布71與72中的相對電壓位置之變化所對應的電壓變化為ΔV1。響應於ΔV1大於臨界值VT，記憶胞Cell(1)可被分類為第一類記憶胞。根據記憶胞Cell(1)的分類結果，對應於第一類記憶胞的可靠度資訊可被決定並且用於解碼後續從記憶胞Cell(1)讀取的資料。
此外，假設在基於第一電氣設定與第二電氣設定來讀取記憶胞Cell(2)後，第一軟資訊與第二軟資訊反映對應於電流變化ΔI，記憶胞Cell(2)在分布71與72中的相對電壓位置之變化所對應的電壓變化為ΔV2。響應於ΔV2小於臨界值VT，記憶胞Cell(2)可被分類為第二類記憶胞。根據記憶胞Cell(2)的分類結果，對應於第二類記憶胞的可靠度資訊可被決定並且用於解碼後續從記憶胞Cell(2)讀取的資料。
上述提及之資訊及其他有用之資訊皆可記載於表格資訊81中。表格資訊81可被載入至圖5的緩衝記憶體510進行更新與維護。在執行解碼操作時，圖5的錯誤檢查與校正電路508可根據表格資訊81決定對應於第一記憶胞的可靠度資訊並根據此可靠度資訊解碼從第一記憶胞讀取的資料。此外，在一範例實施例中，對應於第一記憶胞的可靠度資訊亦可以是直接根據第一記憶胞的臨界電壓分別在分布71與72中所屬的電壓範圍來決定。
圖9是根據本發明的一範例實施例所繪示的表格資訊的示意圖。請參照圖7與圖9，在本範例實施例中，表格資訊91可記載原組別(即原電壓範圍)與新組別(即新電壓範圍)之間的各種配對方式所對應的分類結果與相應的可靠度資訊。此外，在本範例實施例中，可靠度資訊是以LDPC解碼演算法中的對數相似性比值(LLR)來作為範例。在另一範例實施例中，可靠度資訊亦可以是其他類型的解碼演算法(例如BCH)中使用的解碼參數，本發明不加以限制。
在圖7的一範例實施例中，假設第一記憶胞的臨界電壓在分布71與72中分別是屬於電壓範圍B1與C2，則藉由查詢表格資訊91，第一記憶胞的分類結果可為R9，且對應於第一記憶胞的第一可靠度資訊可為L9(或基於L9而進一步運算獲得)。或者，在圖7的另一範例實施例中，假設第一記憶胞的臨界電壓在分布71與72中分別是屬於電壓範圍A1與E2，則藉由查詢表格資訊91，第一記憶胞的分類結果可為R5，且對應於第一記憶胞的第一可靠度資訊可為L5(或基於L5而進一步運算獲得)，依此類推。
在一範例實施例中，錯誤檢查與校正電路508可對基於第一電氣設定從第一實體單元讀取的資料進行解碼。若解碼成功，成功解碼的資料可被輸出(例如傳送給圖1的主機系統11)。若解碼失敗，則記憶體管理電路502可改為基於第二電氣設定從第一實體單元讀取資料。基於第二電氣設定讀取的資料可再次被錯誤檢查與校正電路508解碼。
在一範例實施例中，第一電氣設定是指預設的或正常的電氣設定，而第二電氣設定是指特殊的或客製化的電氣設定。預設的或正常的電氣設定例如是指未經特殊調整的電氣設定(例如預設的讀取電流)。在一範例實施例中，記憶體管理電路502可基於預設或正常的第一電氣設定來從第一實體單元讀取資料。若基於預設或正常的第一電氣設定從第一實體單元讀取的資料無法被成功解碼，則記憶體管理電路502可改為基於特殊的或客製化的第二電氣設定來再次讀取第一實體單元。然而，在另一範例實施例中，第一電氣設定與第二電氣設定皆可以是指特殊的或客製化的電氣設定，本發明不加以限制。
在一範例實施例中，錯誤檢查與校正電路508可基於硬位元解碼模式或軟位元解碼模式對所讀取的資料進行解碼。在硬位元解碼模式中，記憶體管理電路502可先基於第一電氣設定來從第一實體單元讀取資料(例如硬位元)並由錯誤檢查與校正電路508解碼所讀取的資料。若解碼失敗，則記憶體管理電路502可改為基於第二電氣設定來從第一實體單元讀取資料，且錯誤檢查與校正電路508可再次解碼所讀取的資料。若硬位元解碼模式中對於第一實體單元的重讀次數超過一門檻值，則錯誤檢查與校正電路508可離開硬位元解碼模式並進入軟位元解碼模式。在軟位元解碼模式中，記憶體管理電路502也可從第一實體單元讀取資料(例如軟位元)且錯誤檢查與校正電路508可對此資料進行解碼。須注意的是，相較於在硬位元解碼模式中讀取的資料(例如硬位元)，在軟位元解碼模式中讀取的資料(例如軟位元)可帶有更多可用於輔助解碼的資訊。藉此，對於帶有較多錯誤位元的資料來說，軟位元解碼模式的解碼成功率可能會高於硬位元解碼模式的解碼成功率。但是，軟位元解碼模式的解碼耗費時間往往多於硬位元解碼模式的解碼耗費時間。
在一範例實施例中，記憶體管理電路502可連續使用預設的電氣設定來讀取第一實體單元並由錯誤檢查與校正電路508基於硬位元解碼模式對所讀取之資料進行解碼。若硬位元解碼模式中對於第一實體單元的重讀次數超過一門檻值，則記憶體管理電路502可在錯誤檢查與校正電路508進入軟位元解碼模式之前，先依序基於第一電氣設定與第二電氣設定來讀取第一實體單元並執行前述獲得第一可靠度資訊之操作。接著，錯誤檢查與校正電路508可根據此第一可靠度資訊來解碼從第一實體單元讀取之資料，從而有效提高解碼效率。
圖10是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖10，在步驟S1001中，基於第一電氣設定來讀取多個實體單元中的第一實體單元以獲得第一軟資訊。在步驟S1002中，基於第二電氣設定來讀取第一實體單元以獲得第二軟資訊，其中第一電氣設定不同於第二電氣設定。在步驟S1003中，根據第一軟資訊與第二軟資訊分類所述第一實體單元中的多個記憶胞。在步驟S1004中，根據所述多個記憶胞的分類結果解碼從第一實體單元讀取的資料。
然而，圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在藉由不同電氣設定來分別讀取第一實體單元以獲得第一軟資訊與第二軟資訊後，第一實體單元中的記憶胞可根據第一軟資訊與第二軟資訊而被分類。然後，從第一實體單元讀取的資料可根據分類結果而被解碼。藉此，即便不同記憶胞對於電氣參數之變化具有不同的敏感度，適當的可靠度資訊也可以被動態決定並且用於解碼操作中，從而提高記憶體儲存裝置整體的操作性能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:替換區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 71、72:分布 701~710:讀取電壓準位 A1~F1、A2~F2:電壓範圍 81、91:表格資訊 S1001:步驟(基於第一電氣設定來讀取多個實體單元中的第一實體單元以獲得第一軟資訊) S1002:步驟(基於第二電氣設定來讀取第一實體單元以獲得第二軟資訊) S1003:步驟(根據第一軟資訊與第二軟資訊分類所述第一實體單元中的多個記憶胞) S1004:步驟(根據所述多個記憶胞的分類結果解碼從第一實體單元讀取的資料)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的基於第一電氣設定與第二電氣設定來讀取第一實體單元的示意圖。 圖8是根據本發明的一範例實施例所繪示的表格資訊之示意圖。 圖9是根據本發明的一範例實施例所繪示的表格資訊的示意圖。 圖10是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S1001:步驟(基於第一電氣設定來讀取多個實體單元中的第一實體單元以獲得第一軟資訊)
S1002:步驟(基於第二電氣設定來讀取第一實體單元以獲得第二軟資訊)
S1003:步驟(根據第一軟資訊與第二軟資訊分類所述第一實體單元中的多個記憶胞)
S1004:步驟(根據所述多個記憶胞的分類結果解碼從第一實體單元讀取的資料)

Claims (24)

  1. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，該記憶體控制方法包括： 基於一第一電氣設定來讀取該多個實體單元中的一第一實體單元以獲得第一軟資訊； 基於一第二電氣設定來讀取該第一實體單元以獲得第二軟資訊，其中該第一電氣設定不同於該第二電氣設定； 根據該第一軟資訊與該第二軟資訊分類該第一實體單元中的多個記憶胞；以及 根據該多個記憶胞的一分類結果解碼從該第一實體單元讀取的資料。
  2. 如申請專利範圍第1項所述的記憶體控制方法，其中基於該第一電氣設定來讀取該多個實體單元中的該第一實體單元以獲得該第一軟資訊的步驟包括： 使用對應於該第一電氣設定的多個第一讀取電壓準位來讀取該第一實體單元以獲得該第一軟資訊，並且 基於該第二電氣設定來讀取該第一實體單元以獲得該第二軟資訊的步驟包括： 使用對應於該第二電氣設定的多個第二讀取電壓準位來讀取該第一實體單元以獲得該第二軟資訊。
  3. 如申請專利範圍第1項所述的記憶體控制方法，其中根據該第一軟資訊與該第二軟資訊分類該第一實體單元中的該多個記憶胞的步驟包括： 根據該第一軟資訊與該第二軟資訊將該多個記憶胞中的一第一記憶胞分類為一第一類記憶胞或一第二類記憶胞， 其中該第一類記憶胞對於一電氣參數之變化的敏感度不同於該第二類記憶胞對於該電氣參數之變化的敏感度。
  4. 如申請專利範圍第1項所述的記憶體控制方法，其中根據該第一軟資訊與該第二軟資訊分類該第一實體單元中的該多個記憶胞的步驟包括： 根據該第一軟資訊與該第二軟資訊獲得該多個記憶胞中的一第一記憶胞在多個臨界電壓分布中的一相對電壓位置；以及 根據該第一記憶胞在該多個臨界電壓分布中的該相對電壓位置來分類該第一記憶胞。
  5. 如申請專利範圍第1項所述的記憶體控制方法，其中根據該多個記憶胞的該分類結果解碼從該第一實體單元讀取的該資料的步驟包括： 根據該多個記憶胞中的一第一記憶胞的一分類結果，決定對應於該第一記憶胞的第一可靠度資訊；以及 根據該第一可靠度資訊解碼從該第一記憶胞讀取的資料。
  6. 如申請專利範圍第1項所述的記憶體控制方法，其中基於該第一電氣設定所使用的一第一讀取電流之電流值不同於基於該第二電氣設定所使用的一第二讀取電流之電流值。
  7. 如申請專利範圍第1項所述的記憶體控制方法，其中該多個記憶胞的該分類結果至少反映該多個記憶胞中的一第一記憶胞對於一電氣參數之變化的敏感度。
  8. 如申請專利範圍第7項所述的記憶體控制方法，其中該電氣參數之變化包括一讀取電流之變化。
  9. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以發送一第一讀取指令序列，其指示基於一第一電氣設定來讀取該多個實體單元中的一第一實體單元以獲得第一軟資訊， 該記憶體控制電路單元更用以發送一第二讀取指令序列，其指示基於一第二電氣設定來讀取該第一實體單元以獲得第二軟資訊，其中該第一電氣設定不同於該第二電氣設定， 該記憶體控制電路單元更用以根據該第一軟資訊與該第二軟資訊分類該第一實體單元中的多個記憶胞，並且 該記憶體控制電路單元更用以根據該多個記憶胞的一分類結果解碼從該第一實體單元讀取的資料。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該第一讀取指令序列指示使用對應於該第一電氣設定的多個第一讀取電壓準位來讀取該第一實體單元以獲得該第一軟資訊，並且 該第二讀取指令序列指示使用對應於該第二電氣設定的多個第二讀取電壓準位來讀取該第一實體單元以獲得該第二軟資訊。
  11. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一軟資訊與該第二軟資訊分類該第一實體單元中的該多個記憶胞的操作包括： 根據該第一軟資訊與該第二軟資訊將該多個記憶胞中的一第一記憶胞分類為一第一類記憶胞或一第二類記憶胞， 其中該第一類記憶胞對於一電氣參數之變化的敏感度不同於該第二類記憶胞對於該電氣參數之變化的敏感度。
  12. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一軟資訊與該第二軟資訊分類該第一實體單元中的該多個記憶胞的操作包括： 根據該第一軟資訊與該第二軟資訊獲得該多個記憶胞中的一第一記憶胞在多個臨界電壓分布中的一相對電壓位置；以及 根據該第一記憶胞在該多個臨界電壓分布中的該相對電壓位置來分類該第一記憶胞。
  13. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該多個記憶胞的該分類結果解碼從該第一實體單元讀取的該資料的操作包括： 根據該多個記憶胞中的一第一記憶胞的一分類結果，決定對應於該第一記憶胞的第一可靠度資訊；以及 根據該第一可靠度資訊解碼從該第一記憶胞讀取的資料。
  14. 如申請專利範圍第9項所述的記憶體儲存裝置，其中基於該第一電氣設定所使用的一第一讀取電流之電流值不同於基於該第二電氣設定所使用的一第二讀取電流之電流值。
  15. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該多個記憶胞的該分類結果至少反映該多個記憶胞中的一第一記憶胞對於一電氣參數之變化的敏感度。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該電氣參數之變化包括一讀取電流之變化。
  17. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，且該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一錯誤檢查與校正電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路， 其中該記憶體管理電路用以發送一第一讀取指令序列，其指示基於一第一電氣設定來讀取該多個實體單元中的一第一實體單元以獲得第一軟資訊， 該記憶體管理電路更用以發送一第二讀取指令序列，其指示基於一第二電氣設定來讀取該第一實體單元以獲得第二軟資訊，其中該第一電氣設定不同於該第二電氣設定， 該記憶體管理電路更用以根據該第一軟資訊與該第二軟資訊分類該第一實體單元中的多個記憶胞，並且 該錯誤檢查與校正電路用以根據該多個記憶胞的一分類結果解碼從該第一實體單元讀取的資料。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該第一讀取指令序列指示使用對應於該第一電氣設定的多個第一讀取電壓準位來讀取該第一實體單元以獲得該第一軟資訊，並且 該第二讀取指令序列指示使用對應於該第二電氣設定的多個第二讀取電壓準位來讀取該第一實體單元以獲得該第二軟資訊。
  19. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一軟資訊與該第二軟資訊分類該第一實體單元中的該多個記憶胞的操作包括： 根據該第一軟資訊與該第二軟資訊將該多個記憶胞中的一第一記憶胞分類為一第一類記憶胞或一第二類記憶胞， 其中該第一類記憶胞對於一電氣參數之變化的敏感度不同於該第二類記憶胞對於該電氣參數之變化的敏感度。
  20. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一軟資訊與該第二軟資訊分類該第一實體單元中的該多個記憶胞的操作包括： 根據該第一軟資訊與該第二軟資訊獲得該多個記憶胞中的一第一記憶胞在多個臨界電壓分布中的一相對電壓位置；以及 根據該第一記憶胞在該多個臨界電壓分布中的該相對電壓位置來分類該第一記憶胞。
  21. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該錯誤檢查與校正電路根據該多個記憶胞的該分類結果解碼從該第一實體單元讀取的該資料的操作包括： 根據該多個記憶胞中的一第一記憶胞的一分類結果，決定對應於該第一記憶胞的第一可靠度資訊；以及 根據該第一可靠度資訊解碼從該第一記憶胞讀取的資料。
  22. 如申請專利範圍第17項所述的記憶體控制電路單元，其中基於該第一電氣設定所使用的一第一讀取電流之電流值不同於基於該第二電氣設定所使用的一第二讀取電流之電流值。
  23. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該多個記憶胞的該分類結果至少反映該多個記憶胞中的一第一記憶胞對於一電氣參數之變化的敏感度。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該電氣參數之變化包括一讀取電流之變化。
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