KR20160053348A

KR20160053348A - 멀티 칩 시스템에서 칩들 간의 클럭 신호의 위상차 보상방법 및 장치

Info

Publication number: KR20160053348A
Application number: KR1020140151527A
Authority: KR
Inventors: 황창익; 천영일
Original assignee: (주)에프씨아이
Priority date: 2014-11-03
Filing date: 2014-11-03
Publication date: 2016-05-13
Also published as: JP6013440B2; KR101746203B1; JP2016091530A

Abstract

멀티 칩 시스템에서 칩들 간의 클럭 신호의 위상차 보상방법 및 장치를 개시한다.
본 실시예의 일 측면에 의하면, 멀티 칩 시스템에서 각각의 칩들 간에 통신을 함에 있어, 클럭 신호의 송·수신 없이도 통신이 가능하도록, 각각의 칩들 간의 클럭 신호의 위상을 보상하는 방법 및 장치를 제공하는 데 주된 목적이 있다.

Description

멀티 칩 시스템에서 칩들 간의 클럭 신호의 위상차 보상방법 및 장치{Method and Apparatus for Calibrating Phase Difference of Clock Signal between Chip and Chip in Multi Chip System}

본 실시예는 멀티 칩 시스템에서 칩들 간의 클럭 신호의 위상차이를 보상하기 위한 방법 및 장치에 관한 것이다.

이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.

도 1은 기존의 멀티 칩 시스템을 도시한 블럭도이다.

도 1을 참조하면, 기존의 멀티 칩 시스템은 호스트 칩(110), 마스터 칩(120) 및 슬레이브 칩(130, 133, 136)을 포함한다. 기존의 멀티 칩 시스템은 동일한 기능을 하는 마스터와 슬레이브 용도의 칩들이 두 개 이상 사용되고, 각 슬레이브 칩들과 마스터 칩이 직렬로 연결된다. 또한 각 슬레이브 칩들과 마스터 칩을 제어하는 호스트 칩으로 구성된다. 마스터 칩과 각각의 슬레이브 칩들 간의 다이버시티 인터페이스는 클럭(Clock) 신호, 유효(Valid) 신호, 데이터 신호들로 이루어진 사용자 정의 버스(User Defined Bus)로 구성된다. 유효 신호는 여러 가지 칩들 중 어느 하나의 칩에 신호를 전송함에 있어, 신호를 수신하는 칩을 활성화하기 위한 신호이다. 즉, 유효 신호가 특정한 상태에 있는 경우, 예를 들어 유효 신호가 높은(High) 상태에서는 신호를 수신하는 칩이 활성화된다. 데이터 신호는 송신하고자 하는 데이터를 포함하고 있는 신호이다.

기존의 멀티 칩 시스템은 동일한 기능을 수행하는 마스터 칩(120) 및 복수의 슬레이브 칩(130, 133, 136)들과 마스터 칩 및 복수의 슬레이브 칩들을 제어하는 호스트 칩(110)을 포함한다.

호스트 칩(110)은 마스터 칩(120) 및 슬레이브 칩들(130, 133, 136)과 통신한다. 호스트 칩은 SPI(Serial Peripheral Interface)를 사용하거나, I2C통신을 이용하여 마스터 칩 및 슬레이브 칩과 통신한다.

마스터(120) 칩 및 복수의 슬레이브 칩들(130, 133, 136)은 다이버시티를 위해 서로 직렬로 연결된다. 예컨대, 마스터 칩 및 복수의 슬레이브 칩들은 상호 간의 구별을 위해 고정 칩 ID(예컨대, 고정 칩 아이디0 내지 고정 칩 아이디3)의 식별용 핀(Pin)들을 사용하거나, 직렬로 연결된 핀들이 기 설정된 패턴 데이터를 송수신하여 마스터 칩 및 복수의 슬레이브 칩들의 ID(슬레이브 칩0(136) 내지 슬레이브 칩2(130))를 내부적으로 생성한다. 마스터 칩(120)은 다이버시티 신호를 최종 결합한 신호를 호스트 칩(110)으로 전달하며, TS(Transport Stream) 데이터를 출력한다.

기존의 멀티 칩 시스템에서 각각의 칩들 간에 신호 등을 입·출력하기 위해 또는 마스터 칩 및 각각의 슬레이브 칩들을 구별하기 위해 많은 핀(Pin)이 사용되는 문제가 있다. 각각의 칩들 간에 신호 등을 입력 및 출력하기 위해 또는 각각의 슬레이브 칩 및 마스터 칩을 구별하기 위해 많은 핀(Pin)이 사용됨에 따라, 각각의 칩들의 핀 맵(Map)이 복잡해진다. 이러한 문제를 해결하기 위해, 클럭 신호의 주파수를 증가시킴으로써 데이터 신호를 입·출력하는 핀의 개수를 줄이는 방법이 고안되었고, 유효 신호를 사용하는 기존의 프로토콜이 아닌 유효 신호를 사용하지 않는 특화된 프로토콜 기반의 인터페이스를 적용하여 유효 신호를 입·출력하는 핀의 개수를 줄이는 방법이 고안되었다. 그러나 클럭 신호를 입·출력하는 핀을 제거한다면, 각각의 칩들 간의 클럭 신호의 위상이 달라지는 문제가 발생하게 되어, 클럭 신호를 입·출력하는 핀은 제거하지 못하는 상황이었다.

본 실시예는, 멀티 칩 시스템에서 각각의 칩들 간에 통신을 함에 있어, 클럭 신호의 송·수신 없이도 통신이 가능하도록, 각각의 칩들 간의 클럭 신호의 위상을 보상하는 방법 및 장치를 제공하는 데 주된 목적이 있다.

본 실시예의 일 측면에 의하면, 멀티 슬레이브(Multi Slave) 칩 시스템에서 각 슬레이브 칩들 간에 클럭의 위상차를 보상하기 위한 방법에 있어서, 송신 칩으로부터 송신 칩 내부의 클럭 신호의 위상으로 동기된 제1 기준 신호를 수신하는 제1과정과 상기 제1 기준 신호를 수신 칩 내부의 클럭 신호의 위상으로 동기한 제2 기준 신호를 생성하는 제2과정과 상기 제1과정에서 수신한 복수 개의 제1 기준 신호들을 각각 서로 다른 위상으로 동기한 복수 개의 기준 신호를 생성하는 제3과정 및 상기 제3과정에서 생성된 복수 개의 기준 신호를 상기 제2 기준 신호와 비교하여, 상기 제3과정에서 상기 복수 개의 기준 신호 각각을 동기하는 위상을 변경하도록 제어하는 제4과정을 포함하는 것을 특징으로 하는 클럭의 위상차 보상방법을 제공한다.

또한, 본 실시예의 다른 측면에 의하면, 클럭의 위상차 보상장치에 있어서, 송신 칩으로부터 기 설정된 기준 신호를 입력신호로 수신하고, 수신 칩 내부의 클럭 신호를 수신하여 동기화하는 제1동기화수단과 상기 수신 칩 내부의 클럭 신호를 수신하여 상기 수신 칩 내부의 클럭 신호의 위상을 각각 상이하게 지연시키는 복수의 클럭 지연 체인과 송신 칩으로부터 기 설정된 기준 신호를 입력신호로 수신하고, 상기 복수의 클럭 지연 체인으로부터 위상이 지연된 각각의 수신 칩 내부의 클럭 신호를 수신하여 동기화하는 복수의 제2동기화수단과 상기 수신 칩 내부의 클럭 신호와 상기 제1동기화수단으로부터 기준 신호를 수신하고, 상기 기준 신호의 기 설정된 제1구간에서 계산 시작신호를 전송하며, 상기 기준 신호의 기 설정된 제2구간에서 동작신호를 전송하는 상태 제어기 및 상기 상태 제어기로부터 상기 계산 시작신호를 수신하면, 상기 상태 제어기로부터 기준 신호 및 상기 제2동기화수단으로부터 동기화된 각각의 기준 신호를 수신한 후 비교하여 기 설정된 조건에 만족하는지 여부를 판단하고, 상기 상태 제어기로부터 동작신호를 수신하면, 상기 기 설정된 조건에 만족하는지 않는 경우, 각각의 클럭 지연 체인에 상기 클럭 신호의 위상을 지연하도록 클럭 지연 파라미터를 전송하는 위상 계산장치를 포함하는 것을 특징으로 하는 클럭의 위상차 보상장치를 제공한다.

이상에서 설명한 바와 같이 본 실시예에 의하면, 멀티 칩 시스템에서 각각의 칩들이 각각의 칩들 간의 클럭 신호의 위상을 보상하는 구성을 구비함으로써, 각각의 칩들이 클럭 신호를 입·출력하는 핀을 사용하지 않고도 원활한 통신이 가능해지기 때문에, 기존의 멀티 칩 시스템보다 적은 핀을 사용이 가능해진다. 이에 따라 각각의 칩들의 핀 맵도 보다 간단해진다.

도 1은 기존의 멀티 칩 시스템을 도시한 블럭도이다.
도 2a는 기존의 멀티 칩 시스템 내의 송신 칩에서 신호를 송신하는 구성을 도시한 블럭도이다.
도 2b는 기존의 멀티 칩 시스템 내의 수신 칩에서 신호를 수신하는 구성을 도시한 블럭도이다.
도 3a는 본 발명의 일 실시예에 따른 멀티 칩 시스템 내의 수신 칩의 구성을 도시한 블럭도이다.
도 3b는 본 발명의 일 실시예에 따른 멀티 칩 시스템 내의 수신 칩에서 클럭 신호의 위상을 보상해가는 과정을 나타낸 타이밍 다이어그램이다.
도 4는 멀티 칩 시스템 내의 송신 칩과 수신 칩이 통신을 함에 있어, 필요로 하는 핀의 개수를 나타낸 도면이다.
도 5는 멀티 칩 시스템 내에서 마스터 칩과 슬레이브 칩 간에 송·수신하는 신호를 나타낸 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 멀티 칩 시스템 내의 수신 칩에서 클럭 신호의 위상을 보상하는 방법을 나타낸 순서도이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

도 2a는 기존의 멀티 칩 시스템 내의 송신 칩에서 신호를 송신하는 구성을 도시한 블럭도이고, 도 2b는 기존의 멀티 칩 시스템 내의 수신 칩에서 신호를 수신하는 구성을 도시한 블럭도이다.

도 2a를 참조하면, 송신 칩 내부 코어(210), 송신 칩 패턴 발생부(220), 멀티플렉서(230), D-플립플롭(240) 및 클럭 지연 체인(250)을 포함한다.

송신 칩 내부 코어(210)는 송신 칩 내부에서 수신 칩으로 전달하고자 하는 유효신호 및 데이터 신호를 생산하는 역할을 한다.

송신 칩 패턴 발생부(220)는 수신 칩으로 전달하고자 하는 임의의 패턴 신호를 생산하는 역할을 한다. 임의의 패턴 신호는 수신 칩 내의 물리적인 통로(Path)들이 정상적으로 동작하고 있는지 여부를 검사하기 위함이다. 전송한 임의의 패턴 신호가 그대로 수신 칩 내로 수신되는지 여부로 수신 칩 내의 물리적인 통로(Path)들이 정상적으로 동작하고 있는지 여부를 판단한다.

멀티플렉서(Multiplexer. 230)는 송신 칩 내부의 제어신호로부터 송신 칩 내부 코어에서 생산한 신호 또는 송신 칩 패턴 발생기에서 생산한 임의의 패턴 신호를 선택적으로 전송하는 역할을 한다.

D-플립플롭(240)은 클럭 단자로 입력되는 클럭 신호가 상승 에지인 경우, 입력 단자로 입력되는 신호 값이 0이면 출력 단자는 0을 출력하고, 입력 단자로 입력되는 신호 값이 1이면 출력 단자는 1을 출력하는 소자이다. 클럭 단자로 클럭 신호의 다음 상승 에지가 입력되기 전까지 출력한 출력값을 유지한다. D-플립플롭에 의해 입력 신호는 클럭 신호에 따라 동기화된다.

클럭 지연 체인(250)은 입력받은 클럭 신호의 위상을 필요에 따라 지연시키는 역할을 한다.

이와 같이 기존의 멀티 칩 시스템 내의 송신 칩에서는 클럭 신호, 유효 신호 및 데이터 신호를 수신 칩으로 전송한다.

도 2b는 기존의 멀티 칩 시스템 내의 수신 칩에서 신호를 수신하는 구성을 도시한 블럭도이다.

도 2b를 참조하면, 클럭 지연 체인(260), D-플립플롭(264, 268), 신호 처리부(270), 수신 칩 내부 코어(280) 수신 칩 패턴 발생부(290)를 포함한다.

클럭 지연 체인(260)은 별도의 핀으로 클럭 신호를 수신하여 위상의 변조가 필요한 경우, 위상을 변조하여 위상을 변조한 클럭 신호를 D-플립플롭(265)과 신호 처리부(270)로 전달한다.

D-플립플롭(264, 268)은 별도의 핀으로 유효 신호 및 데이터 신호를 수신하여, 수신한 유효 신호 및 데이터 신호를 입력 신호로, 클럭 지연 체인에서 수신한 클럭 신호를 클럭 신호로 하여 출력 값을 생산한다.

신호 처리부(270)는 수신 칩의 별도의 핀으로 수신한 클럭 신호, 유효 신호 및 데이터 신호를 수신한다. 수신한 신호가 송신 칩 내부 코어에서 발생한 신호라면 수신 칩 내부 코어(280)로 전송하고, 수신한 신호가 송신 칩 패턴 발생부에서 발생한 패턴 신호라면 수신 칩 패턴 발생부(290)로 전송한다.

이와 같이 기존의 멀티 칩 시스템 내의 수신 칩에서는 송신 칩에서 전송한 클럭 신호, 유효 신호 및 데이터 신호를 수신하기 위해 각각의 신호를 수신할 핀을 필요로 하였다.

도 3a는 본 발명의 일 실시예에 따른 멀티 칩 시스템 내의 수신 칩의 구성을 도시한 블럭도이다.

도 3a를 참조하면, 본 발명의 일 실시예에 따른 멀티 칩 시스템 내의 수신 칩은 제1 내지 제6 D-플립플롭(310, 315, 320, 325, 330, 335), 제1 및 제2 클럭 지연 체인(340, 345), 상태 제어기(350), 제7 및 제8 D-플립플롭(360,365) 및 위상 계산장치(370)를 포함한다.

제1 내지 제6 D-플립플롭(310, 315, 320, 325, 330, 335)은 송신 칩에서 전송한 기 설정된 기준 신호를 입력 단자에 입력 받으며, 클럭 단자로 입력 받는 클럭 신호와 동기화하여 출력단자로 출력 값을 생성한다. 제1 및 제2 D-플립플롭(310, 315)은 클럭 단자로 수신 칩 내부의 클럭 신호가 클럭 단자로 유입되며, 이에 따라 기 설정된 기준 신호는 동기화되어 상태 제어기(350)로 동기화된 기준 신호가 전송된다. 제3 및 제4 D-플립플롭(320, 325)은 수신 칩 내부의 클럭 신호에서 제1 클럭 지연 체인(340)으로부터 위상이 변경된 클럭 신호가 클럭 단자로 유입되며, 이에 따라 기 설정된 기준 신호는 동기화되어 제7 D-플립플롭(360)의 입력 단자와 제 8 D-플립플롭(365)의 클럭 단자로 출력 값이 전송된다. 제5 및 제6 D-플립플롭(330, 335)은 수신 칩 내부의 클럭 신호에서 제2 클럭 지연 체인(350)으로부터 위상이 변경된 클럭 신호가 클럭 단자로 유입되며, 이에 따라 기 설정된 기준 신호는 동기화되어 제7 D-플립플롭(360)의 클럭 단자와 제 8 D-플립플롭(365)의 입력 단자로 출력 값이 전송된다.

제1 및 제2 D-플립플롭에서 D-플립플롭이 연달아 2개가 연결된 이유는 입력 단자에 입력되는 신호와 클럭 단자에 입력되는 클럭 신호가 비 동기화된 신호이기 때문에 D-플립플롭이 하나만 연결되어 있는 경우, 불안정 상태(Metastability State)에 이를 수 있다. 불안정 상태란 낮은(Low) 상태도 높은(High) 상태도 아닌 중간 상태가 지속되는 상황을 의미한다. 이러한 불안정 상태를 방지하기 위해 D-플립플롭을 연달아 2개를 연결한다. 제3 및 제4 D-플립플롭과 제5 및 제6 D-플립플롭도 마찬가지 이유로 D-플립플롭을 연달아 2개를 연결한다.

제1 및 제2 클럭 지연 체인(340, 345)는 앞선 도 2a는 기존의 멀티 칩 시스템을 설명하면서 언급하였듯이 입력되는 수신 칩 내부 클럭 신호의 위상을 지연하여 위상이 지연된 클럭 신호를 출력한다. 제1 및 제2 클럭 지연 체인(340, 345)은 위상 계산장치(370)로부터 클럭 지연 파라미터를 수신하는 경우, 수신한 클럭 지연 파라미터에 따라 입력되는 클럭 신호의 위상을 지연한다.

상태 제어기(350)는 제1 및 제2 D-플립플롭의 출력신호와 수신 칩 내부 클럭 신호를 수신하며 이를 위상 계산장치에 전달한다. 또한 상태 제어기(350)는 기준 신호를 파악하여 기준 신호가 기 설정된 제1구간인 경우, 위상 계산장치가 판단을 시작하도록 위상 계산장치에 계산의 시작 신호를 전송한다. 이때 기 설정된 제1구간으로는 기준 신호가 상승 에지(Edge)인 구간으로 설정될 수 있다. 상태 제어기(350)는 기준 신호를 파악하여 기준 신호가 기 설정된 제2구간인 경우, 위상 계산장치가 클럭 지연 파라미터를 클럭 지연 체인에 전송하도록 위상 계산장치로 동작 신호를 전송한다. 이때 기 설정된 제2구간은 기준 신호가 하강 에지를 가진 후부터 기준 신호의 다음주기가 도달하기 전 구간 중 임의의 구간으로 설정될 수 있다.

제7 및 제8 D-플립플롭(360,365)은 제4 및 제6 D-플립플롭 각각의 출력 신호를 입력 단자 또는 클럭 단자로 입력 받아 출력 신호를 생성하는 역할을 한다. 제7 D-플립플롭은 제4 D-플립플롭의 출력 신호를 입력 신호로, 제6 D-플립플롭의 출력 신호를 클럭 신호로 입력받아, 제4 D-플립플롭의 출력 신호와 제6 D-플립플롭의 출력 신호 중 어떤 출력 신호가 빠른 위상을 갖는 신호인지 여부를 판단하여 출력 신호를 생성한다. 제8 D-플립플롭은 제4 D-플립플롭의 출력 신호를 클럭 신호로, 제6 D-플립플롭의 출력 신호를 입력 신호로 입력 받아, 제4 D-플립플롭의 출력 신호와 제6 D-플립플롭의 출력 신호 중 어떤 출력 신호가 빠른 위상을 갖는 신호인지 여부를 판단하여 출력 신호를 생성한다.

위상 계산장치(370)는 상태 제어기로부터 계산의 시작 신호를 수신하면, 제7 및 제8 D-플립플롭의 출력 신호들과 상태 제어기의 출력 신호를 수신하여 제7 및 제8 D-플립플롭의 출력 신호들 중 어느 출력 신호가 상태 제어기의 출력 신호와 유사한지 판단한다. 판단이 종료된 경우, 상태 제어기의 동작 신호를 수신하여 제7 및 제8 D-플립플롭의 출력 신호들 중 어느 하나의 출력 신호 또는 모든 출력 신호의 위상을 지연하도록 클럭 지연 파라미터를 클럭 지연 체인에 전송한다.

도 3b는 본 발명의 일 실시예에 따른 멀티 칩 시스템 내의 수신 칩에서 클럭 신호의 위상을 보상해가는 과정을 나타낸 타이밍 다이어그램이다.

내부클럭은 수신 칩 내부에 존재하는 내부 클럭 신호를 의미하며, 위상이 변화한 제1 및 제2 내부 클럭은 각각 제1 및 제2 클럭 지연 체인에 의해 위상이 변화한 내부 클럭 신호를 의미한다. 기준 신호는 송신 칩으로부터 클럭의 위상을 동기화하기 위해 유효 신호 핀 또는 데이터 신호 핀으로 수신한 기 설정된 기준 신호를 의미한다. 기준 신호는 클럭 신호의 한 주기를 높은(High) 상태를 갖는 신호로 설정될 수 있으나, 보다 정확한 송신 칩의 클럭의 위상을 검출하기 위해 클럭 신호의 두 주기 이상을 높은(High) 상태를 갖는 신호로 설정한다.

위상 계산장치는 한 주기가 경과한 기준 신호와 제1 및 제2 내부 클럭에 동기화된 기준 신호 각각을 수신하여 위상을 비교한다. 이때 기준 신호가 아닌 한 주기가 경과한 기준 신호를 이용하는 것은 제1 및 제2 내부 클럭에 동기화된 기준 신호들은 기준 신호에 비해 위상이 지연되어있기 때문에, 위상을 지연시켜 기준 신호와 위상을 일치시키기 위해 한 주기가 경과한 기준 신호를 이용한다. 위상 계산장치는 한 주기가 경과한 기준 신호와 제1 및 제2 내부 클럭에 동기화된 기준 신호를 비교하여 기 설정된 기준에 만족하지 않으면, 제1 및 제2 내부 클럭에 동기화된 기준 신호 중 어느 하나 또는 모두의 위상을 지연하도록 클럭 지연 파라미터를 클럭 지연 체인에 전송한다. 이때, 기 설정된 기준이란 위상을 비교한 횟수가 기 설정된 숫자를 만족하는지 여부 또는 내부 클럭에 동기화된 기준 신호와 기준 신호와의 오차율이 기 설정된 범위 내에 존재하는지 여부 등을 포함할 수 있다.

클럭 지연 파라미터를 수신한 클럭 지연 체인은 입력되는 내부 클럭 신호의 위상을 클럭 지연 파라미터에 따라 내부 클럭 신호의 위상을 기존보다 지연시킨다. 위상이 변화한 제1 및 제2 내부 클럭 신호를 보면 위상이 각각 지연되는 것을 볼 수 있다.

위상 계산장치는 다시 한 주기가 경과한 기준 신호와 제1 및 제2 내부 클럭에 동기화된 기준 신호 각각을 수신하여 위상을 비교한다. 비교하여 기 설정된 기준에 만족하지 않으면, 다시 클럭 지연 파라미터를 클럭 지연 체인에 전송하고, 클럭 지연 체인은 제1 및/또는 제2 내부 클럭 신호의 위상을 지연한다. 이러한 과정을 반복함으로써, 기준 신호의 위상과 근접하도록 내부 클럭 신호의 위상을 계산할 수 있다. 위상 계산 장치는 반복하여 기 설정된 기준에 만족하는 내부 클럭 신호의 위상을 계산하기 때문에, 기존의 클럭의 위상 보상방법에서 호스트 칩이 클럭의 위상을 보상하기 위해 여러 번 슬레이브 칩 또는 마스터 칩과 통신해야 하는 번거로움이 줄어든다. 본 발명의 일 실시예에 따르면 호스트 칩은 한번 슬레이브 칩 또는 마스터 칩에 클럭의 위상을 보상하도록 명령을 한다면, 각각의 칩 내에 존재하는 위상 계산장치가 반복적으로 송신 칩의 클럭 신호의 위상에 따라 수신 칩 내부의 클럭 신호의 위상을 보상한다.

도 4는 멀티 칩 시스템 내의 송신 칩과 수신 칩이 통신을 함에 있어, 필요로 하는 핀의 개수를 나타낸 도면이다.

송신 칩과 수신 칩이 통신을 함에 있어, 총 핀 수가 6개가 필요한 시스템을 보면 다음과 같다. 본 발명의 일 실시예에 따른 클럭 신호의 위상의 보상방법을 적용하지 않아 클럭 신호를 수신할 하나의 핀이 필요하며, 일반적인 프로토콜을 사용하기 때문에 유효신호를 수신할 하나의 핀도 필요하고, 클럭 신호의 주파수로 1*F를 사용하고 있어 데이터 신호의 핀이 4개가 필요하다. 여기서 1*F란 데이터 신호를 전송하기 위해 사용되어야 할 핀으로 4개를 필요로 하는 임의의 주파수를 의미한다. 이에 따라 총 6개의 핀이 사용되어야 한다.

송신 칩과 수신 칩이 통신을 함에 있어, 총 핀 수가 4개가 필요한 시스템을 보면 다음과 같다. 본 발명의 일 실시예에 따른 클럭 신호의 위상의 보상방법을 적용하지 않아 클럭 신호를 수신할 하나의 핀이 필요하며, 일반적인 프로토콜을 사용하기 때문에 유효신호를 수신할 하나의 핀도 필요하고, 클럭 신호의 주파수로 2*F를 사용하고 있어 데이터 신호의 핀이 2개가 필요하다. 여기서, 2*F는 1*F에서 2배 증가한 주파수를 의미한다. 클럭 신호의 주파수가 2배 빨라짐으로써, 단위 시간당 데이터 처리량이 증가하여 필요로 하는 핀 수가 절반으로 줄어든다. 이에 따라 클럭의 주파수가 1*F일 때 4개가 필요하던 데이터 신호 핀 수가 2개로 줄어든다.

송신 칩과 수신 칩이 통신을 함에 있어, 총 핀 수가 5개, 3개 및 2개가 필요한 시스템을 보면 다음과 같다. 본 발명의 일 실시예에 따른 클럭 신호의 위상의 보상방법을 적용하여 클럭 신호를 수신할 핀이 불필요하며, 일반적인 프로토콜을 사용하기 때문에 유효신호를 수신할 하나의 핀도 필요하고, 클럭 신호의 주파수로 각각 1*F, 2*F 및 4*F를 사용하고 있어 데이터 신호의 핀이 각각 4개, 2개 및 1개가 필요하다.

송신 칩과 수신 칩이 통신을 함에 있어, 특화된 프로토콜을 사용하며 총 핀 수가 2개 및 1개가 필요한 시스템을 보면 다음과 같다. 특화된 프로토콜은 일반적인 프로토콜과 달리 유효 신호가 항상 활성화로 유지(예를 들어, 높은(High) 상태일 때, 수신 칩이 활성화된다면 높은 상태로 유지되고, 낮은(Low) 상태일 때, 수신 칩이 활성화된다면 낮은 상태로 유지된다)되어 유효 신호 핀이 불필요한 프로토콜이다. 본 발명의 일 실시예에 따른 클럭 신호의 위상의 보상방법을 적용하여 클럭 신호를 수신할 핀이 불필요하며, 일반적인 프로토콜을 사용하기 때문에 유효 신호 핀도 불필요하며, 클럭 신호의 주파수로 각각 2*F 및 4*F를 사용하고 있어 데이터 신호의 핀이 각각 2개 및 1개가 필요하다.

기존의 클럭의 주파수를 제어하여 데이터 신호 핀 수를 제어하는 방법 및 프로토콜의 종류를 변경하여 유효 신호 핀 수를 제어하는 방법과 함께 본 발명의 일 실시예에 따른 클럭 신호의 위상을 보상하는 방법을 함께 적용을 하면, 멀티 칩 시스템 내의 송신 칩과 수신 칩이 통신을 함에 있어 필요로 하는 핀의 개수를 유동적으로 제어할 수 있으며, 기존보다 적은 수의 핀을 사용할 수 있다.

도 5는 멀티 칩 시스템 내에서 마스터 칩과 슬레이브 칩 간에 송·수신하는 신호를 나타낸 타이밍 다이어그램이다.

도 5는 마스터 칩과 슬레이브 칩 간에 송·수신하는 임의의 N 번째 OFDM(Orthogonal Frequency Division Multiplexing) 심볼(Symbol)과 N+1 번째 OFDM 심볼을 도시하였다. 각각의 OFDM 심볼은 슬레이브 칩을 제어하기 위한 컨트롤 신호와 전송하고자 하는 정보를 포함한 데이터 신호로 구성된다. 그러나 각각의 OFDM 심볼은 OFDM 심볼의 모든 구간에서 컨트롤 신호 또는 데이터 신호로 구성되어 있는 것이 아니다. 컨트롤 신호 또는 데이터 신호로 구성되어 있는 구간을 다이버시티(Diversity) 구간이라 하고 컨트롤 신호 또는 데이터 신호로 구성되어 있지 않은 구간을 아이들(Idle) 구간이라 한다.

본 발명의 일 실시예에 따른 멀티칩 내에서 각각의 칩들이 각각의 칩들 간의 클럭 신호의 위상을 보상하는 방법은 별도의 클럭의 위상을 보상하기 위한 구간을 필요로하지 않는다. 마스터 칩과 슬레이브 칩 간에 데이터를 송수신하는 다이버시티 구간 외에 아이들 구간 내에서 위상차를 보상할 수 있다. 따라서 본 발명의 일 실시예에 따르면 별도로 클럭의 위상의 보상구간을 갖추지 않아도 되기 때문에, 각각의 칩의 다이버시티 구간을 방해하지 않고도 빈번하게 클럭의 위상을 보상할 수 있다.

도 6는 본 발명의 일 실시예에 따른 멀티 칩 시스템 내의 수신 칩에서 클럭 신호의 위상을 보상하는 방법을 나타낸 순서도이다.

호스트 칩이 수신 칩과 송신 칩에 명령 신호를 전송한다(S610). 호스트 칩은 호스트 칩에 대해 슬레이브 칩의 위치에 있으며, 클럭의 위상을 보상할 필요가 있는 송신 칩과 수신 칩에 대해 클럭의 위상을 보상하도록 하는 명령 신호를 전송한다. 이와 같이 호스트 칩에서 한번 명령 신호를 전송해두면, 수신 칩에서는 클럭의 위상을 보상하는 과정을 반복적으로 실시함으로써, 클럭의 위상을 보상한다.

송신 칩으로부터 기준 신호를 수신하고 기준 신호에 따라 계산 시작신호를 전송한다(S620). 수신 칩은 송신 칩으로부터 기 설정된 임의의 기준 신호를 수신한다. 기준 신호는 데이터 신호 핀 또는 유효 신호 핀 중 어떠한 핀으로부터 수신될 수 있다. 기준 신호를 수신 칩의 상태 제어기가 수신하여, 기준 신호에 따라 위상 계산장치로 계산 시작신호를 전송한다. 상태 제어기는 기준 신호가 상승 에지인 경우, 계산 시작신호를 전송할 수 있다.

위상 계산장치가 계산 시작신호를 수신하는 경우, 위상이 지연된 각각의 내부 클럭 신호에 동기된 기준 신호를 수신하여 기준 신호와 비교한다(S630). 위상 계산장치가 계산 시작신호를 수신하면, 상태 제어기로부터 수신한 기준 신호와 제1 및 제2 클럭 지연 체인에 의해 위상이 변화된 내부 클럭 신호에 동기된 기준 신호를 비교하여 내부 클럭 신호에 동기된 기준 신호 각각이 기준 신호와 얼마나 유사한지 판단한다.

비교한 결과가 기 설정된 기준을 만족하는지 여부를 판단한다(S640). 위상 계산장치에서 내부 클럭 신호에 동기된 기준 신호 각각이 기준 신호와 얼마나 유사한지 여부를 판단하여 비교한 결과가 기 설정된 기준을 만족하는지 여부를 판단한다. 여기서 기 설정된 기준으로는 반복한 횟수가 기 설정된 숫자를 만족하는지 여부 또는 내부 클럭 신호에 동기된 기준 신호 각각과 기준 신호의 오차범위가 기 설정된 범위 내에 존재하는지 여부 등을 포함한다.

비교한 결과가 기 설정된 기준을 만족하지 않는 경우, 위상이 지연된 각각의 내부 클럭 신호 중 어느 하나 또는 모든 내부 클럭 신호의 위상을 지연하도록 클럭 지연 파라미터를 클럭 지연체인에 전송한다(S650). 이렇게 내부 클럭 신호의 위상을 지연한 후, 다시 기존의 S620 과정을 거친다.

비교한 결과가 기 설정된 기준을 만족하는 경우, 위상 계산장치는 위상의 계산을 마치고 기 설정된 기준을 만족하는 내부 클럭 신호에 동기된 기준 신호로부터 내부 클럭 신호의 위상을 판단한다.

도 6에서는 과정 S610 내지 과정 S650을 순차적으로 실행하는 것으로 기재하고 있으나, 이는 본 발명의 일 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것이다. 다시 말해, 본 발명의 일 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 일 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 도 6에 기재된 순서를 변경하여 실행하거나 과정 S610 내지 과정 S650 중 하나 이상의 과정을 병렬적으로 실행하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이므로, 도 6은 시계열적인 순서로 한정되는 것은 아니다.

한편, 도 6에 도시된 과정들은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 즉, 컴퓨터가 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 및 캐리어 웨이브(예를 들면, 인터넷을 통한 전송)와 같은 저장매체를 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

110: 호스트 칩 120: 마스터 칩
130, 133, 136: 슬레이브 칩 210: 송신 칩 내부 코어
220: 송신 칩 패턴 발생부 230: 멀티플렉서
240: D-플립플롭 250: 클럭 지연 체인
260: 클럭 지연 체인 264, 268: D-플립플롭
270: 신호 처리부 280: 수신 칩 내부 코어
290: 수신 칩 패턴 발생부
310, 315, 320, 325, 330, 335: 제1 내지 제6 D-플립플롭
340, 345: 제1 및 제2 클럭 지연 체인 350: 상태 제어기
360, 365: 제7 및 제8 D-플립플롭 370: 위상 계산장치

Claims

멀티 슬레이브(Multi Slave) 칩 시스템에서 각 슬레이브 칩들 간에 클럭의 위상차를 보상하기 위한 방법에 있어서,
송신 칩으로부터 송신 칩 내부의 클럭 신호의 위상으로 동기된 제1 기준 신호를 수신하는 제1과정;
상기 제1 기준 신호를 수신 칩 내부의 클럭 신호의 위상으로 동기한 제2 기준 신호를 생성하는 제2과정;
상기 제1과정에서 수신한 복수 개의 제1 기준 신호들을 각각 서로 다른 위상으로 동기한 복수 개의 기준 신호를 생성하는 제3과정; 및
상기 제3과정에서 생성된 복수 개의 기준 신호를 상기 제2 기준 신호와 비교하여, 상기 제3과정에서 상기 복수 개의 기준 신호 각각을 동기하는 위상을 변경하도록 제어하는 제4과정
을 포함하는 것을 특징으로 하는 클럭의 위상차 보상방법.
제1항에 있어서,
상기 클럭의 위상차는
상기 멀티 슬레이브(Multi Slave) 칩 시스템에서 각 슬레이브 칩들 간에 클럭 핀(Clock Pin)없이 통신하는 때 발생하는 것을 특징으로 하는 클럭의 위상차 보상방법.
제1항에 있어서,
상기 제1과정 내지 제4과정을 반복하여 클럭의 위상차를 보상하는 것을 특징으로 하는 클럭의 위상차 보상방법.
제3항에 있어서,
상기 제1과정 내지 제4과정의 반복은,
상기 제4과정에서 상기 제3과정에서 생성된 복수 개의 기준 신호를 상기 제2 기준신호와 비교하여, 기 설정된 조건을 만족하는 경우 정지하는 것을 특징으로 하는 클럭의 위상차 보상방법.
제4항에 있어서,
상기 기 설정된 조건은,
상기 제1과정 내지 제4과정의 반복 횟수가 기 설정된 횟수를 만족하는지 여부 또는 상기 제3과정에서 생성된 복수개의 기준신호 중 어느 하나 또는 모든 기준신호의 위상과 상기 제2 기준신호의 위상의 차이가 기 설정된 범위 내를 만족하는지 여부 등을 포함하는 것을 특징으로 하는 클럭의 위상차 보상방법.
제1항에 있어서,
상기 제3과정은,
상기 복수 개의 제1 기준 신호들을 서로 다른 위상을 갖도록 변경된 수신 칩 내부의 복수의 클럭 신호들의 위상으로 각각 동기하는 것을 특징으로 하는 클럭의 위상차 보상방법.
제6항에 있어서,
상기 제4과정은,
상기 제3과정에서 생성된 복수 개의 기준 신호를 상기 제2 기준 신호와 비교하여, 상기 복수의 클럭 신호들 어느 하나 또는 모두의 위상을 변경하도록 제어하는 것을 특징으로 하는 클럭의 위상차 보상방법.
제1항에 있어서.
상기 송신 칩으로부터 제1 기준신호를 상기 수신 칩의 데이터 신호 핀 또는 유효 신호 핀 중 어느 하나의 핀을 이용하여 수신하는 것을 특징으로 하는 클럭의 위상차 보상방법.
제1항에 있어서,
상기 제1 기준신호는,
상기 수신 칩 내부의 클럭신호의 적어도 두 주기 동안 토글링(Toggling) 되지 않는 것을 특징으로 하는 클럭의 위상차 보상방법.
멀티 슬레이브(Multi Slave) 칩 시스템에서 각 슬레이브 칩들 간에 클럭의 위상차 보상장치에 있어서,
송신칩으로부터 기 설정된 기준신호를 입력신호로 수신하고, 수신칩 내부의 클럭신호를 수신하여 동기화하는 제1동기화수단;
상기 수신칩 내부의 클럭신호를 수신하여 상기 수신칩 내부의 클럭신호의 위상을 각각 상이하게 지연시키는 복수의 클럭 지연 체인;
송신칩으로부터 기 설정된 기준신호를 입력신호로 수신하고, 상기 복수의 클럭 지연 체인으로부터 위상이 지연된 각각의 수신칩 내부의 클럭신호를 수신하여 동기화하는 복수의 제2동기화수단;
상기 수신칩 내부의 클럭신호와 상기 제1동기화수단으로부터 기준신호를 수신하고, 상기 기준신호의 기 설정된 제1구간에서 계산 시작신호를 전송하며, 상기 기준신호의 기 설정된 제2구간에서 동작신호를 전송하는 상태 제어기; 및
상기 상태 제어기로부터 상기 계산 시작신호를 수신하면, 상기 상태 제어기로부터 기준신호 및 상기 제2동기화수단으로부터 동기화된 각각의 기준신호를 수신한 후 비교하여 기 설정된 조건에 만족하는지 여부를 판단하고, 상기 상태 제어기로부터 동작신호를 수신하면, 상기 기 설정된 조건에 만족하는지 않는 경우, 각각의 클럭 지연 체인에 상기 클럭신호의 위상을 지연하도록 클럭 지연 파라미터를 전송하는 위상 계산장치
를 포함하는 것을 특징으로 하는 클럭의 위상차 보상장치.
제10항에 있어서,
상기 클럭의 위상차는
상기 멀티 슬레이브(Multi Slave) 칩 시스템에서 각 슬레이브 칩들 간에 클럭 핀(Clock Pin)없이 통신하는 때 발생하는 것을 특징으로 하는 클럭의 위상차 보상장치.
제10항에 있어서,
불안정 상태(Metastability state)가 발생하는 것을 방지하기 위해, 상기 제1동기화수단 및 상기 제2동기화수단은 동일한 동기화수단이 연달아 복수개가 연결되는 것을 특징으로 하는 클럭의 위상차 보상장치.
제10항에 있어서,
상기 제2동기화수단과 상기 위상 계산장치의 사이에 위치하며, 기 설정된 두 개의 제2동기화수단으로부터 동기화된 기준신호 중 어느 하나는 입력신호로, 나머지 하나는 클럭신호로 수신하는 복수의 제3동기화수단을 더 포함하는 것을 특징으로 하는 클럭의 위상차 보상장치.
제13항에 있어서,
기 설정된 두 개의 제3동기화수단은 상기 기 설정된 두 개의 제2동기화수단으로부터 동기화된 기준신호들을 상기 입력신호와 상기 클럭신호로 수신함에 있어, 서로 다른 기준신호를 상기 입력신호와 상기 클럭신호로 수신하는 것을 특징으로 하는 클럭의 위상차 보상장치.
제10항에 있어서,
상기 상태 제어기는,
상기 기 설정된 제1구간을 상기 기준신호가 상승 에지(Edge)를 갖는 구간으로 설정한 것을 특징으로 하는 클럭의 위상차 보상장치.
제10항에 있어서,
상기 위상 계산장치는,
상기 기 설정된 조건으로 상기 클럭의 위상차 보상장치의 동작 횟수가 기 설정된 횟수를 만족하는지 여부 또는 상기 제2동기화수단으로부터 수신한 동기화된 각각의 기준신호 중 어느 하나 또는 모든 기준신호의 위상과 상기 상태 제어기로부터 수신한 기준신호 위상의 차이가 기 설정된 범위 내를 만족하는지 여부 등을 포함하는 것을 특징으로 하는 클럭의 위상차 보상장치.