JP6013440B2 - マルチチップシステムにおける各チップ間のクロック信号の位相差補償方法及び装置 - Google Patents

Description

本発明は、マルチチップシステムにおいて各チップ間のクロック信号の位相差を補償するための方法及び装置に関する。

この部分に記述した内容は、単純に本実施例に対する背景情報を提供するものに過ぎず、従来技術を構成するものではない。

図１は、既存のマルチチップシステムを示したブロック図である。

図１を参照すると、既存のマルチチップシステムは、ホストチップ１１０、マスターチップ１２０及びスレーブチップ１３０、１３３、１３６を含む。既存のマルチチップシステムにおいては、同一の機能をするマスターとスレーブ用途のチップが二つ以上使用され、各スレーブチップとマスターチップが直列に連結される。また、各スレーブチップとマスターチップを制御するホストチップで構成される。マスターチップとそれぞれのスレーブチップとの間のインターフェースは、クロック（Ｃｌｏｃｋ）信号、有効（Ｖａｌｉｄ）信号、及びデータ信号からなるユーザー定義バス（Ｕｓｅｒ Ｄｅｆｉｎｅｄ Ｂｕｓ）で構成される。有効信号は、多様なチップのうちいずれか一つのチップに信号を伝送する際に、信号を受信するチップを活性化するための信号である。すなわち、有効信号が特定の状態にある場合、例えば、有効信号が高い（Ｈｉｇｈ）状態では信号を受信するチップが活性化される。データ信号は、送信しようとするデータを含む信号である。

既存のマルチチップシステムは、同一の機能を行うマスターチップ１２０及び複数のスレーブチップ１３０、１３３、１３６と、マスターチップ及び複数のスレーブチップを制御するホストチップ１１０とを含む。

ホストチップ１１０は、マスターチップ１２０及び各スレーブチップ１３０、１３３、１３６と通信する。ホストチップは、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）を使用したり、Ｉ２Ｃ通信を用いてマスターチップ及びスレーブチップと通信する。

マスターチップ１２０及び複数のスレーブチップ１３０、１３３、１３６は、ダイバーシティのために互いに直列に連結される。例えば、マスターチップ及び複数のスレーブチップは、相互間の区別のために固定チップＩＤ（例えば、固定チップＩＤ０〜固定チップＩＤ３）の識別用ピンを使用したり、直列に連結された各ピンが既に設定されたパターンデータを送受信し、マスターチップ及び複数のスレーブチップのＩＤ（スレーブチップ０ １３６〜スレーブチップ２ １３０）を内部的に生成する。マスターチップ１２０は、ダイバーシティ信号を最終的に結合した信号をホストチップ１１０に伝達し、ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）データを出力する。

既存のマルチチップシステムにおいては、それぞれのチップ間に信号などを入出力するために、またはマスターチップ及びそれぞれのスレーブチップを区別するために多くのピンが使用されるという問題がある。それぞれのチップ間に信号などを入力及び出力するために、またはそれぞれのスレーブチップ及びマスターチップを区別するために多くのピンが使用されることによって、それぞれのチップのピンマップ（Ｍａｐ）が複雑になる。このような問題を解決するために、クロック信号の周波数を増加させることによって、データ信号を入出力するピンの個数を減少させる方法が考案されると共に、有効信号を使用する既存のプロトコルではなく、有効信号を使用しない特化されたプロトコル基盤のインターフェースを適用することによって有効信号を入出力するピンの個数を減少させる方法が考案された。しかし、クロック信号を入出力するピンを除去すると、それぞれのチップ間のクロック信号の位相が変わるという問題が発生し、クロック信号を入出力するピンは除去できない状況であった。

本実施例は、マルチチップシステムにおいてそれぞれのチップ間で通信するにおいて、クロック信号の送受信がなくても通信が可能になるように、それぞれのチップ間のクロック信号の位相を補償する方法及び装置を提供することを主な目的とする。

本実施例の一側面によると、マルチスレーブ（Ｍｕｌｔｉ Ｓｌａｖｅ）チップシステムにおいて各スレーブチップ間のクロックの位相差を補償するための方法において、送信チップから送信チップ内部のクロック信号の位相に同期された第１の基準信号を受信する第１の過程と、前記第１の基準信号を受信チップ内部のクロック信号の位相に同期した第２の基準信号を生成する第２の過程と、前記第１の過程で受信した複数の第１の基準信号をそれぞれ互いに異なる位相に同期した複数の基準信号を生成する第３の過程と、前記第３の過程で生成された複数の基準信号を前記第２の基準信号と比較し、前記第３の過程で前記複数の基準信号のそれぞれを同期する位相を変更するように制御する第４の過程とを含むことを特徴とするクロックの位相差補償方法を制御する。

また、本実施例の他の側面によると、クロックの位相差補償装置において、送信チップから既に設定された基準信号を入力信号として受信し、受信チップ内部のクロック信号を受信して同期化する第１の同期化手段と、前記受信チップ内部のクロック信号を受信し、前記受信チップ内部のクロック信号の位相をそれぞれ異なる形に遅延させる複数のクロック遅延チェーンと、送信チップから既に設定された基準信号を入力信号として受信し、前記複数のクロック遅延チェーンから位相が遅延されたそれぞれの受信チップ内部のクロック信号を受信して同期化する複数の第２の同期化手段と、前記受信チップ内部のクロック信号と前記第１の同期化手段からの基準信号を受信し、前記基準信号の既に設定された第１の区間で計算開始信号を伝送し、前記基準信号の既に設定された第２の区間で動作信号を伝送する状態制御器と、前記状態制御器から前記計算開始信号を受信すると、前記状態制御器からの基準信号及び前記第２の同期化手段からの同期化されたそれぞれの基準信号を受信した後、これらを比較し、既に設定された条件を満足するか否かを判断し、前記状態制御器から動作信号を受信すると、前記の既に設定された条件を満足しない場合、それぞれのクロック遅延チェーンに前記クロック信号の位相を遅延させるようにクロック遅延パラメーターを伝送する位相計算装置とを含むことを特徴とするクロックの位相差補償装置を提供する。

以上説明したように、本実施例によると、マルチチップシステムにおいてそれぞれのチップがそれぞれのチップ間のクロック信号の位相を補償する構成を備えることによって、それぞれのチップがクロック信号を入出力するピンを使用しなくても円滑な通信が可能になるので、既存のマルチチップシステムより少ないピンの使用が可能になる。これによって、それぞれのチップのピンマップもより簡単になる。

既存のマルチチップシステムを示したブロック図である。 既存のマルチチップシステム内の送信チップから信号を送信する構成を示したブロック図である。 既存のマルチチップシステム内の受信チップで信号を受信する構成を示したブロック図である。 本発明の一実施例に係るマルチチップシステム内の受信チップの構成を示したブロック図である。 本発明の一実施例に係るマルチチップシステム内の受信チップにおいてクロック信号の位相を補償する過程を示したタイミングダイヤグラムである。 マルチチップシステム内の送信チップと受信チップとが通信するにおいて、必要とするピンの個数を示した図である。 マルチチップシステム内でマスターチップとスレーブチップとの間で送受信する信号を示したタイミングダイヤグラムである。 本発明の一実施例に係るマルチチップシステム内の受信チップにおいてクロック信号の位相を補償する方法を示したフローチャートである。

以下、本発明の一部の各実施例を例示的な図面を通じて詳細に説明する。各図面の各構成要素に参照符号を付する際に、同一の構成要素に対しては、たとえ他の図面上に表示されたとしても、可能な限り同一の符号を付していることに留意すべきである。また、本発明を説明するにおいて、関連する公知の構成または機能についての具体的な説明が本発明の要旨を不明瞭にし得ると判断された場合は、それについての詳細な説明は省略する。

明細書全体にわたって、一つの部分が一つの構成要素を「含む」、「備える」とするとき、これは、特別に反対の意味を有する記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含んでも構わないことを意味する。また、明細書に記載した「...部」、「モジュール」などの用語は、少なくとも一つの機能や動作を処理する単位を意味し、これは、ハードウェアやソフトウェア、またはハードウェアとソフトウェアの結合で具現され得る。

図２ａは、既存のマルチチップシステム内の送信チップから信号を送信する構成を示したブロック図で、図２ｂは、既存のマルチチップシステム内の受信チップで信号を受信する構成を示したブロック図である。

図２ａを参照すると、送信チップ内部コア２１０、送信チップパターン発生部２２０、マルチプレクサ２３０、Ｄ―フリップフロップ２４０及びクロック遅延チェーン２５０を含む。

送信チップ内部コア２１０は、送信チップの内部で受信チップに伝達しようとする有効信号及びデータ信号を生産する役割をする。

送信チップパターン発生部２２０は、受信チップに伝達しようとする任意のパターン信号を生産する役割をする。任意のパターン信号は、受信チップ内の物理的な通路（Ｐａｔｈ）が正常に動作しているか否かを検査するためのものである。伝送した任意のパターン信号がそのまま受信チップ内に受信されるか否かにより、受信チップ内の物理的な通路が正常に動作しているか否かを判断する。

マルチプレクサ２３０は、送信チップ内部の制御信号から送信チップ内部コアで生産した信号または送信チップパターン発生器で生産した任意のパターン信号を選択的に伝送する役割をする。

Ｄ―フリップフロップ２４０は、クロック端子に入力されるクロック信号が上昇エッジである場合、入力端子に入力される信号値が０であると、出力端子は０を出力し、入力端子に入力される信号値が１であると、出力端子は１を出力する素子であって、クロック端子にクロック信号の次の上昇エッジが入力される前まで出力した出力値を維持する。Ｄ―フリップフロップにより、入力信号はクロック信号によって同期化される。

クロック遅延チェーン２５０は、入力を受けたクロック信号の位相を必要に応じて遅延させる役割をする。

このように既存のマルチチップシステム内の送信チップでは、クロック信号、有効信号及びデータ信号を受信チップに伝送する。

図２ｂは、既存のマルチチップシステム内の受信チップで信号を受信する構成を示したブロック図である。

図２ｂを参照すると、既存のマルチチップシステム内の受信チップは、クロック遅延チェーン２６０、Ｄ―フリップフロップ２６４、２６８、信号処理部２７０、受信チップ内部コア２８０及び受信チップパターン発生部２９０を含む。

クロック遅延チェーン２６０は、別途のピンでクロック信号を受信し、位相の変調が必要である場合は位相を変調し、位相を変調したクロック信号をＤ―フリップフロップ２６４、２６８と信号処理部２７０に伝達する。

Ｄ―フリップフロップ２６４、２６８は、別途のピンで有効信号及びデータ信号を受信し、受信した有効信号及びデータ信号を入力信号とし、クロック遅延チェーンで受信したクロック信号をクロック信号として出力値を生産する。

信号処理部２７０は、受信チップの別途のピンで受信したクロック信号、有効信号及びデータ信号を受信する。受信した信号が送信チップ内部コアで発生した信号であると、その信号を受信チップ内部コア２８０に伝送し、受信した信号が送信チップパターン発生部で発生したパターン信号であると、その信号を受信チップパターン発生部２９０に伝送する。

このように既存のマルチチップシステム内の受信チップでは、送信チップから伝送したクロック信号、有効信号及びデータ信号を受信するためにそれぞれの信号を受信するピンを必要としていた。

図３ａは、本発明の一実施例に係るマルチチップシステム内の受信チップの構成を示したブロック図である。

図３ａを参照すると、本発明の一実施例に係るマルチチップシステム内の受信チップは、第１〜第６のＤ―フリップフロップ３１０、３１５、３２０、３２５、３３０、３３５、第１及び第２のクロック遅延チェーン３４０、３４５、状態制御器３５０、第７及び第８のＤ―フリップフロップ３６０、３６５及び位相計算装置３７０を含む。

第１〜第６のＤ―フリップフロップ３１０、３１５、３２０、３２５、３３０、３３５は、送信チップから伝送した既に設定された基準信号を入力端子で受け取り、この基準信号をクロック端子に入力されたクロック信号と同期化し、出力端子で出力値を生成する。第１及び第２のＤ―フリップフロップ３１０、３１５は、受信チップ内部のクロック信号がクロック端子に入り、これによって、既に設定された基準信号は同期化され、同期化された基準信号が状態制御器３５０に伝送される。第３及び第４のＤ―フリップフロップ３２０、３２５は、受信チップ内部のクロック信号のうち位相が変更されたクロック信号が第１のクロック遅延チェーン３４０からクロック端子に入り、これによって、既に設定された基準信号は同期化され、第７のＤ―フリップフロップ３６０の入力端子と第８のＤ―フリップフロップ３６５のクロック端子に出力値が伝送される。第５及び第６のＤ―フリップフロップ３３０、３３５は、受信チップ内部のクロック信号のうち位相が変更されたクロック信号が第２のクロック遅延チェーン３４５からクロック端子に入り、これによって、既に設定された基準信号は同期化され、第７のＤ―フリップフロップ３６０のクロック端子と第８のＤ―フリップフロップ３６５の入力端子に出力値が伝送される。

第１及び第２のＤ―フリップフロップにおいて２個のＤ―フリップフロップが連結された理由は、入力端子に入力される信号とクロック端子に入力されるクロック信号が非同期化された信号であり、Ｄ―フリップフロップが一つだけ連結されている場合、不安定状態に至り得るためである。不安定状態とは、低い（Ｌｏｗ）状態でもなく、高い（Ｈｉｇｈ）状態でもない中間状態が持続する状況を意味する。このような不安定状態を防止するために、２個のＤ―フリップフロップを連結する。第３及び第４のＤ―フリップフロップと第５及び第６のＤ―フリップフロップにおいても、同様の理由で２個のＤ―フリップフロップを連結する。

第１及び第２のクロック遅延チェーン３４０、３４５は、図２ａを参照して既存のマルチチップシステムを説明しながら言及したように、入力される受信チップ内部クロック信号の位相を遅延させ、位相が遅延されたクロック信号を出力する。第１及び第２のクロック遅延チェーン３４０、３４５は、位相計算装置３７０からクロック遅延パラメーターを受信する場合、受信したクロック遅延パラメーターによって入力されるクロック信号の位相を遅延させる。

状態制御器３５０は、第１及び第２のＤ―フリップフロップの出力信号と受信チップ内部クロック信号を受信し、これを位相計算装置に伝達する。また、状態制御器３５０は、基準信号を把握し、基準信号が既に設定された第１の区間である場合、位相計算装置が判断を開始するように位相計算装置に計算の開始信号を伝送する。このとき、既に設定された第１の区間は、基準信号が上昇エッジ（Ｅｄｇｅ）である区間に設定され得る。状態制御器３５０は、基準信号を把握し、基準信号が既に設定された第２の区間である場合、位相計算装置がクロック遅延パラメーターをクロック遅延チェーンに伝送するように位相計算装置に動作信号を伝送する。このとき、既に設定された第２の区間は、基準信号が下降エッジを有した後から、基準信号の次の周期が到逹する前の区間のうち任意の区間に設定され得る。

第７及び第８のＤ―フリップフロップ３６０、３６５は、第４及び第６のＤ―フリップフロップのそれぞれの出力信号を入力端子またはクロック端子で受け取り、出力信号を生成する役割をする。第７のＤ―フリップフロップは、第４のＤ―フリップフロップの出力信号を入力信号として受け取り、第６のＤ―フリップフロップの出力信号をクロック信号として受け取り、第４のＤ―フリップフロップの出力信号及び第６のＤ―フリップフロップの出力信号のうちどちらの出力信号が速い位相を有する信号であるかを判断し、出力信号を生成する。第８のＤ―フリップフロップは、第４のＤ―フリップフロップの出力信号をクロック信号として受け取り、第６のＤ―フリップフロップの出力信号を入力信号として受け取り、第４のＤ―フリップフロップの出力信号及び第６のＤ―フリップフロップの出力信号のうちどちらの出力信号が速い位相を有する信号であるかを判断し、出力信号を生成する。

位相計算装置３７０は、状態制御器から計算の開始信号を受信すると、第７及び第８のＤ―フリップフロップの各出力信号と状態制御器の出力信号を受信し、第７及び第８のＤ―フリップフロップの各出力信号のうちどちらの出力信号が状態制御器の出力信号と類似するかを判断する。判断が終了した場合、状態制御器の動作信号を受信し、第７及び第８のＤ―フリップフロップの各出力信号のうちいずれか一つの出力信号または全ての出力信号の位相を遅延させるようにクロック遅延パラメーターをクロック遅延チェーンに伝送する。

図３ｂは、本発明の一実施例に係るマルチチップシステム内の受信チップでクロック信号の位相を補償する過程を示したタイミングダイヤグラムである。

内部クロックは、受信チップの内部に存在する内部クロック信号を意味し、位相が変化した第１及び第２の内部クロックは、それぞれ第１及び第２のクロック遅延チェーンによって位相が変化した内部クロック信号を意味する。基準信号は、送信チップからクロックの位相を同期化するために有効信号ピンまたはデータ信号ピンで受信した既に設定された基準信号を意味する。基準信号は、クロック信号の一周期を高い（Ｈｉｇｈ）状態を有する信号に設定できるが、より正確な送信チップのクロックの位相を検出するために、クロック信号の二周期以上を高い（Ｈｉｇｈ）状態を有する信号に設定する。

位相計算装置は、一周期が経過した基準信号と第１及び第２の内部クロックに同期化された基準信号のそれぞれを受信し、これらの位相を比較する。このとき、基準信号ではなく、一周期が経過した基準信号を用いる理由は、第１及び第２の内部クロックに同期化された各基準信号は、基準信号に比べて位相が遅延されているので、その位相を遅延させて基準信号の位相と一致させるためである。位相計算装置は、一周期が経過した基準信号と第１及び第２の内部クロックに同期化された基準信号とを比較し、既に設定された基準を満足していない場合、第１及び第２の内部クロックに同期化された基準信号のうちいずれか一つまたは全ての位相を遅延させるようにクロック遅延パラメーターをクロック遅延チェーンに伝送する。このとき、既に設定された基準は、位相を比較した回数が既に設定された数字を満足するか否か、または内部クロックに同期化された基準信号と基準信号との誤差率が既に設定された範囲内に存在するか否かなどを含んでもよい。

クロック遅延パラメーターを受信したクロック遅延チェーンは、入力される内部クロック信号の位相をクロック遅延パラメーターによって既存より遅延させる。位相が変化した第１及び第２の内部クロック信号を見ると、位相がそれぞれ遅延されていることが分かる。

位相計算装置は、再び一周期が経過した基準信号と第１及び第２の内部クロックに同期化された基準信号のそれぞれを受信し、これらの位相を比較する。比較の結果、既に設定された基準を満足していない場合は、再びクロック遅延パラメーターをクロック遅延チェーンに伝送し、クロック遅延チェーンは、第１及び／または第２の内部クロック信号の位相を遅延させる。このような過程を繰り返すことによって、基準信号の位相と近接するように内部クロック信号の位相を計算することができる。位相計算装置は、繰り返して既に設定された基準を満足する内部クロック信号の位相を計算するので、既存のクロックの位相補償方法でホストチップがクロックの位相を補償するために複数回スレーブチップまたはマスターチップと通信しなければならないという煩雑さが減少する。本発明の一実施例によると、ホストチップは、一度スレーブチップまたはマスターチップにクロックの位相を補償するように命令すると、それぞれのチップ内に存在する位相計算装置が反復的に送信チップのクロック信号の位相によって受信チップ内部のクロック信号の位相を補償する。

図４は、マルチチップシステム内の送信チップと受信チップが通信するにおいて、必要とするピンの個数を示した図である。

送信チップと受信チップが通信するにおいて、合計６個のピンが必要なシステムは、次の通りである。本発明の一実施例に係るクロック信号の位相の補償方法を適用しないので、クロック信号を受信する一つのピンが必要であり、一般的なプロトコルを使用するので、有効信号を受信する一つのピンも必要であり、クロック信号の周波数として１＊Ｆを使用しているので、データ信号のピンは４個が必要である。ここで、１＊Ｆとは、データ信号を伝送するために使用されるべき４個のピンを必要とする任意の周波数を意味する。これによって、合計６個のピンが使用されなければならない。

送信チップと受信チップが通信するにおいて、合計４個のピンが必要なシステムは、次の通りである。本発明の一実施例に係るクロック信号の位相の補償方法を適用しないので、クロック信号を受信する一つのピンが必要であり、一般的なプロトコルを使用するので、有効信号を受信する一つのピンも必要あり、クロック信号の周波数として２＊Ｆを使用しているので、データ信号のピンは２個が必要である。ここで、２＊Ｆは、１＊Ｆから２倍増加した周波数を意味する。クロック信号の周波数が２倍速くなることによって、単位時間当たりのデータ処理量が増加し、必要とするピンの数が半分に減少する。これによって、クロックの周波数が１＊Ｆであるとき、４個が必要であったデータ信号のピンの数が２個に減少する。

送信チップと受信チップが通信するにおいて、合計５個、３個及び２個のピンが必要であるシステムは、次の通りである。本発明の一実施例に係るクロック信号の位相の補償方法を適用するので、クロック信号を受信するピンが不必要であり、一般的なプロトコルを使用するので、有効信号を受信する一つのピンも必要であり、クロック信号の周波数としてそれぞれ１＊Ｆ、２＊Ｆ及び４＊Ｆを使用しているので、データ信号のピンはそれぞれ４個、２個及び１個が必要である。

送信チップと受信チップが通信するにおいて、特化されたプロトコルを使用して合計２個及び１個のピンが必要なシステムは、次の通りである。特化されたプロトコルは、一般的なプロトコルとは異なり、有効信号が常に活性化に維持（例えば、高い（Ｈｉｇｈ）状態であるとき、受信チップが活性化されると高い状態に維持され、低い（Ｌｏｗ）状態であるとき、受信チップが活性化されると低い状態に維持される）され、有効信号のピンが不必要なプロトコルである。本発明の一実施例に係るクロック信号の位相の補償方法を適用するので、クロック信号を受信するピンが不必要であり、一般的なプロトコルを使用するので、有効信号のピンも不必要であり、クロック信号の周波数としてそれぞれ２＊Ｆ及び４＊Ｆを使用しているので、データ信号のピンはそれぞれ２個及び１個が必要である。

既存のクロックの周波数を制御することによってデータ信号のピン数を制御する方法、及びプロトコルの種類を変更することによって有効信号のピン数を制御する方法と共に、本発明の一実施例に係るクロック信号の位相を補償する方法を適用すると、マルチチップシステム内の送信チップと受信チップが通信するにおいて必要とするピンの個数を流動的に制御することができ、既存より少ない数のピンを使用することができる。

図５は、マルチチップシステム内でマスターチップとスレーブチップとの間で送受信する信号を示したタイミングダイヤグラムである。

図５は、マスターチップとスレーブチップとの間で送受信する任意のＮ番目のＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）シンボルとＮ＋１番目のＯＦＤＭシンボルを示している。それぞれのＯＦＤＭシンボルは、スレーブチップを制御するためのコントロール信号と、伝送しようとする情報を含むデータ信号とで構成される。しかし、それぞれのＯＦＤＭシンボルは、ＯＦＤＭシンボルの全ての区間でコントロール信号またはデータ信号で構成されているわけではない。コントロール信号またはデータ信号で構成されている区間をダイバーシティ区間といい、コントロール信号またはデータ信号で構成されていない区間をアイドル（Ｉｄｌｅ）区間という。

本発明の一実施例に係るマルチチップ内でそれぞれのチップがそれぞれのチップ間のクロック信号の位相を補償する方法は、別途のクロックの位相を補償するための区間を必要としない。マスターチップとスレーブチップとの間でデータを送受信するダイバーシティ区間の他に、アイドル区間内で位相差を補償することができる。したがって、本発明の一実施例によると、別途にクロックの位相の補償区間を備えなくてもよいので、それぞれのチップのダイバーシティ区間を妨害せずとも頻繁にクロックの位相を補償することができる。

図６は、本発明の一実施例に係るマルチチップシステム内の受信チップでクロック信号の位相を補償する方法を示したフローチャートである。

ホストチップが受信チップと送信チップに命令信号を伝送する（Ｓ６１０）。ホストチップは、ホストチップに対してスレーブチップの位置にあり、クロックの位相を補償する必要がある送信チップと受信チップに対してクロックの位相を補償するように命令信号を伝送する。このようにホストチップで一度命令信号を伝送すると、受信チップでは、クロックの位相を補償する過程を繰り返して実施することによって、クロックの位相を補償する。

送信チップから基準信号を受信し、基準信号によって計算開始信号を伝送する（Ｓ６２０）。受信チップは、送信チップから既に設定された任意の基準信号を受信する。基準信号は、データ信号のピン及び有効信号のピンのうちいずれか一つのピンから受信され得る。基準信号を受信チップの状態制御器が受信し、基準信号によって位相計算装置に計算開始信号を伝送する。状態制御器は、基準信号が上昇エッジである場合、計算開始信号を伝送することができる。

位相計算装置が計算開始信号を受信する場合、位相が遅延されたそれぞれの内部クロック信号に同期された基準信号を受信し、これを基準信号と比較する（Ｓ６３０）。位相計算装置が計算開始信号を受信すると、状態制御器から受信した基準信号と、第１及び第２のクロック遅延チェーンによって位相が変化した内部クロック信号に同期された基準信号とを比較し、内部クロック信号に同期された基準信号のそれぞれが基準信号とどれだけ類似するかを判断する。

比較の結果が既に設定された基準を満足するか否かを判断する（Ｓ６４０）。位相計算装置で内部クロック信号に同期された基準信号のそれぞれが基準信号とどれほど類似するかを判断し、比較の結果が既に設定された基準を満足するか否かを判断する。ここで、既に設定された基準は、反復した回数が既に設定された数字を満足するか否か、または内部クロック信号に同期された基準信号のそれぞれと基準信号との誤差範囲が既に設定された範囲内に存在するか否かなどを含む。

比較の結果が既に設定された基準を満足していない場合、位相が遅延されたそれぞれの内部クロック信号のうちいずれか一つまたは全ての内部クロック信号の位相を遅延させるようにクロック遅延パラメーターをクロック遅延チェーンに伝送する（Ｓ６５０）。このように内部クロック信号の位相を遅延させた後、再び既存のＳ６２０過程を経る。

比較の結果が既に設定された基準を満足する場合、位相計算装置は、位相の計算を終了し、既に設定された基準を満足する内部クロック信号に同期された基準信号から内部クロック信号の位相を判断する。

図６では、過程Ｓ６１０〜過程Ｓ６５０を順次実行することを記載しているが、これは、本発明の一実施例の技術思想を例示的に説明したものに過ぎない。すなわち、本発明の一実施例の属する技術分野で通常の知識を有する者であれば、本発明の一実施例の本質的な特性から逸脱しない範囲で図６に記載した順序を変更して実行したり、過程Ｓ６１０〜過程Ｓ６５０のうちいずれか一つ以上の過程を並列的に実行することに多様に修正及び変形して適用可能であるので、図６は、時系列的な順序に限定されるものではない。

一方、図６に示した各過程は、コンピューターで読み取り可能な記録媒体にコンピューターで読み取り可能なコードとして具現することが可能である。コンピューターで読み取り可能な記録媒体は、コンピューターシステムによって読み取られるデータが保存される全ての種類の記録装置を含む。すなわち、コンピューターで読み取り可能な記録媒体は、マグネチック保存媒体（例えば、ＲＯＭ、フロッピー(登録商標)ディスク、ハードディスクなど）、光学的判読媒体（例えば、ＣＤ―ＲＯＭ、ＤＶＤなど）及びキャリアウェーブ（例えば、インターネットを介した伝送）などの保存媒体を含む。また、コンピューターで読み取り可能な記録媒体は、ネットワークで連結されたコンピューターシステムに分散され、分散方式によりコンピューターで読み取り可能なコードが保存されて実行され得る。

以上の説明は、本実施例の技術思想を例示的に説明したものに過ぎなく、本実施例の属する技術分野で通常の知識を有する者であれば、本実施例の本質的な特性から逸脱しない範囲で多様な修正及び変形が可能であろう。したがって、本実施例は、本実施例の技術思想を限定するためのものではなく、説明するためのものであって、このような実施例によって本実施例の技術思想の範囲が限定されることはない。本実施例の保護範囲は、下記の特許請求の範囲によって解釈しなければならなく、それと同等な範囲内にある全ての技術思想は、本実施例の権利範囲に含まれるものと解釈しなければならない。

１１０：ホストチップ
１２０：マスターチップ
１３０、１３３、１３６：スレーブチップ
２１０：送信チップ内部コア
２２０：送信チップパターン発生部
２３０：マルチプレクサ
２４０：Ｄ―フリップフロップ
２５０：クロック遅延チェーン
２６０：クロック遅延チェーン
２６４、２６８：Ｄ―フリップフロップ
２７０：信号処理部
２８０：受信チップ内部コア
２９０：受信チップパターン発生部
３１０、３１５、３２０、３２５、３３０、３３５：第１〜第６のＤ―フリップフロップ
３４０、３４５：第１及び第２のクロック遅延チェーン
３５０：状態制御器
３６０、３６５：第７及び第８のＤ―フリップフロップ
３７０：位相計算装置

Claims (12)

1. マルチスレーブチップシステムにおける各スレーブチップの間のクロックの位相差補償装置において、
   送信チップから既に設定された基準信号を入力信号として受信し、受信チップ内部のクロック信号を受信して同期化する第１の同期化手段；
   前記受信チップ内部のクロック信号を受信し、前記受信チップ内部のクロック信号の位相をそれぞれ異なる形に遅延させる複数のクロック遅延チェーン；
   送信チップから既に設定された基準信号を入力信号として受信し、前記複数のクロック遅延チェーンから位相が遅延されたそれぞれの受信チップ内部のクロック信号を受信して同期化する複数の第２の同期化手段；
   前記受信チップ内部のクロック信号と前記第１の同期化手段からの基準信号を受信し、前記基準信号の既に設定された第１の区間で計算開始信号を伝送し、前記基準信号の既に設定された第２の区間で動作信号を伝送する状態制御器；
   前記状態制御器から前記計算開始信号を受信すると、前記状態制御器からの基準信号及び前記第２の同期化手段からの同期化されたそれぞれの基準信号を受信した後、これらの位相を比較し、既に設定された条件を満足するか否かを判断し、前記状態制御器から動作信号を受信すると、前記の既に設定された条件を満足していない場合、それぞれのクロック遅延チェーンに前記クロック信号の位相を遅延させるようにクロック遅延パラメーターを伝送する位相計算装置；及び
   前記第２の同期化手段と前記位相計算装置との間に位置し、既に設定された二つの第２の同期化手段から同期化された基準信号のうちいずれか一つは入力信号として受信し、残りの一つはクロック信号として受信する複数の第３の同期化手段；
   を含むことを特徴とするクロックの位相差補償装置。
2. 前記クロックの位相差は、
   前記マルチスレーブチップシステムにおいて各スレーブチップ間でクロックピンを用いず通信するときに発生することを特徴とする、請求項１に記載のクロックの位相差補償装置。
3. 不安定状態（Ｍｅｔａｓｔａｂｉｌｉｔｙ ｓｔａｔｅ）が発生することを防止するために、前記第１の同期化手段及び前記第２の同期化手段は、同一の同期化手段が複数連結されることを特徴とする、請求項１に記載のクロックの位相差補償装置。
4. 既に設定された二つの第３の同期化手段は、前記の既に設定された二つの第２の同期化手段から同期化された各基準信号を前記入力信号及び前記クロック信号として受信する際に、
   互いに異なる基準信号を前記入力信号及び前記クロック信号として受信することを特徴とする、請求項１に記載のクロックの位相差補償装置。
5. 前記状態制御器は、
   前記の既に設定された第１の区間を、前記基準信号が上昇エッジを有する区間に設定したことを特徴とする、請求項１に記載のクロックの位相差補償装置。
6. 前記位相計算装置は、
   前記の既に設定された条件で前記クロックの位相差補償装置の動作回数が既に設定された回数を満足するか否か、または、前記第２の同期化手段から受信した同期化されたそれぞれの基準信号のうちいずれか一つまたは全ての基準信号の位相と、前記状態制御器から受信した基準信号の位相との差が既に設定された範囲内を満足するか否かなどを含むことを特徴とする、請求項１に記載のクロックの位相差補償装置。
7. マルチスレーブチップシステムにおける各スレーブチップの間のクロックの位相差補償装置により各スレーブチップの間のクロックの位相差を補償するための方法において、
   前記位相差補償装置は第１の同期化手段、複数のクロック遅延チェーン、複数の第２の同期化手段、状態制御器、位相計算装置及び複数の第３の同期化手段を含み、
   前記第１の同期化手段が、送信チップから既に設定された基準信号を入力信号として受信し、受信チップ内部のクロック信号を受信して同期化する過程；
   複数の前記クロック遅延チェーンが、前記受信チップ内部のクロック信号を受信し、前記受信チップ内部のクロック信号の位相をそれぞれ異なる形に遅延させる過程；
   複数の前記第２の同期化手段が、送信チップから既に設定された基準信号を入力信号として受信し、前記複数のクロック遅延チェーンから位相が遅延されたそれぞれの受信チップ内部のクロック信号を受信して、受信した基準信号を位相が遅延されたそれぞれの受信チップ内部のクロック信号で同期化する過程；
   前記状態制御器が、前記受信チップ内部のクロック信号と前記第１の同期化手段からの基準信号を受信し、前記基準信号の既に設定された第１の区間で計算開始信号を伝送し、前記基準信号の既に設定された第２の区間で動作信号を伝送する過程；
   前記位相計算装置が、前記状態制御器から前記計算開始信号を受信すると、前記状態制御器からの基準信号及び前記第２の同期化手段からの同期化されたそれぞれの基準信号を受信した後、これらの位相を比較し、既に設定された条件を満足するか否かを判断し、前記状態制御器から動作信号を受信すると、前記の既に設定された条件を満足していない場合、それぞれのクロック遅延チェーンに前記クロック信号の位相を遅延させるようにクロック遅延パラメーターを伝送する過程；及び
   前記第２の同期化手段と前記位相計算装置との間に位置する複数の前記第３の同期化手段が、既に設定された二つの第２の同期化手段から同期化された基準信号のうちいずれか一つは入力信号として受信し、残りの一つはクロック信号として受信する過程；
   を含むことを特徴とする方法。
8. 前記クロックの位相差は、
   前記マルチスレーブチップシステムにおいて各スレーブチップの間でクロックピンを用いず通信するときに発生することを特徴とする、請求項７に記載の方法。
9. 前記第１の同期化手段及び前記第２の同期化手段において、同一の同期化手段を複数連結することにより不安定状態（Ｍｅｔａｓｔａｂｉｌｉｔｙ ｓｔａｔｅ）が発生することを防止することを特徴とする、請求項７に記載の方法。
10. 既に設定された二つの第３の同期化手段が、前記の既に設定された二つの第２の同期化手段から同期化された各基準信号を前記入力信号及び前記クロック信号として受信する際に、互いに異なる基準信号を前記入力信号及び前記クロック信号として受信することを特徴とする、請求項７に記載の方法。
11. 前記状態制御器が、前記の既に設定された第１の区間を、前記基準信号が上昇エッジを有する区間に設定したことを特徴とする、請求項7に記載の方法。
12. 前記の既に設定された条件は、前記クロックの位相差補償装置の動作回数が既に設定された回数を満足するか否か、または、前記第２の同期化手段から受信した同期化されたそれぞれの基準信号のうちいずれか一つまたは全ての基準信号の位相と、前記状態制御器から受信した基準信号の位相との差が既に設定された範囲内を満足するか否かなどを含むことを特徴とする、請求項７に記載の方法。