JP2005275777A - データ転送装置 - Google Patents
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Abstract
【課題】
クロック信号と各信号の伝搬遅延による位相差があっても受信側で安定して受信するデータ転送装置を提供する。
【解決手段】
クロック信号TXCLKと、クロック信号TXCLKに同期した送信信号(例えば信号TXDATA)とをATMデバイス21からPHYデバイス22に転送する装置である。ATMデバイス21は、クロック信号TXCLKに同期した位相の異なる複数のクロック信号を生成するクロック生成部41と、データ信号の送信タイミングを調整するための設定値を設定する設定部45と、クロック生成部41から出力される複数のクロック信号から一つの信号を設定値にしたがって選択して選択クロック信号として出力するセレクタ回路42と、セレクタ回路42から出力される選択クロック信号でデータ信号をラッチしてラッチされたデータ信号をPHYデバイス22に対し出力するリタイミング回路43と、を備える。
【選択図】
図1
クロック信号と各信号の伝搬遅延による位相差があっても受信側で安定して受信するデータ転送装置を提供する。
【解決手段】
クロック信号TXCLKと、クロック信号TXCLKに同期した送信信号(例えば信号TXDATA)とをATMデバイス21からPHYデバイス22に転送する装置である。ATMデバイス21は、クロック信号TXCLKに同期した位相の異なる複数のクロック信号を生成するクロック生成部41と、データ信号の送信タイミングを調整するための設定値を設定する設定部45と、クロック生成部41から出力される複数のクロック信号から一つの信号を設定値にしたがって選択して選択クロック信号として出力するセレクタ回路42と、セレクタ回路42から出力される選択クロック信号でデータ信号をラッチしてラッチされたデータ信号をPHYデバイス22に対し出力するリタイミング回路43と、を備える。
【選択図】
図1
Description
本発明は、データ転送装置に関し、特にATM(Asynchronous Transfer Mode)レイヤと物理レイヤとの間でデータ転送を行うデータ転送装置に関する。
現在、ネットワークを構成する様々な装置にてATMが利用されており、今後の通信サービスの多様化、高速化、高容量化に向けて、さらなる利用性の向上が求められている。
ATMの実装には各種の規格が定められているが、その一つにATMフォーラムにおいて規定され標準化されたUTOPIA(Universal Test & Operation PHY Interface for ATM)レベル2バスインタフェース(「UTOPIAレベル2」という)と呼ばれる、ATMレイヤと物理レイヤとの間のインタフェースがある。図7は、ATM伝送装置のUTOPIAレベル2に係る構成を表すブロック図の例である。図7において、ATM伝送装置は、ATMレイヤにて機能するATMレイヤデバイス(「ATMデバイス」という)を搭載したATMカード101と、物理レイヤ(PHYレイヤ)にて機能する物理レイヤデバイス(「PHYデバイス」という)を搭載した複数のPHYカード102とが、バックプレーン103を介して、UTOPIAレベル2バスインタフェース104でマルチ接続されている。このように接続されたATMカード101とPHYカード102との間でデータ転送が行われる。
このATMカード101とPHYカード102とについてさらに詳しく説明する。図8は、ATMカード101とPHYカード102とのデータ転送に係る回路ブロック図である。ATMカード101内のATMデバイス201から出力される信号RXADDR、信号TXADDR(信号303)、信号TXEnb(信号305)、信号TXDATA(信号302)、信号TxSOC(信号306)が、それぞれバッファ回路203b、バックプレーン103、PHYカード102内のバッファ回路203eを介してPHYカード102内のPHYデバイス202に入力される。また、ATMカード101内のATMデバイス201から出力されるクロック信号TXCLK(信号301)、クロック信号RXCLKが、それぞれバッファ回路203c、バックプレーン103、PHYカード102内のバッファ回路203fを介してPHYカード102内のPHYデバイス202に入力される。一方、PHYカード102内のPHYデバイス202から出力される信号RXDATA、信号RXClav、信号TxClav(ATMデバイス201に入力される信号304に相当)が、それぞれバッファ回路203d、バックプレーン103、ATMカード101内のバッファ回路203aを介してATMカード101内のATMデバイス201に入力される。
次に、主要な信号について説明する。図9は、クロック信号TXCLK(信号301)、信号TXADDR(信号303)、信号TxClav(信号304)、信号TXEnb(信号305)、信号TXDATA(信号302)、信号TxSOC(信号306)のタイミングチャートを示す図である。
クロック信号TXCLKは、ATMカード101からPHYカード102に送信される送信クロック信号であり、PHYカード102は、このクロック信号TXCLKに同期して送受信動作を行なう。
信号TXADDR[4:0]は、セル送信先のPHYカード102を選択する5ビットの送信アドレス信号で、ATMカード101からPHYカード102に送信される。信号TXADDRが5ビットとも全て「1」のアドレス(すなわち“1Fh”)は、UTOPIAレベル2では未使用となっているため、1つのATMカード101に接続可能なPHYカード102の数の上限は、31個(2の5乗−1=31)までに制限されている。
信号TXDATA[7:0]は、ATMカード101からPHYカード102に送信するセルの送信データ信号である。
信号TxClavは、PHYカード102のセル格納バッファの状態を表す信号で、PHYカード102からATMカード101に送信される。PHYカード102は、ATMカード101からのアドレスのポーリングにあわせて、自アドレスが指定され、ATMカード101からセルを受信可能である時、信号TxClavを送信する。
信号TXEnbは、ATMカード101からPHYカード102に送出され、アサートによりセル転送中であることを表す。なお、信号TXEnbは、負論理(ローアクティブ)である。
信号TXSOCは、送信するセルの先頭を示す信号であり、ATMカード101からPHYカード102に送出される。
UTOPIAレベル2において、以上説明した、ATMカード101から送信される各信号は、図9に示すようなタイミングチャートに従ってクロック信号TXCLK(信号301)の立上がりに同期して送信される。
ATM伝送装置は、以上の説明のように構成され、ATMカード101とPHYカード102との間で信号の同期伝送がなされる。
ところで、一般にデータ伝送においては、受信側で安定的にデータ受信を行うためにセットアップ時間およびホールド時間のマージンが大きいことが望まれ、同期伝送を行う伝送装置等においてセットアップ時間およびホールド時間のマージンを大きくとるための技術が知られている。例えば、特許文献1には、クロック信号を出力するとともに、そのクロック信号に同期してシリアルデータを出力する送信ICと、送信ICから出力されたクロック信号に同期してシリアルデータを受信する受信ICとを備えたデータ転送装置において、受信ICはシリアルデータを受信する際、そのシリアルデータとクロック信号の位相を調整する装置が開示され、送信ICがシリアルデータ又はクロック信号を遅延させる位相調整回路を備えることが記載されている。
また、特許文献2には、マスターデバイスとスレーブデバイスとの間でデータを伝送する際のセットアップ時間及びホールド時間のマージンが大きいデータ伝送システムが開示されている。このシステムでは、マスタデバイスと、n(nは2以上の自然数)個のスレーブデバイスと、データバスと、タイミング基準信号伝送バスとを備えている。また、マスタデバイスは、マスタ側クロック信号を生成するマスタ側クロック信号生成部と、マスタ側クロック信号に応答して伝送データ信号を出力する出力部と、マスタ側クロック信号に応答してタイミング基準信号を生成するタイミング基準信号生成部とを含んでいる。さらに、n個のスレーブデバイスのそれぞれは、スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、スレーブ側クロック信号に応答して、データバスを介して伝送される伝送データ信号をサンプリングする入力部と、タイミング基準信号伝送バスを介して伝送されるタイミング基準信号とスレーブ側クロック信号とに基づいて位相調整指示信号を出力する位相比較回路と、スレーブ側クロック信号の位相を制御する位相調整回路とを含んでいる。n個のスレーブデバイスにおける位相比較回路は、それぞれ、タイミング基準信号伝送バスを介して時分割に伝送されるタイミング基準信号に応答してそれぞれ位相調整指示信号を出力し、n個のスレーブデバイスにおける位相調整回路は、それぞれ、位相調整指示信号に基づいて位相を調整する。
図8に示したATMカード101とPHYカード102とのデータ転送におけるタイミングチャートについてさらに詳しく説明する。例として、図9に示すようなタイミングチャートの信号TXADDRのデータ「N−1」の部分についてに説明する。ATMカード101からクロック信号TXCLKの4番目の立上がりのタイミングP4で送信されたデータ「N−1」は、クロック信号TXCLKの5番目の立上がりのタイミングP5に同期してPHYカード102において受信される。この時、送信側におけるクロック信号TXCLKのタイミングP5に対するセットアップタイムは、tsとなり、ホールドタイムは、thとなる。
この時、セットアップタイムtsが、受信タイミングであるクロック信号TXCLKの立上がりの点P5に対してマージンが多いのに対し、ホールドタイムthは、マージンが少ない。
クロック信号TXCLKと各送信信号は、PHYデバイス202で受信されるまでに伝搬による遅延を受ける。それぞれの送信信号が受ける遅延は、ATMデバイス201とPHYデバイス202間のパターン長や挿入されるデバイス等の遅延により個々に異なる。この時、クロック信号TXCLKよりも各送信信号が大きな遅延を受ける場合は、ホールドタイムのマージンを多くして、受信側のタイミングを満たすことが出来るが、クロック信号TXCLKよりも各送信信号の遅延が小さい場合は、ホールドタイムのマージンが少なくなり、受信側のタイミングを満たすことが難しい。
次に、この様子を図10に示すデータ転送のタイミングチャートにおいて説明する。
ATMデバイス201から送信された信号TXDATA(信号302)のデータ「H1」は、PHYデバイス202にてクロック信号TXCLK(信号301)の「1」の立ち上がりP1で受信される。しかし、クロック信号TXCLK(信号301)と信号TXDATA(信号302)は、PHYカード102にて受信されるまでに、ATMカード101、バックプレーン103、PHYカード102等によって遅延を受ける。それぞれが受ける遅延は、挿入されたバッファ回路の遅延の差や、バックプレーン103のパターン長などにより異なるため、PHYデバイス202にて受信される際の両者のタイミングには位相差が生じる。
クロック信号TXCLK遅延(最小)は、挿入されたバッファ回路での遅延が小さく、バックプレーン103の配線が短い場合を示し、これを遅延の最小(遅延時間tc1)とする。またクロック信号TXCLK遅延(最大)は、バッファ回路の遅延が大きく、バックプレーン103の配線が長い場合を示し、これを遅延の最大(遅延時間tc2)とする。同様に、信号TXDATA(信号302)についても、遅延の最小(遅延時間td1)の場合を信号TXDATA遅延(最小)に、遅延の最大(遅延時間td2)の場合を信号TXDATA遅延(最大)に示す。
ここで、クロック信号TXCLKが信号TXDATAよりも大きな遅延を受け、クロック信号TXCLK(信号301)の遅延が最大tc2となり、信号TXDATA(信号302)の遅延が最小td1となる場合が生じたとする。この時、PHYデバイス202に受信されるクロック信号TXCLK(信号307)と信号TXDATA(信号308)は、送信側と比較して位相差ts2を持つこととなる。この位相差ts2により、PHYデバイス202は、クロック信号TXCLK(信号307)の1番目の立上がりのタイミングP1aにて、信号TXDATA(信号308)のデータ「H1」を受信することができず、データ「H2」を受信してしまうため、ATMカード101とPHYカード102との間でATMセルの同期が取れず、通信が成り立たなくなってしまう。
上記に限らず、クロック信号TXCLKがクロック信号TXCLKに同期する他の送信信号よりも大きな遅延を受けた場合、遅延による位相差が受信側でホールドタイムを減少するように作用するため、同様に通信が成り立たなくなる虞がある。
このため、図7のように、バックプレーンやI/Fデバイスを介してUTOPIAレベル2を利用するためには、クロック信号TXCLKと各信号の伝搬遅延に配慮した設計を必要とし、マルチ接続するPHYデバイスの数やパターン長等を制限する必要があった。
したがって、マルチ接続されるPHYデバイス側には変更を加えることなく、ATMデバイス側にのみ簡単な回路を付加することで、クロック信号TXCLKと各信号の伝搬遅延による位相差があってもPHYデバイス側で安定して受信することのできるATM伝送装置の実現が望まれていた。
一方、特許文献1では、送信ICがシリアルデータ又はクロック信号を遅延させる位相調整回路を備えることが記載されており、さらに、送信ICの位相調整回路による遅延時間を変更しながら、送信ICから送信される既知のシリアルデータを上記受信ICが受信して、そのシリアルデータの正誤判定を実施し、上記送信ICが当該判定結果を考慮して当該遅延時間を決定することが記載されている。すなわち、受信ICが受信して、受信側のCPUがシリアルデータの正誤判定を実施し、送信側で当該判定結果を考慮してシリアルデータ又はクロック信号の位相調整量を切替レジスタを書き換えることで遅延時間を決定している。特許文献1では、遅延時間の決定の処理がソフトウェアに依存しており、受信側での演算処理が必要であり、回路構成が複雑である。また、受信側が1個に限定されてしまい、マルチ接続をすることができない。
また、特許文献2では、スレーブデバイスは、n個であることが記載されており、マルチ接続が可能である。しかしながら、スレーブデバイスには位相比較回路やスレーブ側クロック信号の位相を制御する位相調整回路が含まれ回路構成がきわめて複雑である。
本発明の目的は、クロック信号TXCLKと各信号の伝搬遅延による位相差があってもPHYデバイス側で安定して受信することのできる、回路構成の簡単なデータ転送装置を提供することにある。
前記目的を達成するために、本発明に係るデータ転送装置は、第1のアスペクトによれば、送信部と受信部とを備え、クロック信号と、クロック信号に同期したデータ信号とを送信部から受信部に転送するデータ転送装置である。送信部は、クロック信号に同期した位相の異なる複数のクロック信号を生成するクロック生成部と、データ信号の送信タイミングを調整するための設定値を設定する設定部と、クロック生成部から出力される複数のクロック信号から一つの信号を設定値にしたがって選択して選択クロック信号として出力するクロック信号選択部と、クロック信号選択部から出力される選択クロック信号でデータ信号をラッチしてラッチされたデータ信号を受信部に対し出力するタイミング調整部と、を備える。
本発明において、クロック生成部は、クロック信号に同期したN倍の周波数のシフトクロック信号を生成するクロック発生回路と、クロック信号を入力してシフトクロック信号でシフトして位相の異なる複数のクロック信号を出力するシフトレジスタ回路と、を備えるようにしてもよい。
また、本発明において、データ信号は複数存在し、クロック信号選択部は、それぞれのデータ信号に対し、複数のクロック信号から一つの信号を設定値にしたがってそれぞれ選択するようにしてもよい。
さらに、本発明において、受信部は、複数個存在し、複数個の受信部は、送信部から送られるクロック信号と、データ信号とを受信するようにしてもよい。
また、本発明において、送信部と受信部とは、UTOPIA(Universal Test & Operation PHY Interface for ATM)レベル2バスインタフェースの規格にしたがって接続されてもよい。
さらに、本発明において、送信部は、第1の基板を含み、受信部は、第2の基板を含み、第1の基板と第2の基板とがバックプレーンを介して接続されてもよい。
また、本発明において、第1の基板は、ATM(Asynchronous Transfer Mode)レイヤにて機能する第1の回路を搭載し、第2の基板は、物理レイヤにて機能する第2の回路を搭載し、バックプレーン内の配線を介して第1の回路と第2の回路とが接続されてもよい。
本発明によれば、ATMデバイスの送信信号について、ATMデバイス側にのみ簡単な回路を付加してクロック信号に対して位相差をもつクロック信号によってリタイミングを行い、受信側のホールドタイムを確保することができる。したがって、従来において必要とした伝搬遅延への配慮や設計上の制限を減少し、PHYデバイスの接続数の増加やバックプレーンのパターン長の延長など柔軟性に富んだ装置構成が可能となる。
また、位相の異なる複数のクロック信号を用意して、設定により変更する機能を持たせ、送信信号毎の異なる伝搬遅延に対して適切なタイミングでのデータ転送を行うことができるので、特定の信号のみへの配線パターンの延長やI/Fデバイスの追加が可能である。
本発明の実施形態に係るデータ転送装置は、ATMデバイス(図1の21)と複数のPHYデバイス(図1の22)とを備え、クロック信号(図1の信号TXCLK)と、クロック信号(図1の信号TXCLK)に同期した送信信号(例えば図1の信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA、信号TxSOC)とをATMデバイス(図1の21)からPHYデバイス(図1の22)に転送する装置である。ATMデバイスは、クロック生成部(図1の41)と、設定部(図1の45)と、クロック信号選択部(図1の42)と、タイミング調整部(図1の43)と、を備える。
クロック生成部は、クロック信号TXCLKに同期した位相の異なる複数のクロック信号を生成し、クロック信号選択部に出力する。
設定部は、データ信号の送信タイミングを調整するための設定値を設定する。
クロック信号選択部は、クロック生成部から出力される複数のクロック信号から一つの信号を、設定部で設定された設定値にしたがって選択して選択クロック信号としてタイミング調整部に出力する。
タイミング調整部は、クロック信号選択部から出力される選択クロック信号でデータ信号をラッチしてラッチされたデータ信号をATMデバイスからPHYデバイスに対し送信する。
以上のように構成されるデータ転送装置は、クロック信号TXCLKが送信信号よりも大きな遅延を受ける場合においても、伝搬遅延によるPHYデバイスにおけるホールドタイムの減少を許容して、セルを正常に転送することを可能とする。
次により詳しく実施例に基づきデータ転送装置を説明する。図1は、本発明の第1の実施例に係るデータ転送装置のブロック構成図である。図1において、データ転送装置は、ATMカード11と、複数のPHYカード12と、バックプレーン13とを備え、ATMカード11と、複数のPHYカード12とは、バックプレーン13を介してマルチ接続されている。なお、図1では、PHYカード12が1枚である例を示している。
ATMカード11は、ATMレイヤにて動作するATMデバイス21、クロック生成部41、セレクタ回路42、リタイミング回路43、バッファ回路44a、44b、44c、設定部45を備える。PHYカード12は、PHYレイヤにて動作するPHYデバイス22、バッファ回路44d、44e、44fを備える。
ATMデバイス21とPHYデバイス22とは、UTOPIAレベル2のI/Fを有し、ATMカード11とPHYカード12間のデータ転送を行なう。まず、ATMカード11内の構成について説明する。
クロック生成部41は、リタイミング回路43で信号をリタイミングする際の基準となるクロック信号を生成するもので、クロック生成部41の構成を図2に示す。図2において、クロック生成部41は、水晶発振回路51、1/8分周器52、シフトレジスタ53を備える。水晶発振回路51の出力信号54は、1/8分周器52に入力され、1/8に分周され、分周された信号55は、シフトされる信号としてシフトレジスタ53に入力される。一方、出力信号54は、シフトクロックとしてシフトレジスタ53に入力される。シフトレジスタ53の各段の出力Q0〜Q7からは、それぞれ位相が異なる信号SFTCLK0〜SFTCLK7が出力される。なお、信号SFTCLK0は、クロック信号TXCLKに相当する。クロック生成部41によって、UTOPIAレベル2の送信用のクロック信号TXCLKと、クロック信号TXCLKに対し位相差を持つ複数の信号SFTCLK0〜SFTCLK7が生成される。
セレクタ回路42は、設定部45で設定される設定値に応じて、複数の信号SFTCLK0〜SFTCLK7から所定の信号を選択し、選択した信号33をリタイミング回路43に供給する。
リタイミング回路43は、ATMデバイス21が出力する信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA(信号32)、信号TxSOCを入力し信号33の立ち上りでラッチしてリタイミングを行い、バッファ回路44bに出力する。
バッファ回路44bは、リタイミング回路43から信号を入力し、バックプレーン13を介してバッファ回路44eに供給する。また、バッファ回路44cは、ATMデバイス21が出力する信号TXCLK、信号RXCLKを入力して、バックプレーン13を介して、バッファ回路44fに供給する。一方、バッファ回路44aは、バッファ回路44dから送られる信号をバックプレーン13を介して入力し、ATMデバイス21に信号RXDATA、信号RXClav、信号TxClavとして供給する。
次に、PHYカード12内の構成について説明する。バッファ回路44eは、バッファ回路44bから送られる信号を入力して、信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA、信号TxSOCとしてPHYデバイス22に供給する。また、バッファ回路44fは、バッファ回路44cから送られる信号を入力して、信号TXCLK、信号RXCLKとしてPHYデバイス22に供給する。一方、バッファ回路44dは、PHYデバイス22が出力する信号RXDATA、信号RXClav、信号TxClavを入力して、バックプレーン13を介してバッファ回路44aに供給する。
次にデータ転送装置の動作について説明を行う。クロック生成部41は、水晶発振回路51で基準となるクロック信号54を生成し、1/8分周器52にてクロック信号54を分周比(ここでは1/8)に基づき分周する。分周されたクロック信号55は、シフトレジスタ53に供給され、分周前の基準クロック信号54に同期してシフトされる。これによって、クロック信号55の1/8周期ずつ位相のシフトしたクロック信号TXCLK、SFTCLK1〜SFTCLK7が生成される。シフトレジスタ53の1段目Q0の出力信号は、クロック信号TXCLKとしてATMデバイス21に供給され、2段目以降のシフトレジスタ53の出力信号は、リタイミングに使用するためのクロック信号SFTCLK1〜SFTCLK7としてセレクタ回路42に供給される。なお、セレクタ回路42において、この分周比とシフトクロックの段数を変更することで、クロック信号SFTCLKの位相差と生成数をより細かくすることも可能である。
セレクタ回路42は、クロック生成部41から入力した複数のクロック信号SFTCLK1〜SFTCLK7から、設定部45において設定された所定の値に基づいて所定のクロック信号SFTCLKを選択し、リタイミング回路43へと供給する。なお、設定部45における設定値は、外部から設定されるようにしてもよい。
リタイミング回路43は、ATMデバイス21から出力される信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA(信号32)、信号TxSOCを信号33の立ち上がりにてリタイミングし、信号31(信号TXCLK)に対して信号33相当の位相差分の遅延を持たせてPHYデバイス22へと出力する。本実施例の場合、8つのクロック信号SFTCLKを利用して、1/8周期ずつ送信信号のタイミングを変更することが可能である。信号TXCLKに対して1/8周期ずつシフトした信号が出力される様子を図3に示す。
このように、設定部45にて伝搬遅延に合わせた適切なクロック信号SFTCLKを選択するように設定し、クロック信号TXCLKに対する送信信号の位相差を調整することで、伝搬遅延の異なる装置構成に適用することを可能としている。
次に、本発明の第1の実施例における各信号のタイミングチャートを図4に示す。
ATMデバイス21から送信される送信信号は、信号TXDATA(信号32)に示すようにクロック信号TXCLK(信号31)の立上がりに同期して送信される。この時のホールドタイムτh1は、受信タイミングに対してマージンが少ない。
各送信信号である信号TXDATA(信号32)、信号TXADDR、信号TXEnb、信号TxSOCは、ATMデバイス21からの出力後、リタイミング回路43にてクロック信号SFTCLK(信号33)に同期してリタイミングされ、信号TXDATA(信号34)、信号TXADDR(信号35)、信号TXEnb(信号37)、信号TxSOC(信号38)に示すタイミングとなる。なお、図4において、クロック信号SFTCLK(信号33)は、クロック信号TXCLK(信号31)に対して2分の1周期の位相差としている。ATMカード11からPHYカード12へは、リタイミング後の送信信号とATMデバイス21からのクロック信号TXCLK(信号31)とが供給されるため、送信信号は、クロック信号TXCLK(信号31)に対してクロック信号SFTCLK(信号33)の位相差分のホールドタイムτh2を得ることとなる。
次に、クロック信号TXCLK(信号31)と信号TXDATA(信号32)を例として遅延によるタイミングの変化について説明する。図5は、クロック信号TXCLKと信号TXDATAのタイミングの変化を示す図である。
図5において、ATMデバイス21から出力されたクロック信号TXCLK(信号31)と、リタイミング後の信号TXDATA(信号34)とは、PHYデバイス22で受信されるまでに、ATMカード11、バックプレーン13、PHYカード12等によって遅延を受ける。信号TXCLK(信号31)と信号TXDATA(信号32)とが受ける遅延は、個々に挿入されるI/Fデバイスにおける遅延の差や、バックプレーンのパターン長などにより異なり、その位相差がPHYデバイス22における受信タイミングに影響する。
ここで、クロック信号TXCLKの遅延が最大τ1で、TXDATAの遅延が最小τ2となる場合を想定する。PHYデバイス22で受信されるクロック信号TXCLK(信号61)と信号TXDATA(信号62)とは、遅延により送信側のクロック信号TXCLK(信号31)、信号TXDATA(信号34)に比べてホールドタイムの減少を受ける。しかし、送信信号のリタイミングにより減少以上のホールドタイムを得ているため、TXDATA(信号34)のデータ「H1」を正規のタイミングQ1aにて受信することが可能である。
リタイミングがなされない場合では、遅延を受けて信号TXCLK(信号31)が信号TXDATA(信号32)よりも遅れた場合、受信側のホールドタイムを満たすことが出来ず、正常にセルを転送できない。
しかし、本実施例では、リタイミングにより受信のホールドタイムを確保しているため、ホールドタイムの範囲内においては、遅延を受けてクロック信号TXCLK(信号31)が信号TXDATA(信号32)よりも遅れた場合にも、受信側のタイミングを満たし、セルを転送することが出来る。また、設定部45により、所定のホールドタイムを信号TXDATA(信号32)等の送信信号に持たせることが可能であるため、伝搬遅延の異なる様々な構成に対応することが出来る。
図6は、本発明の第2の実施例に係るデータ転送装置のブロック構成図である。図6において、図1と同一の符号は、同一物を表す。図6において、セレクタ回路92は、設定部45で設定される設定値に応じて、クロック生成部41が出力する複数の信号SFTCLK1〜SFTCLK7から所定の信号をそれぞれ選択し、選択したそれぞれの信号93〜97をリタイミング回路91に供給する。
リタイミング回路91は、ATMデバイス21が出力する信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA、信号TxSOCを入力し、それぞれ信号93〜97でリタイミングを行ってバッファ回路44bに出力する。
第1の実施例では、リタイミング回路43に供給されるクロック信号SFTCLKは、一つであるため、各送信信号は、送信クロックに対し同量の遅延量を得て、PHYデバイス22へと送信される。このため、送信側で得るホールドタイムは、各送信信号で共通である。
これに対して、第2の実施例では、セレクタ回路92から送信信号毎に異なる信号SFTCLKを供給する構成として、リタイミング回路91によって送信信号毎のリタイミングを可能としている。セレクタ回路92から供給される信号93〜97は、設定部45にて個別に設定することで、送信信号毎に所定のホールドタイムを持たせることが可能となる。
このため、送信信号毎に伝搬遅延が異なる場合に対して、それぞれの送信信号に適切なホールドタイムを与えることができ、特定の信号のみへの配線パターンの延長やI/Fデバイスの追加が可能である。
11 ATMカード
12 PHYカード
13 バックプレーン
21 ATMデバイス
22 PHYデバイス
31、32、33、34、35、36、37、38、54、55、61、62、93、94、95、96、97 信号
41 クロック生成部
42、92 セレクタ回路
43、91 リタイミング回路
44a、44b、44c、44d、44e、44f バッファ回路
45 設定部
51 水晶発振回路
52 1/8分周器
53 シフトレジスタ
12 PHYカード
13 バックプレーン
21 ATMデバイス
22 PHYデバイス
31、32、33、34、35、36、37、38、54、55、61、62、93、94、95、96、97 信号
41 クロック生成部
42、92 セレクタ回路
43、91 リタイミング回路
44a、44b、44c、44d、44e、44f バッファ回路
45 設定部
51 水晶発振回路
52 1/8分周器
53 シフトレジスタ
Claims (7)
- 送信部と受信部とを備え、クロック信号と、前記クロック信号に同期したデータ信号とを前記送信部から前記受信部に転送するデータ転送装置において、
前記送信部は、
前記クロック信号に同期した位相の異なる複数のクロック信号を生成するクロック生成部と、
前記データ信号の送信タイミングを調整するための設定値を設定する設定部と、
前記クロック生成部から出力される前記複数のクロック信号から一つの信号を前記設定値にしたがって選択して選択クロック信号として出力するクロック信号選択部と、
前記クロック信号選択部から出力される前記選択クロック信号で前記データ信号をラッチしてラッチされたデータ信号を前記受信部に対し出力するタイミング調整部と、
を備えることを特徴とするデータ転送装置。 - 前記クロック生成部は、
前記クロック信号に同期したN倍の周波数のシフトクロック信号を生成するクロック発生回路と、
前記クロック信号を入力して前記シフトクロック信号でシフトして前記位相の異なる複数のクロック信号を出力するシフトレジスタ回路と、
を備えることを特徴とする請求項1記載のデータ転送装置。 - 前記データ信号は複数存在し、前記クロック信号選択部は、それぞれのデータ信号に対し、前記複数のクロック信号から一つの信号を前記設定値にしたがってそれぞれ選択することを特徴とする請求項1記載のデータ転送装置。
- 前記受信部は、複数個存在し、複数個の前記受信部は、前記送信部から送られる前記クロック信号と、前記データ信号とを受信することを特徴とする請求項1記載のデータ転送装置。
- 前記送信部と前記受信部とは、UTOPIA(Universal Test & Operation PHY Interface for ATM)レベル2バスインタフェースの規格にしたがって接続されることを特徴とする請求項1記載のデータ転送装置。
- 前記送信部は、第1の基板を含み、前記受信部は、第2の基板を含み、前記第1の基板と前記第2の基板とがバックプレーンを介して接続されることを特徴とする請求項1、4、5のいずれか一に記載のデータ転送装置。
- 前記第1の基板は、ATM(Asynchronous Transfer Mode)レイヤにて機能する第1の回路を搭載し、前記第2の基板は、物理レイヤにて機能する第2の回路を搭載し、前記バックプレーン内の配線を介して前記第1の回路と前記第2の回路とが接続されることを特徴とする請求項6記載のデータ転送装置。
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