JP2000324131A - Ｕｔｏｐｉａ変換回路 - Google Patents
Ｕｔｏｐｉａ変換回路Info
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- utopia
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Abstract
(57)【要約】
【課題】ＵＴＯＰＩＡレベル２インタフェースを有する
１つのＡＴＭレイヤｃｈｉｐより、ＵＴＯＰＩＡレベル
１インタフェースを有する複数のＰＨＹに対しデータの
送信を可能とする。 【解決手段】ＰＨＹ５０の複数のＰＨＹ＃０〜＃Ｎから
出力されるＴｘＣＬＡＶ信号を、多重回路４０により多
重してＡＴＭレイヤｃｈｉｐ１０に取り込み、選択され
た送信先ＰＨＹのＴｘＡＤＤＲ信号をラッチ回路３０に
より１セル時間ラッチし、それをルーティング信号７と
してバニヤン型ルーティング回路２０を制御し、送信デ
ータ６を選択されたＰＨＹに送信する。
１つのＡＴＭレイヤｃｈｉｐより、ＵＴＯＰＩＡレベル
１インタフェースを有する複数のＰＨＹに対しデータの
送信を可能とする。 【解決手段】ＰＨＹ５０の複数のＰＨＹ＃０〜＃Ｎから
出力されるＴｘＣＬＡＶ信号を、多重回路４０により多
重してＡＴＭレイヤｃｈｉｐ１０に取り込み、選択され
た送信先ＰＨＹのＴｘＡＤＤＲ信号をラッチ回路３０に
より１セル時間ラッチし、それをルーティング信号７と
してバニヤン型ルーティング回路２０を制御し、送信デ
ータ６を選択されたＰＨＹに送信する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＵＴＯＰＩＡ（Un
iversal Test and Operations Physical Layer I
nterface for ＡＴＭ）変換回路、特にＡＴＭ（Async
hronous Transfer Mode：非同期転送モード）レイヤ
チップからＰＨＹ（Physical Layer Protocol）に対
してセルデータを送信するＥＧＲＥＳＳ方向のインタフ
ェース回路に関する。
iversal Test and Operations Physical Layer I
nterface for ＡＴＭ）変換回路、特にＡＴＭ（Async
hronous Transfer Mode：非同期転送モード）レイヤ
チップからＰＨＹ（Physical Layer Protocol）に対
してセルデータを送信するＥＧＲＥＳＳ方向のインタフ
ェース回路に関する。
【０００２】
【従来の技術】ＡＴＭ―ＰＨＹとＡＴＭレイヤとのイン
タフェースとして、ＡＴＭフォーラムの勧告では、ＵＴ
ＯＰＩＡインタフェースを定義している。更に、ＵＴＯ
ＰＩＡインタフェースは、ＰＨＹとＡＴＭレイヤとの
１：１接続をレベル１で、マルチＰＨＹとＡＴＭレイヤ
との接続をレベル２で規定している。
タフェースとして、ＡＴＭフォーラムの勧告では、ＵＴ
ＯＰＩＡインタフェースを定義している。更に、ＵＴＯ
ＰＩＡインタフェースは、ＰＨＹとＡＴＭレイヤとの
１：１接続をレベル１で、マルチＰＨＹとＡＴＭレイヤ
との接続をレベル２で規定している。
【０００３】特開平９−１３０４０２号公報の「選択可
能データ送信速度を有する非同期転送モードシステムで
使用するクロック信号の合成方法及び装置」の従来技術
に開示されるＳＡＲ（Segmentation and Reassembl
y）チップとＰＨＹチップ間の接続のように、同じレベ
ルのＵＴＯＰＩＡインタフェースを有するチップ間の接
続のみ信号のハンドシェークが行われており、ＵＴＯＰ
ＩＡレベル２インタフェースを有する１つのＡＴＭレイ
ヤチップと、ＵＴＯＰＩＡレベル１インタフェースを有
する複数のＰＨＹとのマルチ接続は不可能であった。例
えば、ＡＴＭスイッチのハードウエアアーキテクチャを
考えるとＡＴＭスイッチの１ポートに複数のＰＨＹを接
続する構成においては、ＵＴＯＰＩＡレベル２インタフ
ェースが適用される為に、ＵＴＯＰＩＡレベル１を有し
ているＰＨＹとは接続できず、ＰＨＹチップの選択は制
限された。
能データ送信速度を有する非同期転送モードシステムで
使用するクロック信号の合成方法及び装置」の従来技術
に開示されるＳＡＲ（Segmentation and Reassembl
y）チップとＰＨＹチップ間の接続のように、同じレベ
ルのＵＴＯＰＩＡインタフェースを有するチップ間の接
続のみ信号のハンドシェークが行われており、ＵＴＯＰ
ＩＡレベル２インタフェースを有する１つのＡＴＭレイ
ヤチップと、ＵＴＯＰＩＡレベル１インタフェースを有
する複数のＰＨＹとのマルチ接続は不可能であった。例
えば、ＡＴＭスイッチのハードウエアアーキテクチャを
考えるとＡＴＭスイッチの１ポートに複数のＰＨＹを接
続する構成においては、ＵＴＯＰＩＡレベル２インタフ
ェースが適用される為に、ＵＴＯＰＩＡレベル１を有し
ているＰＨＹとは接続できず、ＰＨＹチップの選択は制
限された。
【０００４】
【発明が解決しようとする課題】上述の従来技術では、
ＵＴＯＰＩＡレベル２インタフェースを有する１つのＡ
ＴＭレイヤチップと、ＵＴＯＰＩＡレベル１インタフェ
ースを有する複数のＰＨＹとの接続が不可能であるとい
う問題があった。
ＵＴＯＰＩＡレベル２インタフェースを有する１つのＡ
ＴＭレイヤチップと、ＵＴＯＰＩＡレベル１インタフェ
ースを有する複数のＰＨＹとの接続が不可能であるとい
う問題があった。
【０００５】ＵＴＯＰＩＡレベル２の送信インタフェー
スにおいて、多分岐接続（最大１５）され、それぞれア
ドレス（ＴｘＡＤＲ）が割り当てられＰＨＹに対し、１
つのＡＴＭレイヤチップが固定された順序でポーリング
を行って各ＰＨＹからの応答信号（ＴｘＣＬＡｖ）を受
信することにより、ＰＨＹがデータを受信できる状態に
あるか否かを知り、次の送信タイミングでのセルの送信
先ＰＨＹを決定する。
スにおいて、多分岐接続（最大１５）され、それぞれア
ドレス（ＴｘＡＤＲ）が割り当てられＰＨＹに対し、１
つのＡＴＭレイヤチップが固定された順序でポーリング
を行って各ＰＨＹからの応答信号（ＴｘＣＬＡｖ）を受
信することにより、ＰＨＹがデータを受信できる状態に
あるか否かを知り、次の送信タイミングでのセルの送信
先ＰＨＹを決定する。
【０００６】ＵＴＯＰＩＡレベル１インタフェースを有
するＰＨＹには、入力信号にアドレス信号を持たず、ア
ドレスを割り当てることができない。従って、ＡＴＭレ
イヤチップからのポーリング制御ができない為に、上述
した問題が生じていた。
するＰＨＹには、入力信号にアドレス信号を持たず、ア
ドレスを割り当てることができない。従って、ＡＴＭレ
イヤチップからのポーリング制御ができない為に、上述
した問題が生じていた。
【０００７】本発明の目的は、ＵＴＯＰＩＡレベル２イ
ンタフェースを有する１つのＡＴＭレイヤチップと、Ｕ
ＴＯＰＩＡレベル１インタフェースを有する複数のＰＨ
Ｙとの接続構成において、ＡＴＭレイヤチップよりＰＨ
Ｙに対してデータ送信を可能にするＵＴＯＰＩＡ変換回
路を提供することである。
ンタフェースを有する１つのＡＴＭレイヤチップと、Ｕ
ＴＯＰＩＡレベル１インタフェースを有する複数のＰＨ
Ｙとの接続構成において、ＡＴＭレイヤチップよりＰＨ
Ｙに対してデータ送信を可能にするＵＴＯＰＩＡ変換回
路を提供することである。
【０００８】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるＵＴＯＰＩＡ変換回路は、次のような
特徴的な構成を採用している。
め、本発明によるＵＴＯＰＩＡ変換回路は、次のような
特徴的な構成を採用している。
【０００９】（１）ＡＴＭレイヤ処理を行うＵＴＯＰＩ
Ａレベル２インタフェースのＡＴＭレイヤチップと、Ｕ
ＴＯＰＩＡレベル１インタフェースの複数のＰＨＹとの
間に接続され信号の送信を行うＵＴＯＰＩＡ変換回路に
おいて、前記ＡＴＭレイヤチップからのＴｘＡＤＤＲ
［４．．０］信号をラッチして１セル時間保持するラッ
チ回路と、前記ＡＴＭレイヤチップからの送信データを
前記ラッチ回路からのルーティング信号に従って切替え
て前記ＰＨＹの特定のＰＨＹに出力するルーティング回
路と、前記複数のＰＨＹからの受信可能状態か否かを示
すＴｘＣＬＡＶ信号を前記ＴｘＡＤＤＲ［４．．０］信
号に基づき多重化し、前記ＡＴＭレイヤチップへ出力す
る多重回路とを備えるＵＴＯＰＩＡ変換回路。
Ａレベル２インタフェースのＡＴＭレイヤチップと、Ｕ
ＴＯＰＩＡレベル１インタフェースの複数のＰＨＹとの
間に接続され信号の送信を行うＵＴＯＰＩＡ変換回路に
おいて、前記ＡＴＭレイヤチップからのＴｘＡＤＤＲ
［４．．０］信号をラッチして１セル時間保持するラッ
チ回路と、前記ＡＴＭレイヤチップからの送信データを
前記ラッチ回路からのルーティング信号に従って切替え
て前記ＰＨＹの特定のＰＨＹに出力するルーティング回
路と、前記複数のＰＨＹからの受信可能状態か否かを示
すＴｘＣＬＡＶ信号を前記ＴｘＡＤＤＲ［４．．０］信
号に基づき多重化し、前記ＡＴＭレイヤチップへ出力す
る多重回路とを備えるＵＴＯＰＩＡ変換回路。
【００１０】（２）前記ルーティング回路は、バニヤン
型ルーティング回路である上記（１）のＵＴＯＰＩＡ変
換回路。
型ルーティング回路である上記（１）のＵＴＯＰＩＡ変
換回路。
【００１１】（３）前記ルーティング回路は、順次個数
が増加する切替回路を有する複数ステージから構成され
る上記（１）のＵＴＯＰＩＡ変換回路。
が増加する切替回路を有する複数ステージから構成され
る上記（１）のＵＴＯＰＩＡ変換回路。
【００１２】（４）前記ラッチ回路は、セルデータ送信
前の前記ＡＴＭレイヤチップからのＴｘＥＮＢ信号がＨ
ｉレベルとなるタイミングでラッチする上記（１）のＵ
ＴＯＰＩＡ変換回路。
前の前記ＡＴＭレイヤチップからのＴｘＥＮＢ信号がＨ
ｉレベルとなるタイミングでラッチする上記（１）のＵ
ＴＯＰＩＡ変換回路。
【００１３】（５）前記ＡＴＭレイヤチップは、送信信
号として、ＴｘＤＡＴＡ［７．．０］、ＴｘＳＯＣ、Ｔ
ｘＥＮＢ、ＴｘＡＤＤＲ［４．．０］およびＴｘＣＬＫ
を出力する上記（１）のＵＴＯＰＩＡ変換回路。
号として、ＴｘＤＡＴＡ［７．．０］、ＴｘＳＯＣ、Ｔ
ｘＥＮＢ、ＴｘＡＤＤＲ［４．．０］およびＴｘＣＬＫ
を出力する上記（１）のＵＴＯＰＩＡ変換回路。
【００１４】
【発明の実施の形態】以下、本発明によるＵＴＯＰＩＡ
変換回路の好適実施形態例を添付図を参照して詳細に説
明する。
変換回路の好適実施形態例を添付図を参照して詳細に説
明する。
【００１５】先ず図１は、本発明によるＵＴＯＰＩＡ変
換回路の好適実施形態例のブロック図を示す。このＵＴ
ＯＰＩＡ変換回路は、ＡＴＭレイヤチップ１０と複数の
ＰＨＹ（ＰＨＹ＃０〜ＰＨＹ＃Ｎ）より成るＰＨＹ５０
との間に接続される。このＵＴＯＰＩＡ変換回路は、バ
ニヤン型ルーティング回路（以下単にルーティング回路
という）２０、ラッチ回路３０及び多重回路４０より構
成される。このＡＴＭレイヤチップ１０は、送信信号と
して、ＴｘＤＡＴＡ［７．．０］、ＴｘＳＯＣ、ＴｘＡ
ＤＤＲ、ＴｘＥＮＢ及びＴｘＣＬＫを出力する。受信信
号としては、ＴｘＣＬＡＶを入力する。また、上述の如
く、ＡＴＭレイヤチップ１０はＵＴＯＰＩＡレベル２イ
ンタフェースであり、ＰＨＹ５０の各ＰＨＹ＃０〜ＰＨ
Ｙ＃ＮはＵＴＯＰＩＡレベル１インタフェースである。
換回路の好適実施形態例のブロック図を示す。このＵＴ
ＯＰＩＡ変換回路は、ＡＴＭレイヤチップ１０と複数の
ＰＨＹ（ＰＨＹ＃０〜ＰＨＹ＃Ｎ）より成るＰＨＹ５０
との間に接続される。このＵＴＯＰＩＡ変換回路は、バ
ニヤン型ルーティング回路（以下単にルーティング回路
という）２０、ラッチ回路３０及び多重回路４０より構
成される。このＡＴＭレイヤチップ１０は、送信信号と
して、ＴｘＤＡＴＡ［７．．０］、ＴｘＳＯＣ、ＴｘＡ
ＤＤＲ、ＴｘＥＮＢ及びＴｘＣＬＫを出力する。受信信
号としては、ＴｘＣＬＡＶを入力する。また、上述の如
く、ＡＴＭレイヤチップ１０はＵＴＯＰＩＡレベル２イ
ンタフェースであり、ＰＨＹ５０の各ＰＨＹ＃０〜ＰＨ
Ｙ＃ＮはＵＴＯＰＩＡレベル１インタフェースである。
【００１６】ラッチ回路３０は、ＡＴＭレイヤチップ１
０が１つのセルデータを送信後、次のセルデータの送信
先ＰＨＹ５０を指定するタイミング（ＴｘＥＮＢ＝Ｈ
ｉ）において、その送信先ＰＨＹアドレスを示すＴｘＡ
ＤＤＲ［４．．０］をラッチする。これによりＴｘＡＤ
ＤＲ［４．．０］は、１セル時間（すなわち５３７ロッ
ク分）保持され、これをルーティング信号７としてルー
ティング回路２０に入力する。
０が１つのセルデータを送信後、次のセルデータの送信
先ＰＨＹ５０を指定するタイミング（ＴｘＥＮＢ＝Ｈ
ｉ）において、その送信先ＰＨＹアドレスを示すＴｘＡ
ＤＤＲ［４．．０］をラッチする。これによりＴｘＡＤ
ＤＲ［４．．０］は、１セル時間（すなわち５３７ロッ
ク分）保持され、これをルーティング信号７としてルー
ティング回路２０に入力する。
【００１７】多重回路４０は、ＡＴＭレイヤチップ１０
がポーリングを行った結果、各ＰＨＹチップ＃０〜＃Ｎ
より出力されるセル受信可能性を示すＴｘＣＬＡＶ＃０
〜＃Ｎ信号を、ＴｘＡＤＤＲ［４．．０］により多重化
し、ＴｘＣＬＫ（クロック）によってタイミングして出
力する（Ｎ＋１）：１セレクタ（ＳＥＬ）である。
がポーリングを行った結果、各ＰＨＹチップ＃０〜＃Ｎ
より出力されるセル受信可能性を示すＴｘＣＬＡＶ＃０
〜＃Ｎ信号を、ＴｘＡＤＤＲ［４．．０］により多重化
し、ＴｘＣＬＫ（クロック）によってタイミングして出
力する（Ｎ＋１）：１セレクタ（ＳＥＬ）である。
【００１８】ルーティング回路２０は、ＡＴＭレイヤチ
ップ１０から出力される送信データ（ＴｘＤＡＴＡ
［７．．０］、ＴｘＳＯＣ、ＴｘＥＮＢ）６をルーティ
ング信号７に基づいてＰＨＹ５０の＃０〜＃Ｎのうちの
１つにルーティングする。ＵＴＯＰＩＡレベル１インタ
フェースを有するＰＨＹ５０は、例えば最大３１個まで
ＡＴＭレイヤチップ１０と接続可能である。そして、送
信データ（ＴｘＤＡＴＡ［７．．０］、ＴｘＳＯＣ、Ｔ
ｘＥＮＢ）６及びＴｘＣＬＫを受信し、セル受信可能を
示すＴｘＣＬＡＶ信号＃０〜＃Ｎを出力する。
ップ１０から出力される送信データ（ＴｘＤＡＴＡ
［７．．０］、ＴｘＳＯＣ、ＴｘＥＮＢ）６をルーティ
ング信号７に基づいてＰＨＹ５０の＃０〜＃Ｎのうちの
１つにルーティングする。ＵＴＯＰＩＡレベル１インタ
フェースを有するＰＨＹ５０は、例えば最大３１個まで
ＡＴＭレイヤチップ１０と接続可能である。そして、送
信データ（ＴｘＤＡＴＡ［７．．０］、ＴｘＳＯＣ、Ｔ
ｘＥＮＢ）６及びＴｘＣＬＫを受信し、セル受信可能を
示すＴｘＣＬＡＶ信号＃０〜＃Ｎを出力する。
【００１９】次に、図２は、図１のＵＴＯＰＩＡ変換回
路を構成するルーティング回路２０の詳細構成を示す。
図２に示す例にあっては、ＰＨＹ５０の個数が８（即ち
Ｎ＝７）の場合である。
路を構成するルーティング回路２０の詳細構成を示す。
図２に示す例にあっては、ＰＨＹ５０の個数が８（即ち
Ｎ＝７）の場合である。
【００２０】ルーティング回路２０は、図２に示す如
く、複数ステージ（ＳＴＡＧＥ）の切替回路２１〜２７
より構成される。この特定例にあっては、ステージ１に
１個の切替回路２１、ステージ２に２個の切替回路２
２、２３、ステージ３に４個の切替回路２４〜２７を有
する。
く、複数ステージ（ＳＴＡＧＥ）の切替回路２１〜２７
より構成される。この特定例にあっては、ステージ１に
１個の切替回路２１、ステージ２に２個の切替回路２
２、２３、ステージ３に４個の切替回路２４〜２７を有
する。
【００２１】ルーティング回路２０のステージ１の切替
回路２１には、送信データ（ＴｘＤＡＴＡ［７．．
０］）が入力され、その「０」及び「１」出力を、それ
ぞれステージ２の切替回路２２、２３に入力する。更
に、切替回路２２の「０」及び「１」出力は、それぞれ
ステージ３の切替回路２４、２５に入力する。また、切
替回路２３の「０」及び「１」出力は、それぞれステー
ジ３の切替回路２６、２７に入力する。ステージ３の４
個の切替回路２４〜２７の「０」、「１」出力は、図１
のＰＨＹ５０のＰＨＹ＃０〜＃Ｎ（この場合には７）に
入力される。
回路２１には、送信データ（ＴｘＤＡＴＡ［７．．
０］）が入力され、その「０」及び「１」出力を、それ
ぞれステージ２の切替回路２２、２３に入力する。更
に、切替回路２２の「０」及び「１」出力は、それぞれ
ステージ３の切替回路２４、２５に入力する。また、切
替回路２３の「０」及び「１」出力は、それぞれステー
ジ３の切替回路２６、２７に入力する。ステージ３の４
個の切替回路２４〜２７の「０」、「１」出力は、図１
のＰＨＹ５０のＰＨＹ＃０〜＃Ｎ（この場合には７）に
入力される。
【００２２】ルーティング回路２０の各切替回路２１〜
２７には、切替制御信号としてルーティング信号７が入
力される。更に具体的には、ステージ１の切替回路２１
には、ルーティング信号７のＴｘＡＤＤＲ２が入力され
る。また、ステージ２の切替回路２２、２３には、ルー
ティング信号７のＴｘＡＤＤＲ１が入力される。更に、
ステージ３の切替回路２４〜２７には、ルーティング信
号７のＴｘＡＤＤＲ０が入力される。
２７には、切替制御信号としてルーティング信号７が入
力される。更に具体的には、ステージ１の切替回路２１
には、ルーティング信号７のＴｘＡＤＤＲ２が入力され
る。また、ステージ２の切替回路２２、２３には、ルー
ティング信号７のＴｘＡＤＤＲ１が入力される。更に、
ステージ３の切替回路２４〜２７には、ルーティング信
号７のＴｘＡＤＤＲ０が入力される。
【００２３】次に、本発明によるＵＴＯＰＩＡ変換回路
の動作を説明する。ＵＴＯＰＩＡレベル２インターフェ
ースを有するＡＴＭレイヤチップ１０から出力されるＴ
ｘＤＡＴＡ［７．．０］は、８ビットパラレルで出力さ
れる１セル長５３クロック分のＡＴＭセルデータであ
る。ＴｘＳＯＣは、有効なセルの先頭を１クロック幅の
Ｈｉレベルで示すセルパルス信号である。ＴｘＥＮＢ
は、有効なセルデータをＬｏレベルで示すイネーブル信
号である。いずれの信号も、送信データ６としてＰＨＹ
５０に送信される。また、ＴｘＡＤＤＲ［４．．０］
は、ポーリングによりＰＨＹ５０の各ＰＨＹ＃０〜＃Ｎ
のセルデータの受信可否を知り、選択されたＰＨＹへセ
ルデータを送信する為のＰＨＹアドレスとして出力され
る。
の動作を説明する。ＵＴＯＰＩＡレベル２インターフェ
ースを有するＡＴＭレイヤチップ１０から出力されるＴ
ｘＤＡＴＡ［７．．０］は、８ビットパラレルで出力さ
れる１セル長５３クロック分のＡＴＭセルデータであ
る。ＴｘＳＯＣは、有効なセルの先頭を１クロック幅の
Ｈｉレベルで示すセルパルス信号である。ＴｘＥＮＢ
は、有効なセルデータをＬｏレベルで示すイネーブル信
号である。いずれの信号も、送信データ６としてＰＨＹ
５０に送信される。また、ＴｘＡＤＤＲ［４．．０］
は、ポーリングによりＰＨＹ５０の各ＰＨＹ＃０〜＃Ｎ
のセルデータの受信可否を知り、選択されたＰＨＹへセ
ルデータを送信する為のＰＨＹアドレスとして出力され
る。
【００２４】一方、ＵＴＯＰＩＡレベル１インタフェー
スを有するＰＨＹ５０の各ＰＨＹ＃０〜＃Ｎは、いずれ
もセルの受信可能な状態では、ＴｘＣＬＡＶをＨｉレベ
ルにする。
スを有するＰＨＹ５０の各ＰＨＹ＃０〜＃Ｎは、いずれ
もセルの受信可能な状態では、ＴｘＣＬＡＶをＨｉレベ
ルにする。
【００２５】次に、図３のタイミングチャートを参照し
て、Ｎ＝７、即ちＰＨＹ５０がＰＨＹ＃０〜ＰＨＹ＃７
の８個のＰＨＹを有する場合に、ＡＴＭレイヤチップ１
０への接続について説明する。図３中、（ａ）はＴｘＣ
ＬＫ（クロック信号）、（ｂ）はＴｘＡＤＤＲ、（ｃ）
はＴｘＣＬＡＶ＃１〜＃８、（ｄ）はＴｘＣＬＡＶ、
（ｅ）はＴｘＥＮＢ（イネーブル信号）、（ｆ）はルー
ティング信号７、（ｇ）はＴｘＤＡＴＡ及び（ｈ）はＴ
ｘＳＯＣを示す。
て、Ｎ＝７、即ちＰＨＹ５０がＰＨＹ＃０〜ＰＨＹ＃７
の８個のＰＨＹを有する場合に、ＡＴＭレイヤチップ１
０への接続について説明する。図３中、（ａ）はＴｘＣ
ＬＫ（クロック信号）、（ｂ）はＴｘＡＤＤＲ、（ｃ）
はＴｘＣＬＡＶ＃１〜＃８、（ｄ）はＴｘＣＬＡＶ、
（ｅ）はＴｘＥＮＢ（イネーブル信号）、（ｆ）はルー
ティング信号７、（ｇ）はＴｘＤＡＴＡ及び（ｈ）はＴ
ｘＳＯＣを示す。
【００２６】図３中の左側に示すセルタイミング１で
は、ＡＴＭレイヤチップ１０により、前セルタイミング
のポーリングによって選択されたＰＨＹ＃４にセルデー
タが送信されている最中である。また、右側に示す、次
セルタイミング２での送信先ＰＨＹを選択する為にポー
リングを行っている。ポーリングは、ＴｘＡＤＤＲの値
が固定的な順序で１クロックおきに出力され、多重回路
４０に入力されている各ＰＨＹのＴｘＣＬＡＶ信号＃０
〜＃７を多重し、ＡＴＭレイヤチップ１０に取込む。こ
の特定例では、ＰＨＹ５０のＰＨＹ＃５及び＃６のＴｘ
ＣＬＡＶ信号がＨｉとなっている場合を示す（図３
（ｄ）参照）。よって、セルタイミング２での受信が可
能であることを示している。そして、ＡＴＭレイヤチッ
プ１０は、ＰＨＹ＃４へのセルデータが送信終了後、Ｔ
ｘＥＮＢをＨｉとし（図３（ｅ）参照）、送信先ＰＨＹ
を選択（この場合ＰＨＹ＃５）。このとき、選択された
送信先ＰＨＹのＴｘＡＤＤＲ（＝５）をラッチ回路３０
により、次にＴｘＥＮＢがＨｉとなるまで１セル時間ラ
ッチする。
は、ＡＴＭレイヤチップ１０により、前セルタイミング
のポーリングによって選択されたＰＨＹ＃４にセルデー
タが送信されている最中である。また、右側に示す、次
セルタイミング２での送信先ＰＨＹを選択する為にポー
リングを行っている。ポーリングは、ＴｘＡＤＤＲの値
が固定的な順序で１クロックおきに出力され、多重回路
４０に入力されている各ＰＨＹのＴｘＣＬＡＶ信号＃０
〜＃７を多重し、ＡＴＭレイヤチップ１０に取込む。こ
の特定例では、ＰＨＹ５０のＰＨＹ＃５及び＃６のＴｘ
ＣＬＡＶ信号がＨｉとなっている場合を示す（図３
（ｄ）参照）。よって、セルタイミング２での受信が可
能であることを示している。そして、ＡＴＭレイヤチッ
プ１０は、ＰＨＹ＃４へのセルデータが送信終了後、Ｔ
ｘＥＮＢをＨｉとし（図３（ｅ）参照）、送信先ＰＨＹ
を選択（この場合ＰＨＹ＃５）。このとき、選択された
送信先ＰＨＹのＴｘＡＤＤＲ（＝５）をラッチ回路３０
により、次にＴｘＥＮＢがＨｉとなるまで１セル時間ラ
ッチする。
【００２７】ここで、ラッチされたＴｘＡＤＤＲ（＝
５）は、ルーティング信号７として、ルーティング回路
２０に入力される。一般に、バニヤン型と称されるルー
ティング回路２０は、入力ポート数が同じ（入力ポート
数＝出力ポート数＝Ｍ）で、０（Ｍ／２×logＭ）のハ
ード量を持つブロッキング型の回路である。本発明で用
いるルーティング回路２０は、出力ポート数Ｎに対し入
力ポート数が１つである為にブロッキングは起きない。
５）は、ルーティング信号７として、ルーティング回路
２０に入力される。一般に、バニヤン型と称されるルー
ティング回路２０は、入力ポート数が同じ（入力ポート
数＝出力ポート数＝Ｍ）で、０（Ｍ／２×logＭ）のハ
ード量を持つブロッキング型の回路である。本発明で用
いるルーティング回路２０は、出力ポート数Ｎに対し入
力ポート数が１つである為にブロッキングは起きない。
【００２８】次に、ルーティング回路２０の動作を図２
を参照して説明する。ルーティング信号７の値は、Ｔｘ
ＡＤＤＲ２＝１、ＴｘＡＤＤＲ１＝０、ＴｘＡＤＤＲ０
＝１であり、それぞれステージ１、ステージ２、ステー
ジ３の切替回路２１〜２７を制御する。ステージ１の切
替回路２１は、ＴｘＡＤＤＲ２＝１である為に、ＡＴＭ
レイヤチップ１０からの入力送信データを「１」側に出
力する。同様に、ステージ２は「０」側、ステージ３は
「１」側に出力し、最終的にＰＨＹ＃５に出力される。
また、ルーティング信号７は１セル時間保持される為
に、切替回路２１〜２７はセル単位に出力が切り替わ
る。
を参照して説明する。ルーティング信号７の値は、Ｔｘ
ＡＤＤＲ２＝１、ＴｘＡＤＤＲ１＝０、ＴｘＡＤＤＲ０
＝１であり、それぞれステージ１、ステージ２、ステー
ジ３の切替回路２１〜２７を制御する。ステージ１の切
替回路２１は、ＴｘＡＤＤＲ２＝１である為に、ＡＴＭ
レイヤチップ１０からの入力送信データを「１」側に出
力する。同様に、ステージ２は「０」側、ステージ３は
「１」側に出力し、最終的にＰＨＹ＃５に出力される。
また、ルーティング信号７は１セル時間保持される為
に、切替回路２１〜２７はセル単位に出力が切り替わ
る。
【００２９】以上、本発明によるＵＴＯＰＩＡ変換回路
の好適実施形態例の構成及び動作を説明した。このＵＴ
ＯＰＩＡ変換回路は、ＡＴＭレイヤ処理を行うＡＴＭレ
イヤチップ１０より出力される送信信号のうち、１セル
データ送信後のＴｘＥＮＢ＝Ｈｉのタイミングでラッチ
されたＴｘＡＤＤＲ［４．．０］信号を、ルーティング
回路２０に入力する。更に、ルーティング回路２０にお
いてラッチされたＴｘＡＤＤＲ［４．．０］信号をルー
ティング信号とし、送信データ６をルーティング信号７
に従ってＰＨＹ５０に送信する。
の好適実施形態例の構成及び動作を説明した。このＵＴ
ＯＰＩＡ変換回路は、ＡＴＭレイヤ処理を行うＡＴＭレ
イヤチップ１０より出力される送信信号のうち、１セル
データ送信後のＴｘＥＮＢ＝Ｈｉのタイミングでラッチ
されたＴｘＡＤＤＲ［４．．０］信号を、ルーティング
回路２０に入力する。更に、ルーティング回路２０にお
いてラッチされたＴｘＡＤＤＲ［４．．０］信号をルー
ティング信号とし、送信データ６をルーティング信号７
に従ってＰＨＹ５０に送信する。
【００３０】また、ＡＴＭレイヤチップ１０が各ＰＨＹ
＃０〜＃Ｎに対し、ポーリングを行う為に、多重回路４
０において、ＴｘＡＤＤＲ［４．．０］を選択信号と
し、ＰＨＹ５０のＰＨＹ＃０〜＃Ｎから出力されたポー
リングに対する応答信号、即ちデータ受信の可否を示す
ＴｘＣＬＡＶ＃０〜＃Ｎ信号を多重化する。
＃０〜＃Ｎに対し、ポーリングを行う為に、多重回路４
０において、ＴｘＡＤＤＲ［４．．０］を選択信号と
し、ＰＨＹ５０のＰＨＹ＃０〜＃Ｎから出力されたポー
リングに対する応答信号、即ちデータ受信の可否を示す
ＴｘＣＬＡＶ＃０〜＃Ｎ信号を多重化する。
【００３１】本発明によるＵＴＯＰＩＡ変換回路では、
ＴｘＡＤＤＲ［４．．０］信号を、ＡＴＭレイヤチップ
１０がセルデータ送信前のＴｘＥＮＢ＝Ｈｉのタイミン
グでラッチすることにより、１セル時間（＝５３バイト
分）ＴｘＡＤＤＲ［４．．０］信号を保持する。更に、
ルーティング回路２０において、ＴｘＡＤＤＲ［４．．
００］信号をセル単位のルーティング情報として、ＡＴ
Ｍレイヤチップ１０からのセルデータを含む送信信号を
ルーティングし、指定のＰＨＹに出力する。
ＴｘＡＤＤＲ［４．．０］信号を、ＡＴＭレイヤチップ
１０がセルデータ送信前のＴｘＥＮＢ＝Ｈｉのタイミン
グでラッチすることにより、１セル時間（＝５３バイト
分）ＴｘＡＤＤＲ［４．．０］信号を保持する。更に、
ルーティング回路２０において、ＴｘＡＤＤＲ［４．．
００］信号をセル単位のルーティング情報として、ＡＴ
Ｍレイヤチップ１０からのセルデータを含む送信信号を
ルーティングし、指定のＰＨＹに出力する。
【００３２】しかし、本発明は斯る特定例のみに限定さ
れるべきではなく、本発明の要旨を逸脱することなく種
々の変形変更が可能であることが当業者には容易に理解
できよう。
れるべきではなく、本発明の要旨を逸脱することなく種
々の変形変更が可能であることが当業者には容易に理解
できよう。
【００３３】
【発明の効果】上述の説明から理解される如く、本発明
のＵＴＯＰＩＡ変換回路によると、ＵＴＯＰＩＡレベル
２インタフェースを有する１つのＡＴＭレイヤチップよ
り、ＵＴＯＰＩＡレベル１インタフェースを有する複数
のＰＨＹに対してデータの送信が可能となる。その理由
は、複数接続されているＰＨＹからのＴｘＣＬＡＶ信号
を多重回路により多重化してＡＴＭレイヤチップに取込
み、選択された送信先ＰＨＹのＴｘＡＤＤＲ信号をラッ
チ回路により１セル時間ラッチする。それをルーティン
グ信号としてルーティング回路を制御し、送信データを
選択されたＰＨＹにルーティングする為である。
のＵＴＯＰＩＡ変換回路によると、ＵＴＯＰＩＡレベル
２インタフェースを有する１つのＡＴＭレイヤチップよ
り、ＵＴＯＰＩＡレベル１インタフェースを有する複数
のＰＨＹに対してデータの送信が可能となる。その理由
は、複数接続されているＰＨＹからのＴｘＣＬＡＶ信号
を多重回路により多重化してＡＴＭレイヤチップに取込
み、選択された送信先ＰＨＹのＴｘＡＤＤＲ信号をラッ
チ回路により１セル時間ラッチする。それをルーティン
グ信号としてルーティング回路を制御し、送信データを
選択されたＰＨＹにルーティングする為である。
【図１】本発明によるＵＴＯＰＩＡ変換回路の好適実施
形態例のブロック図である。
形態例のブロック図である。
【図２】図１のＵＴＯＰＩＡ変換回路を構成するルーテ
ィング回路の一例の詳細ブロック図である。
ィング回路の一例の詳細ブロック図である。
【図３】図１のＵＴＯＰＩＡ変換回路の動作タイミング
チャートである。
チャートである。
６ 送信データ ７ ルーティング信号 １０ ＡＴＭレイヤチップ ２０ ルーティング回路 ３０ ラッチ回路 ４０ 多重回路 ５０ ＰＨＹ（Physical Layer Protocol）
Claims (5)
- 【請求項１】ＡＴＭレイヤ処理を行うＵＴＯＰＩＡレベ
ル２インタフェースのＡＴＭレイヤチップと、ＵＴＯＰ
ＩＡレベル１インタフェースの複数のＰＨＹとの間に接
続され信号の送信を行うＵＴＯＰＩＡ変換回路におい
て、前記ＡＴＭレイヤチップからのＴｘＡＤＤＲ
［４．．０］信号をラッチして１セル時間保持するラッ
チ回路と、前記ＡＴＭレイヤチップからの送信データを
前記ラッチ回路からのルーティング信号に従って切替え
て前記ＰＨＹの特定のＰＨＹに出力するルーティング回
路と、前記複数のＰＨＹからの受信可能状態か否かを示
すＴｘＣＬＡＶ信号を前記ＴｘＡＤＤＲ［４．．０］信
号に基づき多重化し、前記ＡＴＭレイヤチップへ出力す
る多重回路とを備えることを特徴とするＵＴＯＰＩＡ変
換回路。 - 【請求項２】前記ルーティング回路は、バニヤン型ルー
ティング回路であることを特徴とする請求項１に記載の
ＵＴＯＰＩＡ変換回路。 - 【請求項３】前記ルーティング回路は、順次個数が増加
する切替回路を有する複数ステージから構成されること
を特徴とする請求項１に記載のＵＴＯＰＩＡ変換回路。 - 【請求項４】前記ラッチ回路は、セルデータ送信前の前
記ＡＴＭレイヤチップからのＴｘＥＮＢ信号がＨｉレベ
ルとなるタイミングでラッチすることを特徴とする請求
項１に記載のＵＴＯＰＩＡ変換回路。 - 【請求項５】前記ＡＴＭレイヤチップは、送信信号とし
て、ＴｘＤＡＴＡ［７．．０］、ＴｘＳＯＣ、ＴｘＥＮ
Ｂ、ＴｘＡＤＤＲ［４．．０］およびＴｘＣＬＫを出力
することを特徴とする請求項１に記載のＵＴＯＰＩＡ変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13357399A JP2000324131A (ja) | 1999-05-14 | 1999-05-14 | Ｕｔｏｐｉａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13357399A JP2000324131A (ja) | 1999-05-14 | 1999-05-14 | Ｕｔｏｐｉａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000324131A true JP2000324131A (ja) | 2000-11-24 |
Family
ID=15107979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13357399A Pending JP2000324131A (ja) | 1999-05-14 | 1999-05-14 | Ｕｔｏｐｉａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000324131A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359898C (zh) * | 2002-06-27 | 2008-01-02 | 中兴通讯股份有限公司 | 多路复用接收受控器 |
| CN103729322A (zh) * | 2014-01-02 | 2014-04-16 | 上海斐讯数据通信技术有限公司 | 一种转换不同时序总线的系统及其通信方法 |
-
1999
- 1999-05-14 JP JP13357399A patent/JP2000324131A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359898C (zh) * | 2002-06-27 | 2008-01-02 | 中兴通讯股份有限公司 | 多路复用接收受控器 |
| CN103729322A (zh) * | 2014-01-02 | 2014-04-16 | 上海斐讯数据通信技术有限公司 | 一种转换不同时序总线的系统及其通信方法 |
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