JP3521233B2 - Ｓｍｉｉ規格による装置間のデータ転送中継装置及びその方法 - Google Patents
Ｓｍｉｉ規格による装置間のデータ転送中継装置及びその方法Info
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- JP3521233B2 JP3521233B2 JP2002016139A JP2002016139A JP3521233B2 JP 3521233 B2 JP3521233 B2 JP 3521233B2 JP 2002016139 A JP2002016139 A JP 2002016139A JP 2002016139 A JP2002016139 A JP 2002016139A JP 3521233 B2 JP3521233 B2 JP 3521233B2
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- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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- Communication Control (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はエサーネットスイッ
チング装備に使用されるＭＡＣ（Ｍｅｄｉａ Ａｃｃｅ
ｓｓ Ｃｏｎｔｒｏｌ）チップとＰＨＹ（ｐｈｙｓｉｃ
ａｌ ｌａｙｅｒｐｒｏｔｏｃｏｌ）チップ間のデータ
転送動作を制御する中継（ａｒｂｉｔｒａｔｉｏｎ）装
置に係り、特にＳＭＩＩ（Ｓｅｒｉａｌ Ｍｅｄｉａ
Ｉｎｄｅｐｅｎｄｅｄｎｔ Ｉｎｔｅｒｆａｃｅ）規格
が適用されるＭＡＣチップとＰＨＹチップとのＰＣＢパ
ターン距離制限を克服し、データ転送遅延による転送エ
ラーを防止できるようになったＳＭＩＩ規格による装置
間のデータ転送中継装置及びその方法に関する。
チング装備に使用されるＭＡＣ（Ｍｅｄｉａ Ａｃｃｅ
ｓｓ Ｃｏｎｔｒｏｌ）チップとＰＨＹ（ｐｈｙｓｉｃ
ａｌ ｌａｙｅｒｐｒｏｔｏｃｏｌ）チップ間のデータ
転送動作を制御する中継（ａｒｂｉｔｒａｔｉｏｎ）装
置に係り、特にＳＭＩＩ（Ｓｅｒｉａｌ Ｍｅｄｉａ
Ｉｎｄｅｐｅｎｄｅｄｎｔ Ｉｎｔｅｒｆａｃｅ）規格
が適用されるＭＡＣチップとＰＨＹチップとのＰＣＢパ
ターン距離制限を克服し、データ転送遅延による転送エ
ラーを防止できるようになったＳＭＩＩ規格による装置
間のデータ転送中継装置及びその方法に関する。
【０００２】
【従来の技術】一般に、エサーネットスイッチング装
備、例えばエサーネットスイッチにはエサーネット網を
介したデータ送受信時、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅ
ｓｓ Ｃｏｎｔｒｏｌ）プロトコルによるスイッチング
動作を行うＭＡＣチップと、エサーネットのような物理
階層への接続機能を果たすＰＨＹチップを備える。
備、例えばエサーネットスイッチにはエサーネット網を
介したデータ送受信時、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅ
ｓｓ Ｃｏｎｔｒｏｌ）プロトコルによるスイッチング
動作を行うＭＡＣチップと、エサーネットのような物理
階層への接続機能を果たすＰＨＹチップを備える。
【０００３】そして、ＭＡＣチップとＰＨＹチップとの
インタフェースはＩＥＥＥ ８０２．３Ｕに規定されて
おり、そのインタフェースとしては、例えばＭＩＩ（Ｍ
ｅｄｉａ Ｉｎｄｅｐｅｎｄｅｄｎｔ Ｉｎｔｅｒｆａ
ｃｅ）、ＲＭＩＩ（Ｒｅｄｕｃｅｄ Ｍｅｄｉａ Ｉｎ
ｄｅｐｅｎｄｅｄｎｔ Ｉｎｔｅｒｆａｃｅ）、ＳＭＩ
Ｉなどを使用するよう規定されている。そのうち、ＳＭ
ＩＩ規格は多重ポートを考慮した規格であって、前記Ｓ
ＭＩＩ規格はスイッチング装備内で処理される信号数を
減らすため、ＭＡＣチップ／ＰＨＹチップに供給される
クロック及び同期信号が単方向にのみ供給されるよう規
定されている。
インタフェースはＩＥＥＥ ８０２．３Ｕに規定されて
おり、そのインタフェースとしては、例えばＭＩＩ（Ｍ
ｅｄｉａ Ｉｎｄｅｐｅｎｄｅｄｎｔ Ｉｎｔｅｒｆａ
ｃｅ）、ＲＭＩＩ（Ｒｅｄｕｃｅｄ Ｍｅｄｉａ Ｉｎ
ｄｅｐｅｎｄｅｄｎｔ Ｉｎｔｅｒｆａｃｅ）、ＳＭＩ
Ｉなどを使用するよう規定されている。そのうち、ＳＭ
ＩＩ規格は多重ポートを考慮した規格であって、前記Ｓ
ＭＩＩ規格はスイッチング装備内で処理される信号数を
減らすため、ＭＡＣチップ／ＰＨＹチップに供給される
クロック及び同期信号が単方向にのみ供給されるよう規
定されている。
【０００４】従って、ＭＡＣチップとＰＨＹチップ間の
データ送受信をＳＭＩＩ規格により行う場合、特に一つ
のＭＡＣチップ当り連結されるＰＨＹチップが複数個の
場合、ＰＣＢパターン長さに限りがあり、これはＳＭＩ
Ｉ規格によるＰＣＢパターン設計を困難にする主な要因
になることは勿論、許容パターン長さを越えて設計した
場合、データ転送エラーを発生させる原因になる。
データ送受信をＳＭＩＩ規格により行う場合、特に一つ
のＭＡＣチップ当り連結されるＰＨＹチップが複数個の
場合、ＰＣＢパターン長さに限りがあり、これはＳＭＩ
Ｉ規格によるＰＣＢパターン設計を困難にする主な要因
になることは勿論、許容パターン長さを越えて設計した
場合、データ転送エラーを発生させる原因になる。
【０００５】以下、ＳＭＩＩ規格適用時ＭＡＣチップと
ＰＨＹチップ間のＰＣＢパターン長さに制限が発生する
原因を説明する。次の表１はＳＭＩＩ規格による同期信
号ＳＹＮＣ及び送受信データＴｘ／Ｒｘの入出力経路を
示したものである。
ＰＨＹチップ間のＰＣＢパターン長さに制限が発生する
原因を説明する。次の表１はＳＭＩＩ規格による同期信
号ＳＹＮＣ及び送受信データＴｘ／Ｒｘの入出力経路を
示したものである。
【０００６】
【表１】
【０００７】ＳＭＩＩ規格は１ポート当り２個のデータ
信号（Ｔｘ／Ｒｘ）、１個の同期信号ＳＹＮＣ及びクロ
ックを提供し、クロックはシステムクロックを用いたり
ＭＡＣチップのクロックを用いるよう規定されている。
信号（Ｔｘ／Ｒｘ）、１個の同期信号ＳＹＮＣ及びクロ
ックを提供し、クロックはシステムクロックを用いたり
ＭＡＣチップのクロックを用いるよう規定されている。
【０００８】表１のようにデータ送受信の前、ＭＡＣチ
ップからＰＨＹチップに同期信号（ＳＹＮＣ）が転送さ
れれば、エサーネット網からの受信データはＰＨＹチッ
プからＭＡＣチップに転送され、エサーネット網への送
信データはＭＡＣチップからＰＨＹチップに転送され
る。
ップからＰＨＹチップに同期信号（ＳＹＮＣ）が転送さ
れれば、エサーネット網からの受信データはＰＨＹチッ
プからＭＡＣチップに転送され、エサーネット網への送
信データはＭＡＣチップからＰＨＹチップに転送され
る。
【０００９】次の表２は一般にＳＭＩＩ規格により１ク
ロック分のデータ送受信時、要求される時間を示したも
ので、ＭＡＣチップとＰＨＹチップに供給されるクロッ
クは１２５ＭＨｚ（１クロック周期：８ｎｓ）を基準に
したものである。
ロック分のデータ送受信時、要求される時間を示したも
ので、ＭＡＣチップとＰＨＹチップに供給されるクロッ
クは１２５ＭＨｚ（１クロック周期：８ｎｓ）を基準に
したものである。
【００１０】
【表２】
【００１１】すなわち、図２に示した通り、一般に正確
なデータ転送のためにはＴ１のデータ入力セットアップ
時間と、Ｔ２のデータ入力保持時間が要求され、これは
表２のように最小入力セットアップ時間は１．５ｎｓ、
最小入力保持時間は１ｎｓ、ＭＡＣチップとＰＨＹチッ
プ間の出力遅延時間は２ないし５ｎｓほどが要求され
る。
なデータ転送のためにはＴ１のデータ入力セットアップ
時間と、Ｔ２のデータ入力保持時間が要求され、これは
表２のように最小入力セットアップ時間は１．５ｎｓ、
最小入力保持時間は１ｎｓ、ＭＡＣチップとＰＨＹチッ
プ間の出力遅延時間は２ないし５ｎｓほどが要求され
る。
【００１２】そして、表２によりデータ受信時、ＭＡＣ
チップとＰＨＹチップ間のデータ転送遅延時間を算出す
れば次の通りである。
チップとＰＨＹチップ間のデータ転送遅延時間を算出す
れば次の通りである。
【００１３】１．ＭＡＣチップの同期信号がＰＨＹチッ
プで受信される時 同期信号の入力セットアップ時間＋入力保持時間＝１．
５ｎｓ＋１ｎｓ＝２．５ｎｓ
プで受信される時 同期信号の入力セットアップ時間＋入力保持時間＝１．
５ｎｓ＋１ｎｓ＝２．５ｎｓ
【００１４】２．ＰＨＹチップにおいて同期信号を基準
に受信データをＭＡＣチップに転送する時 受信データ
の入力セットアップ時間＋入力保持時間＝１．５ｎｓ＋
１ｎｓ＝２．５ｎｓ
に受信データをＭＡＣチップに転送する時 受信データ
の入力セットアップ時間＋入力保持時間＝１．５ｎｓ＋
１ｎｓ＝２．５ｎｓ
【００１５】前記１及び２のいずれか一つの経路の最小
出力遅延時間（２ｎｓ）を加算してもＭＡＣチップとＰ
ＨＹチップとの最小転送遅延時間は７ｎｓであり、デー
タ送受信時、１クロック周期は８ｎｓ（１２５ＭＨｚ基
準）なので、データ転送エラーが発生しないＭＡＣチッ
プとＰＨＹチップ間の転送遅延時間余裕分は１ｎｓ未満
であることが分かる。
出力遅延時間（２ｎｓ）を加算してもＭＡＣチップとＰ
ＨＹチップとの最小転送遅延時間は７ｎｓであり、デー
タ送受信時、１クロック周期は８ｎｓ（１２５ＭＨｚ基
準）なので、データ転送エラーが発生しないＭＡＣチッ
プとＰＨＹチップ間の転送遅延時間余裕分は１ｎｓ未満
であることが分かる。
【００１６】従って、ＭＡＣチップとＰＨＹチップ間の
転送遅延時間余裕分（１ｎｓ）を考慮したパターン長さ
は次のように算出される（５０オームインピーダンス基
準）。本出願人の実験結果、ＭＡＣチップとＰＨＹチッ
プ間のパターン長さ１ｍ当り転送遅延時間は７．４５ｎ
ｓであり、これに基づき１ｎｓ当り許容されるパターン
長さを算出したものである。 ７．４５ｎｓ：１ｍ＝１ｎｓ：Ｌ（Ｌ：１ｎｓ当り許容
されるパターン長さ） Ｌ＝０．１３４ｍ
転送遅延時間余裕分（１ｎｓ）を考慮したパターン長さ
は次のように算出される（５０オームインピーダンス基
準）。本出願人の実験結果、ＭＡＣチップとＰＨＹチッ
プ間のパターン長さ１ｍ当り転送遅延時間は７．４５ｎ
ｓであり、これに基づき１ｎｓ当り許容されるパターン
長さを算出したものである。 ７．４５ｎｓ：１ｍ＝１ｎｓ：Ｌ（Ｌ：１ｎｓ当り許容
されるパターン長さ） Ｌ＝０．１３４ｍ
【００１７】前記比例式によりＭＡＣチップとＰＨＹチ
ップ間の許容されるパターン長さは、１３．４ｃｍ以下
であり、ＭＡＣチップとＰＨＹチップとのパターン長さ
が１３．４ｃｍ以上になればデータ転送エラーが発生す
る。
ップ間の許容されるパターン長さは、１３．４ｃｍ以下
であり、ＭＡＣチップとＰＨＹチップとのパターン長さ
が１３．４ｃｍ以上になればデータ転送エラーが発生す
る。
【００１８】すなわちＭＡＣチップとＰＨＹチップ間の
パターン長さが１３．４ｃｍ以上になれば、ＭＡＣチッ
プ／ＰＨＹチップに８ｎｓ周期に供給されるクロックと
ＭＡＣチップ／ＰＨＹチップに転送される各ビットのデ
ータが転送遅延によりずれるようになり、ＭＡＣチップ
／ＰＨＹチップが該当クロックに転送されるデータを認
識できなくなるためデータ転送エラーが発生する。これ
は、データ送信過程においても同様である。
パターン長さが１３．４ｃｍ以上になれば、ＭＡＣチッ
プ／ＰＨＹチップに８ｎｓ周期に供給されるクロックと
ＭＡＣチップ／ＰＨＹチップに転送される各ビットのデ
ータが転送遅延によりずれるようになり、ＭＡＣチップ
／ＰＨＹチップが該当クロックに転送されるデータを認
識できなくなるためデータ転送エラーが発生する。これ
は、データ送信過程においても同様である。
【００１９】つまり、図１のように従来のＳＭＩＩ規格
が適用されるＭＡＣチップ１０とＰＨＹチップ２０との
パターン長さＬは１３．４ｃｍ以下を満足すべき問題点
があり、多数の接続ポートを支援するために一つのＭＡ
Ｃチップ１０に多数のＰＨＹチップ２０を接続する場
合、各ＰＨＹチップ２０とＭＡＣチップ１０とのパター
ン長さが全て１３．４ｃｍの制限を満足すべきであると
ころに、ＰＣＢパターン設計の困難さがある。
が適用されるＭＡＣチップ１０とＰＨＹチップ２０との
パターン長さＬは１３．４ｃｍ以下を満足すべき問題点
があり、多数の接続ポートを支援するために一つのＭＡ
Ｃチップ１０に多数のＰＨＹチップ２０を接続する場
合、各ＰＨＹチップ２０とＭＡＣチップ１０とのパター
ン長さが全て１３．４ｃｍの制限を満足すべきであると
ころに、ＰＣＢパターン設計の困難さがある。
【００２０】
【発明が解決しようとする課題】本発明は前述した事情
を勘案してなされたもので、その目的はＳＭＩＩ規格が
適用されるＭＡＣチップとＰＨＹチップとのＰＣＢパタ
ーン距離制限を克服し、データ転送遅延による転送エラ
ーを防止できるようした、ＳＭＩＩ規格による装置間の
データ転送中継装置及びその方法を提供することであ
る。
を勘案してなされたもので、その目的はＳＭＩＩ規格が
適用されるＭＡＣチップとＰＨＹチップとのＰＣＢパタ
ーン距離制限を克服し、データ転送遅延による転送エラ
ーを防止できるようした、ＳＭＩＩ規格による装置間の
データ転送中継装置及びその方法を提供することであ
る。
【００２１】
【課題を解決するための手段】前述した目的を達成する
ための本発明に係るＳＭＩＩ規格による装置間のデータ
転送中継装置は、ＳＭＩＩ規格に従うＰＨＹチップ／Ｍ
ＡＣチップにそれぞれ対応する相異なる第１及び第２装
置間のデータ転送を中継する装置において、前記第１装
置から入力される転送データを所定クロック数のセグメ
ント単位に所定回数、再同期バッファリングして前記第
２装置に出力する少なくとも一つのバッファ手段を備え
ていることを特徴とする。
ための本発明に係るＳＭＩＩ規格による装置間のデータ
転送中継装置は、ＳＭＩＩ規格に従うＰＨＹチップ／Ｍ
ＡＣチップにそれぞれ対応する相異なる第１及び第２装
置間のデータ転送を中継する装置において、前記第１装
置から入力される転送データを所定クロック数のセグメ
ント単位に所定回数、再同期バッファリングして前記第
２装置に出力する少なくとも一つのバッファ手段を備え
ていることを特徴とする。
【００２２】また本発明は、前記バッファ手段のクロッ
ク入力端に接続され外部から供給されるクロックの位相
を所定比率で変化させ、前記クロック入力端に供給する
少なくとも一つのクロック位相選択手段をさらに備えて
いることを特徴とする。そして、前記バッファ手段の出
力端と前記第２装置との間に接続され前記バッファ手段
の出力経路をスイッチングし、前記バッファ手段の出力
端から所定の時間、クロック遅延され出力される転送デ
ータを前記第２装置に印加する少なくとも一つのスイッ
チング手段をさらに備えていることを特徴とする。
ク入力端に接続され外部から供給されるクロックの位相
を所定比率で変化させ、前記クロック入力端に供給する
少なくとも一つのクロック位相選択手段をさらに備えて
いることを特徴とする。そして、前記バッファ手段の出
力端と前記第２装置との間に接続され前記バッファ手段
の出力経路をスイッチングし、前記バッファ手段の出力
端から所定の時間、クロック遅延され出力される転送デ
ータを前記第２装置に印加する少なくとも一つのスイッ
チング手段をさらに備えていることを特徴とする。
【００２３】そして、前述した目的を達成するための本
発明に係るＳＭＩＩ規格による装置間のデータ転送中継
装置は、ＳＭＩＩ規格に従うＭＡＣチップとＰＨＹチッ
プとのデータ転送を中継する装置において、前記ＰＨＹ
チップから入力されるセグメント単位の受信データを所
定回数、再同期バッファリングして前記ＭＡＣチップに
出力する第１バッファと、前記ＭＡＣチップから入力さ
れるセグメント単位の送信データを所定回数、再同期バ
ッファリングして前記ＰＨＹチップに出力する第２バッ
ファと、前記ＭＡＣチップから各セグメント単位毎に入
力される同期信号を所定回数、再同期バッファリングし
て前記ＰＨＹチップに出力する第３バッファとを備えて
いることを特徴とする。
発明に係るＳＭＩＩ規格による装置間のデータ転送中継
装置は、ＳＭＩＩ規格に従うＭＡＣチップとＰＨＹチッ
プとのデータ転送を中継する装置において、前記ＰＨＹ
チップから入力されるセグメント単位の受信データを所
定回数、再同期バッファリングして前記ＭＡＣチップに
出力する第１バッファと、前記ＭＡＣチップから入力さ
れるセグメント単位の送信データを所定回数、再同期バ
ッファリングして前記ＰＨＹチップに出力する第２バッ
ファと、前記ＭＡＣチップから各セグメント単位毎に入
力される同期信号を所定回数、再同期バッファリングし
て前記ＰＨＹチップに出力する第３バッファとを備えて
いることを特徴とする。
【００２４】また、前記第１ないし第３バッファは再同
期されたデータを０ないしｎクロック遅延出力する多数
の出力端をそれぞれ備え、前記第１バッファの出力経路
をスイッチングしてその出力端から遅延出力される受信
データを前記ＭＡＣチップに転送する第１クロックスイ
ッチと、前記第２バッファの出力経路をスイッチングし
てその出力端から遅延出力される送信データを前記ＰＨ
Ｙチップに転送する第２クロックスイッチと、前記第３
バッファの出力経路をスイッチングしてその出力端から
遅延出力される同期信号を前記ＰＨＹチップに転送する
第３クロックスイッチとをさらに備えていることを特徴
とする。
期されたデータを０ないしｎクロック遅延出力する多数
の出力端をそれぞれ備え、前記第１バッファの出力経路
をスイッチングしてその出力端から遅延出力される受信
データを前記ＭＡＣチップに転送する第１クロックスイ
ッチと、前記第２バッファの出力経路をスイッチングし
てその出力端から遅延出力される送信データを前記ＰＨ
Ｙチップに転送する第２クロックスイッチと、前記第３
バッファの出力経路をスイッチングしてその出力端から
遅延出力される同期信号を前記ＰＨＹチップに転送する
第３クロックスイッチとをさらに備えていることを特徴
とする。
【００２５】そして、前記第１ないし第３バッファのク
ロック入力端に選択的に接続され外部から供給されるク
ロックの位相を所定比率で変化させ前記クロック入力端
に供給する少なくとも一つのクロック位相選択部をさら
に備えていることを特徴とする。
ロック入力端に選択的に接続され外部から供給されるク
ロックの位相を所定比率で変化させ前記クロック入力端
に供給する少なくとも一つのクロック位相選択部をさら
に備えていることを特徴とする。
【００２６】そして、前述した目的を達成するための本
発明に係るＳＭＩＩ規格による装置間のデータ転送中継
方法は、ＳＭＩＩ規格に従うＰＨＹチップ／ＭＡＣチッ
プにそれぞれ対応する相異なる第１及び第２装置間のデ
ータ転送を中継する方法において、前記第１装置から印
加される転送データを所定クロック数のセグメント単位
に所定回数、再同期バッファリングするバッファリング
段階と、前記セグメント単位にバッファリングされた転
送データの出力が所定の時間、クロック遅延され出力さ
れるようその出力経路をスイッチングするスイッチング
段階、及び該スイッチング段階により所定の時間、クロ
ック遅延され出力された転送データを前記第２装置に転
送するデータ転送段階とを備えていることを特徴とす
る。
発明に係るＳＭＩＩ規格による装置間のデータ転送中継
方法は、ＳＭＩＩ規格に従うＰＨＹチップ／ＭＡＣチッ
プにそれぞれ対応する相異なる第１及び第２装置間のデ
ータ転送を中継する方法において、前記第１装置から印
加される転送データを所定クロック数のセグメント単位
に所定回数、再同期バッファリングするバッファリング
段階と、前記セグメント単位にバッファリングされた転
送データの出力が所定の時間、クロック遅延され出力さ
れるようその出力経路をスイッチングするスイッチング
段階、及び該スイッチング段階により所定の時間、クロ
ック遅延され出力された転送データを前記第２装置に転
送するデータ転送段階とを備えていることを特徴とす
る。
【００２７】従って、前述した構成及び段階によれば、
ＭＡＣチップとＰＨＹチップとの転送データを所定クロ
ック数のセグメント単位にバッファリングして転送する
ことにより、チップ間距離制限によるデータ転送エラー
が発生せず、よってＳＭＩＩ規格が適用されるＭＡＣチ
ップとＰＨＹチップとの間のＰＣＢパターン設計を容易
にすることができる。
ＭＡＣチップとＰＨＹチップとの転送データを所定クロ
ック数のセグメント単位にバッファリングして転送する
ことにより、チップ間距離制限によるデータ転送エラー
が発生せず、よってＳＭＩＩ規格が適用されるＭＡＣチ
ップとＰＨＹチップとの間のＰＣＢパターン設計を容易
にすることができる。
【００２８】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施例を詳述する。図３は本発明の一実施例に係る
ＳＭＩＩ規格による装置間のデータ転送中継装置の概念
を説明するためのブロック構成図である。
明の実施例を詳述する。図３は本発明の一実施例に係る
ＳＭＩＩ規格による装置間のデータ転送中継装置の概念
を説明するためのブロック構成図である。
【００２９】図３において、本発明に係るデータ転送中
継装置３０は、ＭＡＣチップ１０とＰＨＹチップ２０と
の間に接続されＭＡＣチップ１０とＰＨＹチップ２０と
の転送データが所定クロック数のセグメント（Ｓｅｇｍ
ｅｎｔ）単位に再同期されるようバッファリングする方
式であって、両チップ間のデータ転送動作を中継する。
前記バッファリングはＰＣＢパターン長さなどによるデ
ータ転送遅延を考慮したクロックに送受信データを再同
期（Ｒｅｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）させる。
継装置３０は、ＭＡＣチップ１０とＰＨＹチップ２０と
の間に接続されＭＡＣチップ１０とＰＨＹチップ２０と
の転送データが所定クロック数のセグメント（Ｓｅｇｍ
ｅｎｔ）単位に再同期されるようバッファリングする方
式であって、両チップ間のデータ転送動作を中継する。
前記バッファリングはＰＣＢパターン長さなどによるデ
ータ転送遅延を考慮したクロックに送受信データを再同
期（Ｒｅｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）させる。
【００３０】本実施例において１セグメントの転送デー
タは、同期信号ＳＹＮＣを含んだ例えば１０クロックの
送受信データよりなり、バッファリングを通した再同期
回数はＭＡＣチップ１０とＰＨＹチップ２０とのデータ
転送遅延を左右するパターン長さ、パターン幅などＰＣ
Ｂ基板の特性により、例えば１回ないし１０回の範囲で
設定される。
タは、同期信号ＳＹＮＣを含んだ例えば１０クロックの
送受信データよりなり、バッファリングを通した再同期
回数はＭＡＣチップ１０とＰＨＹチップ２０とのデータ
転送遅延を左右するパターン長さ、パターン幅などＰＣ
Ｂ基板の特性により、例えば１回ないし１０回の範囲で
設定される。
【００３１】これにより図３のデータ転送中継装置３０
は、ＭＡＣチップ１０とＰＨＹチップ２０とのデータ送
受信時同期信号ＳＹＮＣを含んだ送受信データを１０ク
ロック単位（１セグメント）に受信→バッファリング→
出力する方式で、両チップ間のデータ転送動作を中継す
るようになる。
は、ＭＡＣチップ１０とＰＨＹチップ２０とのデータ送
受信時同期信号ＳＹＮＣを含んだ送受信データを１０ク
ロック単位（１セグメント）に受信→バッファリング→
出力する方式で、両チップ間のデータ転送動作を中継す
るようになる。
【００３２】この場合、図３のデータ転送中継装置３０
を通して同期信号ＳＹＮＣを含んだ送受信データは１セ
グメント単位に再同期バッファリングされることによ
り、バッファリングによる１セグメントデータ全体の転
送遅延は全体データ到達時間のみ遅延させるだけで、各
クロック当りデータの転送エラーは発生させない。
を通して同期信号ＳＹＮＣを含んだ送受信データは１セ
グメント単位に再同期バッファリングされることによ
り、バッファリングによる１セグメントデータ全体の転
送遅延は全体データ到達時間のみ遅延させるだけで、各
クロック当りデータの転送エラーは発生させない。
【００３３】従って、各クロックの転送データは前述し
た１ｎｓ転送遅延時間余裕の影響を受けず、図３のデー
タ転送中継装置３０にバッファリングされ該当チップに
転送され、従来のＭＡＣチップとＰＨＹチップ間のデー
タ転送時、ＰＣＢパターン長さ制限による転送エラーを
防止できるようになる。
た１ｎｓ転送遅延時間余裕の影響を受けず、図３のデー
タ転送中継装置３０にバッファリングされ該当チップに
転送され、従来のＭＡＣチップとＰＨＹチップ間のデー
タ転送時、ＰＣＢパターン長さ制限による転送エラーを
防止できるようになる。
【００３４】以下、図４に基づき本発明の実施例をさら
に詳述する。図４は図３に示したデータ転送中継装置３
０の内部構成を示したブロック構成図である。そして、
図４においてデータ転送中継装置３０に供給されるクロ
ックはシステムクロックを使用したが、これをＭＡＣチ
ップのクロックを使用することも可能である。以下、説
明の便宜上システムクロックを使用して説明する。
に詳述する。図４は図３に示したデータ転送中継装置３
０の内部構成を示したブロック構成図である。そして、
図４においてデータ転送中継装置３０に供給されるクロ
ックはシステムクロックを使用したが、これをＭＡＣチ
ップのクロックを使用することも可能である。以下、説
明の便宜上システムクロックを使用して説明する。
【００３５】図４において、データ転送中継装置３０は
第１ないし第３バッファ３１、３２、３３、クロック位
相選択部３４、及び第１ないし第３クロックスイッチ３
５、３６、３７で構成され、これは例えばＣＰＬＤ（Ｃ
ｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ｄｅｖｉｃｅ）またはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）ロジック
で構成される。
第１ないし第３バッファ３１、３２、３３、クロック位
相選択部３４、及び第１ないし第３クロックスイッチ３
５、３６、３７で構成され、これは例えばＣＰＬＤ（Ｃ
ｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ｄｅｖｉｃｅ）またはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）ロジック
で構成される。
【００３６】図４の第１バッファ３１は、データ受信動
作時、ＰＨＹチップ２０から入力された受信Ｒｘデータ
を１０クロック単位に再同期バッファリングした後、選
ばれたクロック遅延経路に所定のクロック遅延を出力す
るためのものである。
作時、ＰＨＹチップ２０から入力された受信Ｒｘデータ
を１０クロック単位に再同期バッファリングした後、選
ばれたクロック遅延経路に所定のクロック遅延を出力す
るためのものである。
【００３７】図４の第２バッファ３２は、データ送信動
作時、ＭＡＣチップ１０から入力される送信Ｔｘデータ
を１０クロック単位に再同期バッファリングした後、選
ばれたクロック遅延経路に所定のクロック遅延を出力す
るためのものである。
作時、ＭＡＣチップ１０から入力される送信Ｔｘデータ
を１０クロック単位に再同期バッファリングした後、選
ばれたクロック遅延経路に所定のクロック遅延を出力す
るためのものである。
【００３８】図４の第３バッファ３３は、データ送受信
動作時、ＭＡＣチップ１０から１０クロック毎に入力さ
れる同期信号ＳＹＮＣを再同期バッファリングした後、
選ばれたクロック遅延経路に所定のクロック遅延を出力
するためのものである。
動作時、ＭＡＣチップ１０から１０クロック毎に入力さ
れる同期信号ＳＹＮＣを再同期バッファリングした後、
選ばれたクロック遅延経路に所定のクロック遅延を出力
するためのものである。
【００３９】前記再同期回数はＰＣＢ基板のパターン長
さなどを勘案して１回ないし１０回に設定し、１セグメ
ントを構成する１０クロック分のデータはその設定され
た回数だけ、それぞれ再同期され直列出力される。
さなどを勘案して１回ないし１０回に設定し、１セグメ
ントを構成する１０クロック分のデータはその設定され
た回数だけ、それぞれ再同期され直列出力される。
【００４０】図４のクロック位相選択部３４はＭＡＣチ
ップ１０とＰＨＹチップ２０が搭載されるスイッチング
装備の物理的な構成状態（例えば、チップ配置、パター
ン配置）によるシステムクロックの入力セットアップ時
間、入力保持時間の変動についてシステムクロックの位
相を調整して各クロック当りの転送データの転送エラー
を補償するためのものである。前記システムクロックは
ＳＭＩＩ規格により装置内の所定のクロック発生手段
（図示せず）やＭＡＣチップ１０を通して供給される。
ップ１０とＰＨＹチップ２０が搭載されるスイッチング
装備の物理的な構成状態（例えば、チップ配置、パター
ン配置）によるシステムクロックの入力セットアップ時
間、入力保持時間の変動についてシステムクロックの位
相を調整して各クロック当りの転送データの転送エラー
を補償するためのものである。前記システムクロックは
ＳＭＩＩ規格により装置内の所定のクロック発生手段
（図示せず）やＭＡＣチップ１０を通して供給される。
【００４１】すなわち、本実施例において、前記第１な
いし第３バッファには位相変化されたシステムクロック
が供給され、ＭＡＣチップ１０／ＰＨＹチップ２０には
位相変化されていないシステムクロックが供給され、各
クロック当りの転送データの転送エラーを補償する。
いし第３バッファには位相変化されたシステムクロック
が供給され、ＭＡＣチップ１０／ＰＨＹチップ２０には
位相変化されていないシステムクロックが供給され、各
クロック当りの転送データの転送エラーを補償する。
【００４２】図４のクロック位相選択部３４は、例えば
ユーザのディップスイッチ（図示せず）操作によりシス
テムクロックの位相を０、９０、１８０、２７０度に変
化させるよう構成する。
ユーザのディップスイッチ（図示せず）操作によりシス
テムクロックの位相を０、９０、１８０、２７０度に変
化させるよう構成する。
【００４３】この際、ユーザはディップスイッチを操作
してシステムクロックが変化する位相を選択するが、シ
ステムクロックの０、９０、１８０、２７０度の位相変
化はそれぞれシステムクロックの０、２、４、６ｎｓ遅
延を意味する。
してシステムクロックが変化する位相を選択するが、シ
ステムクロックの０、９０、１８０、２７０度の位相変
化はそれぞれシステムクロックの０、２、４、６ｎｓ遅
延を意味する。
【００４４】そして、第１ないし第３バッファ３１〜３
３は図４のクロック位相選択部３４を介して位相変化さ
れたクロックに同期信号を含んだ転送データを再同期さ
せることにより、送受信データの各ビットをクロックの
立ち上がりエッジ（Ｅｄｇｅ）に位置させる。
３は図４のクロック位相選択部３４を介して位相変化さ
れたクロックに同期信号を含んだ転送データを再同期さ
せることにより、送受信データの各ビットをクロックの
立ち上がりエッジ（Ｅｄｇｅ）に位置させる。
【００４５】一方、図４のクロック位相選択部３４のロ
ジック（Ｌｏｇｉｃ）構成は例えば次の１、２のような
ＶＨＤＬ（Ｖｅｒｙ Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ＶＨＳＩＣ＋Ｈａｒｄ
ｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ
ＨＤＬ）アルゴリズムを通して実現される。
ジック（Ｌｏｇｉｃ）構成は例えば次の１、２のような
ＶＨＤＬ（Ｖｅｒｙ Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ＶＨＳＩＣ＋Ｈａｒｄ
ｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ
ＨＤＬ）アルゴリズムを通して実現される。
【００４６】１．一般の中継ロジック（Ａｒｂｉｔｒａ
ｔｉｏｎ ｌｏｇｉｃ）のＣＬＫＤＬＬを使用する場合 ＶＨＤＬ ｃｏｍｐｏｎｅｎｔ ＣＬＫ ＤＬＬ ｐｏｒｔ（ＣＬＫＩＮ、ＣＬＫＦＢ、ＲＳＴ：ｉｎ Ｓ
ＴＤ＿ＬＯＧＩＣ：ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８
０、ＣＬＫ２７０：ｏｕｔ ＳＴＤ＿ＬＯＧＩＣ）；ｅ
ｎｄ ｃｏｍｐｏｎｅｎｔ； ＣＬＫＩＮ＜＝ＣＬＫｉ；／／クロック位相選択部３４
の入力をＣＬＫｉとした時 ＩＦ ＳＥＬ＝‘００’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ０；／／０度位相変化 Ｅｌｓｅ ｉｆ ＳＥＬ＝‘０１’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ９０；／／９０度位相変化 Ｅｌｓｅ ｉｆ ＳＥＬ＝‘１０’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ１８０；／／１８０度位相変化 Ｅｌｓｅ ｉｆ ＳＥＬ＝‘１１’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ２７０；／／２７０度位相変化
ｔｉｏｎ ｌｏｇｉｃ）のＣＬＫＤＬＬを使用する場合 ＶＨＤＬ ｃｏｍｐｏｎｅｎｔ ＣＬＫ ＤＬＬ ｐｏｒｔ（ＣＬＫＩＮ、ＣＬＫＦＢ、ＲＳＴ：ｉｎ Ｓ
ＴＤ＿ＬＯＧＩＣ：ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８
０、ＣＬＫ２７０：ｏｕｔ ＳＴＤ＿ＬＯＧＩＣ）；ｅ
ｎｄ ｃｏｍｐｏｎｅｎｔ； ＣＬＫＩＮ＜＝ＣＬＫｉ；／／クロック位相選択部３４
の入力をＣＬＫｉとした時 ＩＦ ＳＥＬ＝‘００’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ０；／／０度位相変化 Ｅｌｓｅ ｉｆ ＳＥＬ＝‘０１’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ９０；／／９０度位相変化 Ｅｌｓｅ ｉｆ ＳＥＬ＝‘１０’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ１８０；／／１８０度位相変化 Ｅｌｓｅ ｉｆ ＳＥＬ＝‘１１’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ２７０；／／２７０度位相変化
【００４７】２．一般の中継ロジックのＣＬＫ ＤＬＬ
を使用しない場合 ＶＨＤＬ； ＣＬＫ１〜ＣＬＫ４は例えばクロック位相
選択部３４を構成するＣＰＬＤロジックの参照ファイル
入力値である。 ＣＬＫ１＝ＯＵＴ ０ｎｓ ＡＦＴＥＲ ＣＬＫｉ；／
／０度位相変化 ＣＬＫ２＝ＯＵＴ ２ｎｓ ＡＦＴＥＲ ＣＬＫｉ；／
／９０度位相変化 ＣＬＫ３＝ＯＵＴ ４ｎｓ ＡＦＴＥＲ ＣＬＫｉ；／
／１８０度位相変化 ＣＬＫ４＝ＯＵＴ ６ｎｓ ＡＦＴＥＲ ＣＬＫｉ；／
／２７０度位相変化 ＣＬＫＩＮ＜＝ＣＬＫｉ；／／クロック位相選択部３４
の入力をＣＬＫｉとした時 ＩＦ ＳＥＬ＝‘００’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ１； Ｅｌｓｅ ｉｆ ＳＥＬ＝‘０１’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ２； Ｅｌｓｅ ｉｆ ＳＥＬ＝‘１０’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ３； Ｅｌｓｅ ｉｆ ＳＥＬ＝‘１１’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ４；
を使用しない場合 ＶＨＤＬ； ＣＬＫ１〜ＣＬＫ４は例えばクロック位相
選択部３４を構成するＣＰＬＤロジックの参照ファイル
入力値である。 ＣＬＫ１＝ＯＵＴ ０ｎｓ ＡＦＴＥＲ ＣＬＫｉ；／
／０度位相変化 ＣＬＫ２＝ＯＵＴ ２ｎｓ ＡＦＴＥＲ ＣＬＫｉ；／
／９０度位相変化 ＣＬＫ３＝ＯＵＴ ４ｎｓ ＡＦＴＥＲ ＣＬＫｉ；／
／１８０度位相変化 ＣＬＫ４＝ＯＵＴ ６ｎｓ ＡＦＴＥＲ ＣＬＫｉ；／
／２７０度位相変化 ＣＬＫＩＮ＜＝ＣＬＫｉ；／／クロック位相選択部３４
の入力をＣＬＫｉとした時 ＩＦ ＳＥＬ＝‘００’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ１； Ｅｌｓｅ ｉｆ ＳＥＬ＝‘０１’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ２； Ｅｌｓｅ ｉｆ ＳＥＬ＝‘１０’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ３； Ｅｌｓｅ ｉｆ ＳＥＬ＝‘１１’ｔｈｅｎ ＣＬＫｏ＜＝ＣＬＫ４；
【００４８】一方、前記ＶＨＤＬアルゴリズムはロジッ
クを実現する言語種類により適切に変形させ構成するこ
とが可能である。
クを実現する言語種類により適切に変形させ構成するこ
とが可能である。
【００４９】そして、図４では一つのクロック位相選択
部３４が第１ないし第３バッファ３１、３２、３３の全
てに接続され同一な比率に位相変化されたシステムクロ
ックを提供するように構成したが、第１ないし第３バッ
ファ３１、３２、３３にそれぞれ別のクロック位相選択
部を接続することも可能である。
部３４が第１ないし第３バッファ３１、３２、３３の全
てに接続され同一な比率に位相変化されたシステムクロ
ックを提供するように構成したが、第１ないし第３バッ
ファ３１、３２、３３にそれぞれ別のクロック位相選択
部を接続することも可能である。
【００５０】この場合、装置の物理的状態を考慮して第
１ないし第３バッファ３１、３２、３３に相異なる位相
のシステムクロックを提供することも望ましい。また、
図４のクロック位相選択部３４は図２の入力セットアッ
プ時間Ｔ１及び入力保持時間Ｔ２の変動程度により選択
的に備えることも可能である。
１ないし第３バッファ３１、３２、３３に相異なる位相
のシステムクロックを提供することも望ましい。また、
図４のクロック位相選択部３４は図２の入力セットアッ
プ時間Ｔ１及び入力保持時間Ｔ２の変動程度により選択
的に備えることも可能である。
【００５１】図４の第１ないし第３クロックスイッチ３
５、３６、３７はそれぞれ第１ないし第３バッファ３
１、３２、３３から出力される各セグメントデータ／同
期信号を０クロックないしｎクロックほど遅延させるよ
う第１ないし第３バッファ３１、３２、３３の各出力端
Ａ０〜Ａｎ、Ｂ０〜Ｂｎ、Ｃ０〜Ｃｎの出力経路をスイ
ッチングする。
５、３６、３７はそれぞれ第１ないし第３バッファ３
１、３２、３３から出力される各セグメントデータ／同
期信号を０クロックないしｎクロックほど遅延させるよ
う第１ないし第３バッファ３１、３２、３３の各出力端
Ａ０〜Ａｎ、Ｂ０〜Ｂｎ、Ｃ０〜Ｃｎの出力経路をスイ
ッチングする。
【００５２】各セグメントデータを０クロックないしｎ
クロック遅延させることは、ＭＡＣチップ１０とＰＨＹ
チップ２０とのパターン距離、パターン幅により同期信
号転送と実際データ転送との間に時間遅延があるのでこ
れを補償するためである。そして、第１ないし第３クロ
ックスイッチ３５、３６、３７のクロック遅延経路スイ
ッチングはユーザのディップスイッチ操作により０クロ
ックないしｎクロック範囲で決まる。
クロック遅延させることは、ＭＡＣチップ１０とＰＨＹ
チップ２０とのパターン距離、パターン幅により同期信
号転送と実際データ転送との間に時間遅延があるのでこ
れを補償するためである。そして、第１ないし第３クロ
ックスイッチ３５、３６、３７のクロック遅延経路スイ
ッチングはユーザのディップスイッチ操作により０クロ
ックないしｎクロック範囲で決まる。
【００５３】図８は同期信号ＳＹＮＣと受信Ｒｘデータ
との間の３クロックの転送遅延｛（１）′〜（３）′｝
の例を示した図である。この場合、同期信号ＳＹＮＣを
基準に各セグメントデータを３クロック遅延するよう転
送することによりデータ転送遅延を補償する。
との間の３クロックの転送遅延｛（１）′〜（３）′｝
の例を示した図である。この場合、同期信号ＳＹＮＣを
基準に各セグメントデータを３クロック遅延するよう転
送することによりデータ転送遅延を補償する。
【００５４】従って、同期信号の転送と転送データの転
送との間にｎクロックの時間遅延がある場合、第１ない
し第３クロックスイッチ３５、３６、３７のデータ転送
経路選択を通して各セグメントデータをｎクロック遅延
させる。
送との間にｎクロックの時間遅延がある場合、第１ない
し第３クロックスイッチ３５、３６、３７のデータ転送
経路選択を通して各セグメントデータをｎクロック遅延
させる。
【００５５】このため、図４の第１ないし第３バッファ
３１、３２、３３の各出力端Ａ０〜Ａｎ、Ｂ０〜Ｂｎ、
Ｃ０〜Ｃｎは第１ないし第３クロックスイッチ３５、３
６、３７の入力端にそれぞれ接続され、第１ないし第３
クロックスイッチ３５、３６、３７のスイッチング経路
はユーザのディップスイッチ操作によって選択され第１
ないし第３バッファ３１、３２、３３の出力経路を選択
する。
３１、３２、３３の各出力端Ａ０〜Ａｎ、Ｂ０〜Ｂｎ、
Ｃ０〜Ｃｎは第１ないし第３クロックスイッチ３５、３
６、３７の入力端にそれぞれ接続され、第１ないし第３
クロックスイッチ３５、３６、３７のスイッチング経路
はユーザのディップスイッチ操作によって選択され第１
ないし第３バッファ３１、３２、３３の出力経路を選択
する。
【００５６】そして、図４に示した通り、第１クロック
スイッチ３５の出力端はＭＡＣチップ１０に接続され、
第２及び第３クロックスイッチ３６、３７の出力端はＰ
ＨＹチップ２０に接続される。これは表１に示したＳＭ
ＩＩ規格によるものである。
スイッチ３５の出力端はＭＡＣチップ１０に接続され、
第２及び第３クロックスイッチ３６、３７の出力端はＰ
ＨＹチップ２０に接続される。これは表１に示したＳＭ
ＩＩ規格によるものである。
【００５７】一方、前述した構成においてクロック位相
選択部３４と第１ないし第３クロックスイッチ３５、３
６、３７の動作選択はディップ（ＤＩＰ）スイッチを介
してなされるよう構成したが、これを別のプロセッサを
通して実現することも可能である。
選択部３４と第１ないし第３クロックスイッチ３５、３
６、３７の動作選択はディップ（ＤＩＰ）スイッチを介
してなされるよう構成したが、これを別のプロセッサを
通して実現することも可能である。
【００５８】この場合プロセッサは、スイッチング装備
の物理的な構成状態によるシステムクロックの入力セッ
トアップ時間、入力保持時間の変動に対するシステムク
ロックの位相変化程度をテーブルとして備えてクロック
位相選択部３４の動作を制御し、ＭＡＣチップ１０とＰ
ＨＹチップ２０とのパターン距離、パターン幅による同
期信号に対する送受信データの転送遅延をチェックして
第１ないし第３クロックスイッチ３５、３６、３７のス
イッチング動作を制御するよう構成される。
の物理的な構成状態によるシステムクロックの入力セッ
トアップ時間、入力保持時間の変動に対するシステムク
ロックの位相変化程度をテーブルとして備えてクロック
位相選択部３４の動作を制御し、ＭＡＣチップ１０とＰ
ＨＹチップ２０とのパターン距離、パターン幅による同
期信号に対する送受信データの転送遅延をチェックして
第１ないし第３クロックスイッチ３５、３６、３７のス
イッチング動作を制御するよう構成される。
【００５９】以下、図５ないし図７に基づき本発明の一
実施例によるＳＭＩＩ規格が適用されるＭＡＣチップと
ＰＨＹチップとのデータ転送中継装置の動作及びその中
継方法を説明する。
実施例によるＳＭＩＩ規格が適用されるＭＡＣチップと
ＰＨＹチップとのデータ転送中継装置の動作及びその中
継方法を説明する。
【００６０】図５は図３のデータ転送中継装置３０に供
給されるシステムクロック、同期信号及び送受信データ
のタイミングを示したタイミング図であり、図６及び図
７は本発明の動作を説明するためのフローチャートであ
る。
給されるシステムクロック、同期信号及び送受信データ
のタイミングを示したタイミング図であり、図６及び図
７は本発明の動作を説明するためのフローチャートであ
る。
【００６１】先ず、図６を参照してＭＡＣチップ１０と
ＰＨＹチップ２０との受信Ｒｘデータ転送過程を説明す
る。外部エサーネット網からの受信Ｒｘデータがエサー
ネットスイッチに転送されれば、ＭＡＣチップ１０は図
５ａに示された同期信号ＳＹＮＣをＰＨＹチップ２０に
出力してデータ受信を用意する。そして、ＭＡＣチップ
１０から出力された同期信号はデータ転送中継装置３０
の第３バッファ３３に転送及びバッファリングされる。
ＰＨＹチップ２０との受信Ｒｘデータ転送過程を説明す
る。外部エサーネット網からの受信Ｒｘデータがエサー
ネットスイッチに転送されれば、ＭＡＣチップ１０は図
５ａに示された同期信号ＳＹＮＣをＰＨＹチップ２０に
出力してデータ受信を用意する。そして、ＭＡＣチップ
１０から出力された同期信号はデータ転送中継装置３０
の第３バッファ３３に転送及びバッファリングされる。
【００６２】この際、システムクロックは、図４のクロ
ック位相選択部３４の選ばれた位相によって位相変化さ
れ第３バッファ３３に供給されると、第３バッファ３３
に入力される同期信号は変化した位相ほど時間遅延され
再同期バッファリングされる。
ック位相選択部３４の選ばれた位相によって位相変化さ
れ第３バッファ３３に供給されると、第３バッファ３３
に入力される同期信号は変化した位相ほど時間遅延され
再同期バッファリングされる。
【００６３】また、第３クロックスイッチ３７は、ディ
ップスイッチを通して予め選ばれたクロック遅延経路に
沿って第３バッファ３３の出力経路をスイッチング連結
して同期信号をＰＨＹチップ２０に転送する（ＳＴ６０
１段階）。
ップスイッチを通して予め選ばれたクロック遅延経路に
沿って第３バッファ３３の出力経路をスイッチング連結
して同期信号をＰＨＹチップ２０に転送する（ＳＴ６０
１段階）。
【００６４】そして、図３のデータ転送中継装置３０か
ら同期信号を印加されたＰＨＹチップ２０は入力された
同期信号に基づきデータ転送中継装置３０の第１バッフ
ァ３１に図５ａに示した通り１０クロック｛（１）〜
（１０）｝のセグメント単位に受信データを転送する
（ＳＴ６０２段階）。
ら同期信号を印加されたＰＨＹチップ２０は入力された
同期信号に基づきデータ転送中継装置３０の第１バッフ
ァ３１に図５ａに示した通り１０クロック｛（１）〜
（１０）｝のセグメント単位に受信データを転送する
（ＳＴ６０２段階）。
【００６５】この際、図４の第１バッファ３１はクロッ
ク位相選択部３４を介して変化したシステムクロック位
相により入力受信データを位相変化、すなわち時間遅延
させ１０クロックのセグメント単位に再同期バッファリ
ングする（ＳＴ６０３段階）。
ク位相選択部３４を介して変化したシステムクロック位
相により入力受信データを位相変化、すなわち時間遅延
させ１０クロックのセグメント単位に再同期バッファリ
ングする（ＳＴ６０３段階）。
【００６６】その後、図４においてデータ転送中継装置
３０の第１クロックスイッチ３５がディップスイッチを
通して予め選ばれたクロック遅延経路に沿って第１バッ
ファ３１のデータ出力経路をスイッチング連結すれば、
第１バッファ３１の出力端Ａ０〜Ａｎのうちスイッチン
グ連結された出力端を介して１セグメント分の受信デー
タが選ばれたクロック遅延経路を通して遅延出力される
（ＳＴ６０４段階）。
３０の第１クロックスイッチ３５がディップスイッチを
通して予め選ばれたクロック遅延経路に沿って第１バッ
ファ３１のデータ出力経路をスイッチング連結すれば、
第１バッファ３１の出力端Ａ０〜Ａｎのうちスイッチン
グ連結された出力端を介して１セグメント分の受信デー
タが選ばれたクロック遅延経路を通して遅延出力される
（ＳＴ６０４段階）。
【００６７】そして、図４の第１クロックスイッチ３５
は第１バッファ３１から転送されるｎクロック遅延され
た受信データをＭＡＣチップ１０に転送すると、エサー
ネット網からの受信データはデータ転送エラーなしでＰ
ＨＹチップ２０からＭＡＣチップ１０に転送される（Ｓ
Ｔ６０５段階）。
は第１バッファ３１から転送されるｎクロック遅延され
た受信データをＭＡＣチップ１０に転送すると、エサー
ネット網からの受信データはデータ転送エラーなしでＰ
ＨＹチップ２０からＭＡＣチップ１０に転送される（Ｓ
Ｔ６０５段階）。
【００６８】以下、図７に基づきＭＡＣチップ１０とＰ
ＨＹチップ２０との送信Ｔｘデータ転送過程を説明す
る。
ＨＹチップ２０との送信Ｔｘデータ転送過程を説明す
る。
【００６９】外部エサーネット網に転送しようとする送
信Ｔｘデータがエサーネットスイッチに転送されれば、
ＭＡＣチップ１０は図５ｂに示した同期信号ＳＹＮＣを
ＰＨＹチップ２０に出力してデータ送信を用意する。そ
して、ＭＡＣチップ１０から出力された同期信号はデー
タ転送中継装置３０の第３バッファ３３に転送及びバッ
ファリングされる。
信Ｔｘデータがエサーネットスイッチに転送されれば、
ＭＡＣチップ１０は図５ｂに示した同期信号ＳＹＮＣを
ＰＨＹチップ２０に出力してデータ送信を用意する。そ
して、ＭＡＣチップ１０から出力された同期信号はデー
タ転送中継装置３０の第３バッファ３３に転送及びバッ
ファリングされる。
【００７０】この際、システムクロックは、図４のクロ
ック位相選択部３４の選ばれた位相により位相変化され
第３バッファ３３に供給されると、第３バッファ３３に
入力される同期信号は変化した位相ほど時間遅延され再
同期バッファリングされる。
ック位相選択部３４の選ばれた位相により位相変化され
第３バッファ３３に供給されると、第３バッファ３３に
入力される同期信号は変化した位相ほど時間遅延され再
同期バッファリングされる。
【００７１】また、第３クロックスイッチ３７はディッ
プスイッチを介して予め選ばれたクロック遅延経路に沿
って第３バッファ３３の出力経路をスイッチング連結し
て同期信号をＰＨＹチップ２０に転送する（ＳＴ７０１
段階）。
プスイッチを介して予め選ばれたクロック遅延経路に沿
って第３バッファ３３の出力経路をスイッチング連結し
て同期信号をＰＨＹチップ２０に転送する（ＳＴ７０１
段階）。
【００７２】そして、図３のＰＨＹチップ２０に同期信
号を転送したＭＡＣチップ１０は、データ転送中継装置
３０の第２バッファ３２に図５ｂに示した通り１０クロ
ック｛（１）〜（１０）｝のセグメント単位に送信デー
タを転送する（ＳＴ７０２段階）。
号を転送したＭＡＣチップ１０は、データ転送中継装置
３０の第２バッファ３２に図５ｂに示した通り１０クロ
ック｛（１）〜（１０）｝のセグメント単位に送信デー
タを転送する（ＳＴ７０２段階）。
【００７３】この際、図４の第２バッファ３２はクロッ
ク位相選択部３４を介して変化したシステムクロック位
相により入力送信データを位相変化、すなわち時間遅延
させ１０クロックのセグメント単位に再同期バッファリ
ングする（ＳＴ７０３段階）。
ク位相選択部３４を介して変化したシステムクロック位
相により入力送信データを位相変化、すなわち時間遅延
させ１０クロックのセグメント単位に再同期バッファリ
ングする（ＳＴ７０３段階）。
【００７４】その後、図４においてデータ転送中継装置
３０の第２クロックスイッチ３６がディップスイッチを
通して予め選ばれたクロック遅延経路により第２バッフ
ァ３２のデータ出力経路をスイッチング連結すれば、第
２バッファ３２の出力端Ｂ０〜Ｂｎのうちスイッチング
連結された出力端を通して１セグメント分の送信データ
が選ばれたクロック遅延経路を介して遅延出力される
（ＳＴ７０４段階）。
３０の第２クロックスイッチ３６がディップスイッチを
通して予め選ばれたクロック遅延経路により第２バッフ
ァ３２のデータ出力経路をスイッチング連結すれば、第
２バッファ３２の出力端Ｂ０〜Ｂｎのうちスイッチング
連結された出力端を通して１セグメント分の送信データ
が選ばれたクロック遅延経路を介して遅延出力される
（ＳＴ７０４段階）。
【００７５】そして、図４の第２クロックスイッチ３６
は第２バッファ３２から転送されるｎクロック遅延され
た送信データを図３のＰＨＹチップ２０に転送すること
により、エサーネット網に転送される送信データはデー
タ転送エラーなしでＭＡＣチップ１０からＰＨＹチップ
２０に転送される（ＳＴ７０５段階）。
は第２バッファ３２から転送されるｎクロック遅延され
た送信データを図３のＰＨＹチップ２０に転送すること
により、エサーネット網に転送される送信データはデー
タ転送エラーなしでＭＡＣチップ１０からＰＨＹチップ
２０に転送される（ＳＴ７０５段階）。
【００７６】従って、前述した実施例によれば、エサー
ネットスイッチング装備に使用されるＭＡＣチップとＰ
ＨＹチップとの送受信データを、例えば所定クロック数
のセグメント単位に再同期バッファリングして転送する
ことにより、ＭＡＣチップとＰＨＹチップとのデータ転
送時、１セグメントデータ全体の転送遅延は発生しても
各クロックのデータ転送エラーは発生せず、これにより
ＳＭＩＩ規格が適用されるＭＡＣチップとＰＨＹチップ
とのＰＣＢパターン距離制限を克服できるようになる。
ネットスイッチング装備に使用されるＭＡＣチップとＰ
ＨＹチップとの送受信データを、例えば所定クロック数
のセグメント単位に再同期バッファリングして転送する
ことにより、ＭＡＣチップとＰＨＹチップとのデータ転
送時、１セグメントデータ全体の転送遅延は発生しても
各クロックのデータ転送エラーは発生せず、これにより
ＳＭＩＩ規格が適用されるＭＡＣチップとＰＨＹチップ
とのＰＣＢパターン距離制限を克服できるようになる。
【００７７】また、前述した実施例によれば、ＭＡＣチ
ップとＰＨＹチップが備えられる装置のチップ配置、パ
ターン配置などによるシステムクロックの入力セットア
ップ時間、入力保持時間の変動についてシステムクロッ
クの位相を調整して各クロック当り転送データの転送エ
ラーを補償するようになる。
ップとＰＨＹチップが備えられる装置のチップ配置、パ
ターン配置などによるシステムクロックの入力セットア
ップ時間、入力保持時間の変動についてシステムクロッ
クの位相を調整して各クロック当り転送データの転送エ
ラーを補償するようになる。
【００７８】そして、前述した実施例によれば、同期信
号の入力と各セグメントデータの入力との間にｎクロッ
クの時間遅延がある場合、第１ないし第３クロックスイ
ッチのクロック遅延経路選択を通して各セグメントデー
タをｎクロック遅延させることにより同期信号に対する
各セグメントデータの転送遅延を補償する。
号の入力と各セグメントデータの入力との間にｎクロッ
クの時間遅延がある場合、第１ないし第３クロックスイ
ッチのクロック遅延経路選択を通して各セグメントデー
タをｎクロック遅延させることにより同期信号に対する
各セグメントデータの転送遅延を補償する。
【００７９】
【発明の効果】以上述べた通り、本発明によればエサー
ネットスイッチング装置において、ＳＭＩＩ規格が適用
されるＭＡＣチップとＰＨＹチップ間のＰＣＢパターン
距離制限を克服してデータ転送時発生するデータ損失な
ど転送エラーを防止することができる。
ネットスイッチング装置において、ＳＭＩＩ規格が適用
されるＭＡＣチップとＰＨＹチップ間のＰＣＢパターン
距離制限を克服してデータ転送時発生するデータ損失な
ど転送エラーを防止することができる。
【図面の簡単な説明】
【図１】従来のＳＭＩＩ規格が適用されるＭＡＣチップ
とＰＨＹチップ間のパターン長さ制限を説明するための
概念図である。
とＰＨＹチップ間のパターン長さ制限を説明するための
概念図である。
【図２】データ転送による入力セットアップ時間と入力
保持時間を示した図である。
保持時間を示した図である。
【図３】本発明の一実施例によるＳＭＩＩ規格による装
置間のデータ転送中継装置の概念を説明するためのブロ
ック構成図である。
置間のデータ転送中継装置の概念を説明するためのブロ
ック構成図である。
【図４】図３に示したデータ転送中継装置３０の内部構
成を示したブロック構成図である。
成を示したブロック構成図である。
【図５】（ａ）は、図３のデータ転送中継装置３０に供
給するシステムクロック、同期信号及び受信データのタ
イミングを示したタイミング図である。（ｂ）は、図３
のデータ転送中継装置３０に供給するシステムクロッ
ク、同期信号及び送信データのタイミングを示したタイ
ミング図である。
給するシステムクロック、同期信号及び受信データのタ
イミングを示したタイミング図である。（ｂ）は、図３
のデータ転送中継装置３０に供給するシステムクロッ
ク、同期信号及び送信データのタイミングを示したタイ
ミング図である。
【図６】本発明の動作及び段階を説明するためのフロー
チャートである。
チャートである。
【図７】本発明の動作及び段階を説明するためのフロー
チャートである。
チャートである。
【図８】同期信号ＳＹＮＣと受信Ｒｘデータとの間の転
送遅延の例を示した図である。
送遅延の例を示した図である。
１０ ＭＡＣチップ
２０ ＰＨＹチップ
３０ データ転送中継装置
３１〜３３ 第１ないし第３バッファ
３４ クロック位相選択部
３５〜３７ 第１ないし第３クロックスイッチ
Claims (11)
- 【請求項１】 ＳＭＩＩ規格に従うＰＨＹチップ及びＭ
ＡＣチップにそれぞれ対応する相異なる第１及び第２装
置間のデータ転送を中継する装置において、 前記第１装置から入力される転送データを所定クロック
数のセグメント単位に所定回数、再同期バッファリング
して前記第２装置に出力する少なくとも一つのバッファ
手段を備えていることを特徴とするＳＭＩＩ規格による
装置間のデータ転送中継装置。 - 【請求項２】 前記バッファ手段のクロック入力端に接
続され外部から供給されるクロックの位相を所定比率で
変化させ、前記クロック入力端に供給する少なくとも一
つのクロック位相選択手段をさらに備えていることを特
徴とする請求項１に記載のＳＭＩＩ規格による装置間の
データ転送中継装置。 - 【請求項３】 前記バッファ手段の出力端と前記第２装
置との間に接続され前記バッファ手段の出力経路をスイ
ッチングし、前記バッファ手段の出力端から所定の時
間、クロック遅延され出力される転送データを前記第２
装置に印加する少なくとも一つのスイッチング手段をさ
らに備えていることを特徴とする請求項１または２に記
載のＳＭＩＩ規格による装置間のデータ転送中継装置。 - 【請求項４】 ＳＭＩＩ規格に従うＭＡＣチップとＰＨ
Ｙチップとのデータ転送を中継する装置において、 前記ＰＨＹチップから入力されるセグメント単位の受信
データを所定回数、再同期バッファリングして前記ＭＡ
Ｃチップに出力する第１バッファと、 前記ＭＡＣチップから入力されるセグメント単位の送信
データを所定回数、再同期バッファリングして前記ＰＨ
Ｙチップに出力する第２バッファと、 前記ＭＡＣチップから各セグメント単位毎に入力される
同期信号を所定回数、再同期バッファリングして前記Ｐ
ＨＹチップに出力する第３バッファと、を備えているこ
とを特徴とするＳＭＩＩ規格による装置間のデータ転送
中継装置。 - 【請求項５】 前記第１ないし第３バッファは再同期さ
れたデータを０ないしｎクロック遅延出力する多数の出
力端をそれぞれ備え、 前記第１バッファの出力経路をスイッチングしてその出
力端から遅延出力される受信データを前記ＭＡＣチップ
に転送する第１クロックスイッチと、 前記第２バッファの出力経路をスイッチングしてその出
力端から遅延出力される送信データを前記ＰＨＹチップ
に転送する第２クロックスイッチと、 前記第３バッファの出力経路をスイッチングしてその出
力端から遅延出力される同期信号を前記ＰＨＹチップに
転送する第３クロックスイッチとをさらに備えているこ
とを特徴とする請求項４に記載のＳＭＩＩ規格による装
置間のデータ転送中継装置。 - 【請求項６】 前記第１ないし第３バッファのクロック
入力端に選択的に接続され外部から供給されるクロック
の位相を所定比率で変化させ前記クロック入力端に供給
する少なくとも一つのクロック位相選択部をさらに備え
ていることを特徴とする請求項４または５に記載のＳＭ
ＩＩ規格による装置間のデータ転送中継装置。 - 【請求項７】 前記再同期回数は、１回ないし１０回の
範囲で設定することを特徴とする請求項６に記載のＳＭ
ＩＩ規格による装置間のデータ転送中継装置。 - 【請求項８】 前記クロック位相選択部を通して変化す
るクロック位相選択と前記第１ないし第３クロックスイ
ッチを介してスイッチングされる前記第１ないし第３バ
ッファの出力経路の選択はディップスイッチを通して行
うことを特徴とする請求項６に記載のＳＭＩＩ規格によ
る装置間のデータ転送中継装置。 - 【請求項９】 前記クロック位相選択部を通して変化す
るクロック位相選択と前記第１ないし第３クロックスイ
ッチを介してスイッチングされる前記第１ないし第３バ
ッファの出力経路の選択は、 ＰＣＢ基板の物理的な構成状態によるクロックの入力セ
ットアップ時間、入力保持時間の変動に対するクロック
の位相変化程度を示す所定のテーブル情報が保存された
貯蔵手段と、 前記貯蔵手段に記録されたテーブル情報に基づき前記ク
ロック位相選択部のクロック位相選択を制御し、同期信
号に対するデータの転送遅延程度を計算して前記第１な
いし第３クロックスイッチのスイッチング動作を制御す
るための制御手段を通して行うことを特徴とする請求項
６に記載のＳＭＩＩ規格による装置間のデータ転送中継
装置。 - 【請求項１０】 ＳＭＩＩ規格に従うＰＨＹチップ／Ｍ
ＡＣチップにそれぞれ対応する相異なる第１及び第２装
置間のデータ転送を中継する方法において、 前記第１装置から印加される転送データを所定クロック
数のセグメント単位に所定回数、再同期バッファリング
するバッファリング段階と、 前記セグメント単位にバッファリングされた転送データ
の出力が所定の時間、クロック遅延され出力されるよう
その出力経路をスイッチングするスイッチング段階と、 前記スイッチング段階により所定の時間、クロック遅延
され出力された転送データを前記第２装置に転送するデ
ータ転送段階と、を備えていることを特徴とするＳＭＩ
Ｉ規格による装置間のデータ転送中継方法。 - 【請求項１１】 前記転送データは、送受信データ及び
同期信号を備え、 前記再同期回数は１回ないし１０回の範囲で設定するこ
とを特徴とする請求項１０に記載のＳＭＩＩ規格による
装置間のデータ転送中継方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-074654 | 2001-11-28 | ||
| KR10-2001-0074654A KR100460149B1 (ko) | 2001-11-28 | 2001-11-28 | 에스엠아이아이 규격에 따른 장치 간의 데이터전송중재장치 및 그 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003174491A JP2003174491A (ja) | 2003-06-20 |
| JP3521233B2 true JP3521233B2 (ja) | 2004-04-19 |
Family
ID=19716404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002016139A Expired - Fee Related JP3521233B2 (ja) | 2001-11-28 | 2002-01-24 | Ｓｍｉｉ規格による装置間のデータ転送中継装置及びその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030099253A1 (ja) |
| JP (1) | JP3521233B2 (ja) |
| KR (1) | KR100460149B1 (ja) |
| CN (1) | CN1422043A (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8724485B2 (en) | 2000-08-30 | 2014-05-13 | Broadcom Corporation | Home network system and method |
| US9094226B2 (en) * | 2000-08-30 | 2015-07-28 | Broadcom Corporation | Home network system and method |
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| CN106571903A (zh) * | 2015-10-08 | 2017-04-19 | 深圳市中兴微电子技术有限公司 | 一种芯片间的通信方法及系统 |
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| US20030061341A1 (en) * | 2001-09-26 | 2003-03-27 | Infineon Technologies North America Corp. | Media cross conversion interface |
-
2001
- 2001-11-28 KR KR10-2001-0074654A patent/KR100460149B1/ko not_active IP Right Cessation
-
2002
- 2002-01-24 JP JP2002016139A patent/JP3521233B2/ja not_active Expired - Fee Related
- 2002-01-28 US US10/058,431 patent/US20030099253A1/en not_active Abandoned
- 2002-02-20 CN CN02105090A patent/CN1422043A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1422043A (zh) | 2003-06-04 |
| KR20030043468A (ko) | 2003-06-02 |
| JP2003174491A (ja) | 2003-06-20 |
| US20030099253A1 (en) | 2003-05-29 |
| KR100460149B1 (ko) | 2004-12-08 |
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|
| A61 | First payment of annual fees (during grant procedure) |
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