JP4289868B2 - 半導体メモリカード、その制御方法及び半導体メモリカード用インターフェース装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリカード、その制御方法及び半導体メモリカード用インターフェース装置に関するものである。
【0002】
【従来の技術】
半導体メモリカード及びそのホスト機器の小型化のため、端子数を極力減らした半導体メモリカードと、その半導体メモリカードのインターフェース規格とが提案されている。図8〜9を用いて、従来例の半導体メモリカードを説明する。図8は、既に提案されている従来例の半導体メモリーカードのブロック図(そのインターフェース回路の内部ブロック図を含む。)である。図8において、半導体メモリカード801は、データを記憶するフラッシュメモリ、DRAM、SRAM等を有するデータ記憶部802と、そのデータのデータ記憶部802への書き込み/読み出しを行う制御回路803と、ホスト機器との間でデータの入出力を行うインターフェース回路804と、接続端子805を備えている。
【0003】
このような半導体メモリカード801の1つとして、ホスト機器のインターフェース仕様の多様化に対応させる為、図9に示す様な、2種類のインターフェース規格に対応した1つの従来例の半導体メモリカードが提案されている。図9は、2種類のインターフェース規格に対応した従来例の半導体メモリカードが有する9個の端子のそれぞれが、2つのインターフェース規格に従って動作する時(動作モード1及び動作モード2)に有する属性及び機能の割付表を示している。第1の端子構成(動作モード1)および第2の端子構成(動作モード2)は、それぞれ図9に示すとおりである。図8は、この図9に示す2種類の動作モードの仕様のうち、動作モード2のインターフェース仕様に基づく構成を示している。
【0004】
すなわち、図8の構成において、接続端子805の端子1が入力属性であって、チップセレクト入力の機能が割り付けられている。端子1は、バッファ810を通してコマンド信号CSを制御回路806に入力する。また、端子2は入力属性であって、データ入力の機能が割り付けられている。端子2は、入力データDIをデータ入力バッファ807を通して制御回路806に入力する。端子5は入力属性であって、クロック入力機能が割り付けられている。端子5は、バッファ809を通してクロック信号CLKを制御回路806に入力する。端子7は出力属性であって、データ出力の機能が割り付けられている。出力データDOがデータ出力バッファ808を通して当該端子7より出力されるようになっている。端子3、端子4、端子6は電源属性であって、それぞれ接地電位、電源電位、接地電位ヘの接続機能が割り付けられている。端子8と端子9は高インピーダンス属性で不使用の端子となっている。
【0005】
この従来例の半導体メモリカード801においては、動作モード2に従った機能が以上のように各端子に割り付けられている。動作モード2の半導体メモリカード801は、動作モード2のインターフェース仕様のホスト機器との間で、データの書き込み/読み出しを行う。図8において、動作モード1におけるインターフェース回路804の接続構成については示していない。動作モード1においては、半導体メモリカードのインターフェース回路804は、図9に示す仕様に基づいて構成される。動作モード1の半導体メモリカードは、動作モード1のインターフェース仕様のホスト機器との間で、データの書き込み/読み出しを行う。
【0006】
【特許文献1】
特開平7−271926号公報
【特許文献2】
特開平9−212599号公報
【0007】
【発明が解決しようとする課題】
従来例の半導体メモリカードにおいては、データを伝送する場合、動作モード1においては1つの端子(ライン)を入力兼出力に割り当てているので、2方向のデータ伝送を同時に実行しようとすると、1つのライン上でデータの衝突が発生する。そのため、2方向のデータ伝送を同時に実行する高速のデータ通信制御ができない。従来例の半導体メモリカードは、端子5に入力した入力クロックをそのままデータ出力のためのクロックとして使用している。そのため、クロック周波数が高い場合、受信側(半導体メモリカードに接続されたホスト機器)でデータとクロックとの間にタイミングのずれが発生するという問題があった。また、動作モード2では不使用の端子(ライン)があるので、端子の効率的な使用がされていないという問題があった。
【0008】
本発明は、高速のデータ通信制御を可能とし、受信側(半導体メモリカードに接続されたホスト機器)での出力データと出力クロックとの間のタイミングずれをなくすことができる半導体メモリカード、その制御方法及び半導体メモリカード用インターフェース装置を提供することを目的としてなされたものである。
【0009】
【課題を解決するための手段】
この課題を解決するために、発明の1つの観点による半導体メモリカードは、データの記憶部と、前記記憶部へのデータの書き込み/読み出しを行う制御部と、インターフェース回路と、複数個の入/出力端子と、を有し、前記複数の入/出力端子において、データ入力端子対とデータ出力端子対は分離しており、クロック入力端子とクロック出力端子が含まれており、前記インターフェース回路は、入力クロックを前記クロック入力端子から入力し、前記入力クロックと同期した相補型入力データ対を前記データ入力端子対から入力し、相補型出力データ対を前記データ出力端子対から出力し、前記相補型出力データ対と同期した出力クロックを前記クロック出力端子から出力する。
【0010】
本発明により、データラインにおいて入力データと出力データとが衝突することがなくなり、高速のデータ通信制御が可能となる。また、伝送データを差動型データ(相補型データ対)にしたので、伝送データのS/Nが向上し、受信側で高速センスが可能となる。同時に出力側でデータの振幅を小さくすることにより、出力段のスルーレートを変えなくても、クロック周波数を上げることができる。本発明は、別個独立の位相を有する入力用クロックと出力用クロックとを、それぞれ入力データ、出力データと同期させる。本発明は、伝送路での遅延によるクロックとデータとのタイミングずれをなくした半導体メモリカードを実現するという作用を有する。
【0011】
発明の他の観点による上記の半導体メモリカードは、ホスト機器との間でデータを入/出力し、前記インターフェース回路は、前記ホスト機器が出力した入力クロックと、前記入力クロックに同期した入力データと、を入力し、前記インターフェース回路は、前記入力クロックのタイミングを調整して、前記相補型出力データ対と同期した前記出力クロックを生成し、前記出力クロックを前記クロック出力端子から出力し、前記相補型出力データ対を前記データ出力端子対から出力する。本発明は、クロック生成部を必要としない半導体メモリカードを実現するという作用を有する。
【0012】
発明の別の観点による半導体メモリカードは、高速動作モードを含む複数の動作モードの中から選択されて設定された動作モードに対応して、複数個の入/出力端子のそれぞれの属性と機能を設定し且つ内部を設定するインターフェース回路と、前記複数個の入/出力端子と、を有する半導体メモリカードであって、前記高速動作モードにおいて、前記複数個の入/出力端子は、入力クロックを入力するクロック入力端子と、出力クロックを出力するクロック出力端子と、前記入力クロックに同期した相補型入力データ対を入力するデータ入力端子対と、相補型出力データ対を出力するデータ出力端子対と、を有し、前記インターフェース回路は、前記高速動作モードに対応して切り換えられる切換スイッチと、前記相補型入力データ対を入力し、前記入力クロックにより前記相補型入力データ対の差分をセンスし、前記差分をラッチする差動入力バッファと、出力データを入力し、前記入力クロックにより前記出力データを前記相補型出力データ対として出力する差動出力バッファと、前記入力クロックを入力して、前記相補型出力データ対とのタイミングを調整し、前記相補型出力データ対と同期するようにタイミングを調整された前記入力クロックを出力クロックとして出力するタイミング調整回路と、を、少なくとも前記高速動作モードにおいて動作する要素として有する。本発明は、複数の動作モードのインターフェース仕様に対応可能で、特に接続端子を増やすことなく、高速動作モードに対応することができる半導体メモリカードを実現するという作用を有する。
【0013】
発明の更に別の観点による上記の半導体メモリカードにおいては、前記インターフェース回路は、前記データ出力端子対と前記差動出力バッファとの間、及び前記出力クロック端子と前記タイミング調整回路との間に、それぞれ出力インピーダンス調整回路を有する。
本発明は、信号ラインとのインピーダンスマッチングがとれた半導体メモリカードを実現するという作用を有する。
【0014】
発明の更に別の観点による上記の半導体メモリカードにおいては、前記インターフェース回路は、前記入力クロックを入力して、所定の周波数帯成分のみを通過させるバンドパスフィルタを更に有する。本発明は、所定の周波数帯の成分のみを取り込むことにより、少ないリンギング成分と高いS/Nとを有するクロックを抽出する半導体メモリカードを実現するという作用を有する。
発明の更に別の観点による上記の半導体メモリカードにおいては、前記バンドパスフィルタは、その通過帯域周波数を選択可能である。
本発明は、所定の周波数帯のクロックを確実に取り込みながら、かつその周波数の設定を変えることにより、反射波等によるタイミングずれ等を防止する半導体メモリカードを実現するという作用を有する。
【0015】
発明の更に別の観点による半導体メモリカードの制御方法は、複数個の入/出力端子を有し、通常動作モードと高速動作モードとを含む複数の動作モードでホスト機器との間でデータを入/出力する半導体メモリカードの前記高速動作モードにおける制御方法であって、前記ホスト機器からの前記高速動作モードの設定コマンドに従って前記高速動作モードを設定する設定ステップと、前記高速動作モードでデータを送受信できるように半導体メモリカードの動作を切り換える切換ステップと、前記複数の入/出力端子において、別個独立に、データ入力端子対と、データ出力端子対と、クロック入力端子と、クロック出力端子とを割り付ける割り付けステップと、前記クロック入力端子から入力クロックを入力し、前記入力クロックと同期した相補型入力データ対を前記データ入力端子対から入力する入力ステップと、前記入力クロックのタイミングを調整して前記入力クロックと別個の位相を有する出力クロックを生成する出力クロック生成ステップと、前記出力クロックを前記クロック出力端子から出力し、前記出力クロックと同期した相補型出力データ対を前記データ出力端子対から出力する出力ステップと、を有する。
【0017】
発明の更に別の観点による半導体メモリカード用インターフェース装置は、高速動作モードを含む複数の動作モードの中から選択されて設定された動作モードに対応して、複数個の入/出力端子のそれぞれの属性と機能を設定し且つ内部を設定するインターフェース回路と、前記複数個の入/出力端子と、を有する半導体メモリカード用インターフェース装置であって、前記高速動作モードにおいて、前記複数個の入/出力端子は、入力クロックを入力するクロック入力端子と、出力クロックを出力するクロック出力端子と、前記入力クロックに同期した相補型入力データ対を入力するデータ入力端子対と、相補型出力データ対を出力するデータ出力端子対と、を有し、前記インターフェース回路は、前記高速動作モードに対応して切り換えられる切換スイッチと、前記相補型入力データ対を入力し、前記入力クロックにより前記相補型入力データ対の差分をセンスし、前記差分をラッチする差動入力バッファと、出力データを入力し、前記入力クロックにより前記出力データを前記相補型出力データ対として出力する差動出力バッファと、前記入力クロックを入力して、前記相補型出力データ対とのタイミングを調整し、前記相補型出力データ対と同期するようにタイミングを調整された前記入力クロックを出力クロックとして出力するタイミング調整回路と、を、少なくとも前記高速動作モードにおいて動作する要素として有する。本発明は、複数の動作モードのインターフェース仕様に対応可能で、特に接続端子を増やすことなく、高速動作モードに対応することができる半導体メモリカード用インターフェース装置を実現するという作用を有する。
【0018】
【発明の実施の形態】
以下、本発明の半導体メモリカード、その制御方法及び半導体メモリカード用インターフェース装置の実施例について、図を用いて詳細に説明する。
【0019】
《実施例1》
図1〜4、10、11を用いて、本発明の実施例1の半導体メモリカード1及びホスト機器15を説明する。図1は、本発明の実施例1の半導体メモリカード1のブロック図(そのインターフェース回路の内部ブロック図を含む。)である。図2は実施例1の半導体メモリカード1の電源線を明示した全体ブロック図である。図3は実施例1の半導体メモリカード1とホスト機器15との接続関係を示すブロック図である。図4は実施例1の半導体メモリカード1の各信号波形を示すタイミング図である。
【0020】
図1〜4において、1は半導体メモリカードである。半導体メモリカード1は、データを記憶するフラッシュメモリとDRAM及び/又はSRAMとを含むデータ記憶部2、データ記憶部2にデータの書き込み/読み出しを行う書込み/読出し制御回路3、ホスト機器15と間でデータの入出力を行うインターフェース回路4、接続端子5を有する。データ記憶部2は、典型的にはフラッシュメモリ等の不揮発性メモリを含む。インターフェース回路4は、書込み/読出し制御回路3に対して入/出力を制御するインターフェース制御回路4aと、インターフェース制御回路4aと接続端子5との間に構成された後述する入/出力回路とからなる。
【0021】
接続端子5は、端子1〜端子9までの9個の端子からなる。実施例1では、端子1は入力クロックCLKINが入力される端子、端子2は差動型入力データの非反転信号DI+(相補型入力データ対の1つ)が入力される端子、端子3は第1の接地電位VSSが接続される端子、端子4は電源電位VDDが接続される端子、端子5は出力クロックCLKOUTが出力される端子、端子6は第1の接地電位VSS2が接続される端子、端子7は差動型出力データの非反転信号DO+(相補型出力データ対の1つ)が出力される端子、端子8は差動型出力データの反転信号DO−(相補型出力データ対の他の1つ)が出力される端子、端子9は差動型入力データの反転信号DI−が入力される端子である。端子2及び端子9は相補型入力データ対を入力するデータ入力端子対を構成する。端子7及び端子8は相補型出力データ対を出力するデータ出力端子対を構成する。
【0022】
半導体メモリカード1全体に対する各端子の接続状態を図2に示す。図2に示すように、電源端子となる端子4、端子3、端子6はデータ記憶部2、書込み/読出し制御回路3、インターフェース回路4のそれぞれの回路ブロックに接続される。その他の端子はインターフェース回路4にのみ接続される。
【0023】
端子1に入力された入力クロックCLKINは、バンドパスフィルタ6と入力バッファ7とを通して、クロックCLKとしてインターフェース制御回路4a、差動入力バッファ8及び9に入力される。バンドパスフィルタ6は、入力クロックCLKINの基本周波数近傍の周波数のみを通過させるフィルタである。バンドパスフィルタ6は、入力クロックCLKINのリンギング成分を減衰させ、バンドパスフィルタを通過した入力クロックのS/Nを向上させる。入力クロックCLKINの周波数を切り換えた時、インターフェース制御回路4aが出力する選択信号に従って、バンドパスフィルタ6の通過帯域を切り換えても良い。
【0024】
端子2と端子9とに入力された差動型入力データDI+及びDI−は差動入力バッファ8に入力される。差動入力バッファ8は、入力バッファ7が出力するクロックCLKの立ち上がりエッジで差動型入力データDI+及びDI−の差分である入力データDIをセンスし、ラッチし、出力する。インターフェース制御回路4aは、クロックCLKの立ち下がりエッジ(又は立ち上がりエッジ)で入力データDIをラッチし、入力する。
【0025】
インターフェース制御回路4aは、クロックCLKの立ち下がりエッジ(又は立ち上がりエッジ)で出力データDOを出力する。差動出力バッファ9は、出力データDOを入力し、クロックCLKの立ち上がりエッジで出力データDOをラッチし、差動型出力データDO+及びDO−を出力する。差動型出力データDO+及びDO−は、出力インピーダンス調整回路13及び14を介してそれぞれ端子7及び端子8より出力される。
【0026】
タイミング調整回路10は、クロックCLKを入力し、受信側でデータとクロックとの相対位相が最適となるようにクロックCLKを遅延して(クロックCLKのタイミングを調整して)相補型出力データ対と同期させ、タイミング調整されたクロック信号DelayedCLKを出力する。タイミング調整されたクロック信号DelayedCLKは、出力バッファ11と出力インピーダンス調整回路12とを介して、端子5より出力クロックCLKOUTとして出力される。
【0027】
バンドパスフィルタ6と入力バッファ7を介して入力されたクロックCLKは、差動入力バッファ8に供給され、差動入力データDI+及びDI−をセンスし、同時にそれらの差分である入力データDIをラッチする。クロックCLKは、差動出力バッファ9に供給される。差動出力バッファ9は、クロックCLKの立ち上がりエッジでインターフェース制御回路4aから出力される出力データDOのラッチ動作を行い、差動出力データDO+及びDO−(出力データDOの相補型出力データ対)を出力する。また、出力インピーダンス調整回路12、13、14は、それぞれの信号ラインとのマッチングをとるためのものである。出力インピーダンス調整回路12、13、14は、例えば小さなインピーダンスの抵抗又はビーズ型フィルタである。出力インピーダンス調整回路12、13、14は、出力クロックCLKOUT、差動型出力データDO+及びDO−のリンギング成分を抑圧する。
【0028】
図10は、実施例1のタイミング調整回路10の構成を示すブロック図である。図10において、位相比較器1011、電圧制御型発振器1012及び1/4分周器1013は、フェーズロックループ1001を構成する。フェーズロックループ1001は、クロックCLK(周波数fCLK)に位相同期した同じ周波数fCLKの信号CLK(fCLK,0)とその4倍周波数4fCLKの信号4CLK(4fCLK)とを出力する。Dラッチ回路1002〜1004は、信号4CLK(4fCLK)をラッチ用クロックとして入力する。Dラッチ回路1002〜1004は、信号CLK(fCLK,0)を順次遅延し、それぞれクロックCLKからπ/2位相が遅れた信号CLK(fCLK,π/2)、クロックCLKからπ位相が遅れた信号CLK(fCLK,π)、クロックCLKから3π/2位相が遅れた信号CLK(fCLK,3π/2)を出力する。スイッチ1005は、制御回路5aが出力する選択信号に従って、信号CLK(fCLK,0)、信号CLK(fCLK,π/2)、信号CLK(fCLK,π)及び信号CLK(fCLK,3π/2)の1つを選択してDelayedCLKとして出力する。制御回路5aは、受信側でデータとクロックとの相対位相が最適となるようにクロックとデータとを同期させる選択信号を、クロック周波数に応じて出力する。
【0029】
図11は、他の実施例のタイミング調整回路10の構成を示すブロック図である。図11において、1101〜1110はバッファである。クロックCLKは、4つの経路を伝送される。それぞれの経路には異なる数のバッファが配置されている。バッファの数が多いほどクロックCLKは遅延する。スイッチ1111は、制御回路5aが出力する選択信号に従って、4つの経路を通過したクロックCLKの1つを選択してDelayedCLKとして出力する。
クロックCLKの周波数が一定であれば、図10、11の切換回路(スイッチ1005、1111等)をなくしても良い。
【0030】
以上のように、入力データの伝送線と出力データの伝送線とを別個の構成にすることにより、入力データと出力データとを同時に送受信しても、入力データと出力データとが衝突しない。入力データと出力データとを同時に送受信する高速通信制御が可能になった。また、差動データを伝送することにより、入力側で、データのS/Nが向上し、データの高速センスが可能になる。同時に出力側で、データの振幅を小さくすることにより、出力段のスルーレートを向上させることなく、クロック周波数を上げることができる。入力回路と出力回路とは1つのクロックから生成されたそれぞれ異なる位相のクロックでデータをセンスし、ラッチする。これにより、伝送路での遅延によるデータとクロックとのタイミングずれをなくすことができる。本発明は、入力回路及び出力回路において、データとクロックとを最適の位相で同期させるという作用を有する。
【0031】
次に、以上のように構成した半導体メモリカードを、ホスト機器に接続した場合について、図3に基づいて説明する。
図3は、半導体メモリカード1をホスト機器15のカードコネクタに挿入して接続した状態を示す。図3では信号線のみの接続状態を示している。ホスト機器15と半導体メモリカード1とは、ホスト機器15をマスターとし、半導体メモリカード1をスレーブとするマスター/スレーブ方式でシンクロナス方式のデータ伝送をする。ホスト機器15は、インターフェース制御回路16、端子1〜端子9、出力バッファ17、出力インピーダンス調整回路18、21、22、タイミング調整回路19、差動出力バッファ20、バンドパスフィルタ23、入力バッファ24、差動入力バッファ25を備えている。出力インピーダンス調整回路18、21、22の構成は、出力インピーダンス調整回路12、13、14と同一である。タイミング調整回路19の構成は、タイミング調整回路10と同一である。バンドパスフィルタ23の構成は、バンドパスフィルタ6と同一である。
【0032】
インターフェース制御回路16で生成されたクロックは、出力バッファ17と出力インピーダンス調整回路18とを介して、入力クロックCLKINとして端子1に供給される。インターフェース制御回路16で生成されたクロックは、同時にタイミング調整回路19に入力される。
タイミング調整回路19は、インターフェース制御回路16で生成されたクロックを入力し、受信側でデータとクロックとの相対位相が最適となるようにクロックを遅延して(クロックのタイミングを調整して)、タイミング調整されたクロック信号を差動出力バッファ20に出力する。
【0033】
インターフェース制御回路16は、生成したクロックの立ち下がりエッジ(又は立ち上がりエッジ)で出力データを出力する。差動出力バッファ20は、出力データを入力し、タイミング調整回路19が出力するクロックの立ち上がりエッジで出力データをラッチし、相補型データ対(差動型データ)を出力する。差動出力バッファ20は、差動型データを、出力インピーダンス調整回路21、22を介して、端子2及び端子9に差動型入力データDI+及びDI−として供給する。
【0034】
半導体メモリカード1から端子5に出力された出力クロックCLKOUTは、バンドパスフィルタ23及び入力バッファ24を介して、インターフェース制御回路16及び差動入力バッファ25に入力される。
半導体メモリカード1から端子7及び端子8に出力された差動型出力データDO+及びDO−は、差動入力バッファ25に入力される。差動入力バッファ25は、入力バッファ24が出力するクロックの立ち上がりエッジで差動型出力データDO+及びDO−の差分である出力データDOをセンスし、ラッチし、出力する。インターフェース制御回路16は、入力バッファ24が出力するクロックの立ち下がりエッジ(又は立ち上がりエッジ)で出力データDOをラッチし、入力する。
【0035】
図3から明らかなように、実施例では、クロックの発生源は、ホスト機器15にのみある。半導体メモリカード1は、クロックと半導体メモリカード1の差動型出力データとが受信側で最適の位相関係になるように、この1つのクロックをタイミング調整回路10により遅延させて(タイミングを調整して)差動型出力データと同期させ、出力クロックCLKOUTとして出力する。
実施例1の半導体メモリカード1の各入/出力信号の波形とそれらの相互のタイミング関係とを示す図4を説明する。図4において、各波形の符号は、図1で示した符号と一致する。入力信号として、入力クロックCLKINと、クロックCLKと、差動型入力データDI+及びDI−と、入力データDIとの波形を示す。出力信号として、出力データDOと、クロックCLKと、差動型出力データDO+及びDO−と、タイミング調整されたクロック信号DelayedCLKと、出力クロックCLKOUTとの波形を示す。
【0036】
タイミング調整回路10及び19の調整目的を、図4のタイミング図を用いて説明する。伝送信号線上でクロックとデータとの遅延時間が異なる場合、受信側においてクロックの位相が、差動データをセンスしラッチする適切なタイミングから外れ、受信側で正しくデータをセンスし、ラッチすることができないという問題が発生する。特に、クロック周波数を高くし、データ伝送サイクル時間が短くなってくると、差動入力データの非反転信号および反転信号の電位差がセンス感度以下の状態のタイミングで、ラッチ用クロックが入力される恐れがある。このような場合、データ伝送の誤動作が発生する可能性も高くなる。
【0037】
そこで、半導体メモリカード1において入力データDI+及びDI−とクロック信号CLKINとの相互のタイミングが最適になるように、ホスト機器15は入力データDI+及びDI−の出力タイミングを調整し、受信側(半導体メモリカード1)において差動型入力データDI+及びDI−とクロック信号CLKINとが適切な位相関係で同期するようにする。これにより、半導体メモリカード1は、差動型入力データDI+及びDI−のセンスおよびラッチ動作が適切に行える。すなわち、ホスト機器15は、差動型入力データDI+及びDI−の電位差がセンス感度以上に十分開いた状態で半導体メモリカード1がそのラッチ動作が行える様なタイミングで、入力データDI+及びDI−を供給する。
【0038】
同様に、半導体メモリカード1から出力される信号については、ホスト機器15において出力データDO+及びDO−とクロックCLKOUTとの相互のタイミングが最適になるように、半導体メモリカード1はクロックCLKOUTのタイミングを調整し、受信側(ホスト機器15)において差動型出力データDO+及びDO−とクロックCLKOUTとが適切な位相関係で同期するようにする。これにより、ホスト機器15は差動型出力データDO+及びDO−のセンスおよびラッチ動作が適切に行える。
なお、タイミング調整量は固定あるいは可変にできる構成をとる。
【0039】
タイミング調整用の遅延回路は、送信側に配置する構成と、受信側に配置する構成とが考えられる。又、タイミング調整用の遅延回路は、データを遅延させる構成と、クロックを遅延させる構成とが考えられる。実施例のシステム(ホスト機器と半導体メモリカードとを有する。)は、受信側においてデータとクロックとの相対位相が適切になるように、送信側でタイミング調整を行う構成を有している。データとクロックとの遅延時間の差は、ホスト機器及び半導体メモリカードの構成により異なる。一般に、データとクロックとの遅延時間の差がどれだけ発生するかは、送信側の構成で決まる。実施例の構成により、受信側は、データとクロックとのタイミングを調整しなくても、入力したクロックを用いてデータを適切にセンスし、ラッチできる。これにより、各種のホスト機器及び半導体メモリカードを任意に組み合わせた場合にも、互換性を確保することができる。
【0040】
ホスト機器が出力したクロックは、遅延回路を通ることなく、半導体メモリカードに伝送される。ホスト機器から半導体メモリカードに伝送されるクロックは、伝送システム設計上の基準位相の役割を果たす。ホスト機器から半導体メモリカードに伝送するデータ及びクロックについては、ホスト機器は、データの出力タイミングを調整してデータをクロックと同期させることにより、受信側(半導体メモリカード)においてデータとクロックとの相対位相が適切になるようにしている。
【0041】
半導体メモリカードが出力したデータは、遅延回路を通ることなく、ホスト機器に伝送される。半導体メモリカードからホスト機器に伝送するデータ及びクロックについては、半導体メモリカードは、クロックの出力タイミングを調整することにより、受信側(ホスト機器)においてデータとクロックとの相対位相が適切になるように、クロックをデータに同期させている。特に従来の動作モード1及び2と本発明の動作モード(動作モード3)とに対応した実施例2の半導体メモリカードにおいては、半導体メモリカードがデータでなくクロックの出力タイミングを調整することにより、動作モードに応じた回路の切換個所の数を減らすことができる。
【0042】
《実施例2》
図5〜7、12を用いて、本発明の実施例2の半導体メモリカード601及びホスト機器615を説明する。実施例2の半導体メモリカード601は、実施例1に示す高速動作モードと、従来の動作モード1及び2とを切り換えて動作可能なインターフェース回路を有する。図5は半導体メモリカード601の各動作モードにおける各端子の属性と機能とを示す説明図である。図6は複数の動作モードに対応して切換可能な半導体メモリカード601の具体的な回路図である。図7は実施例2の半導体メモリカード601の動作モードを選択するフローチャートである。半導体メモリカード601を装着する実施例2のホスト機器615は、内部接続を切り換えることにより、動作モード1〜3で動作する。図12は動作モード1〜3に対応して動作を切換可能な本発明の実施例2のホスト機器615の具体的な回路図である。
【0043】
図5に示すように、半導体メモリカード601は、図9に示した従来の2つの動作モード(動作モード1及び2)のカードインタフェース仕様(通常動作モード)と、実施例1のインターフェース仕様(高速動作モード。動作モード3)とを切り換えることができる。図5における動作モード3の端子1〜9の属性と機能は、実施例1の端子1〜9の属性と機能と同一である。換言すれば、半導体メモリカード601において、動作モード3を選択すれば、実施例1の半導体メモリカード1と同様の作用効果が得られる。
【0044】
実施例2の半導体メモリカード601は、図6の回路構成を有し、図5の各動作モードに応じて各端子の属性と機能とを切り換える。実施例2のホスト機器615は、図12の回路構成を有し、図5の各動作モードに応じて各端子の属性と機能とを切り換える。図6は、端子1、2、5、7〜9とインターフェース制御回路4aとの間の入/出力回路を示す。図12は、端子1、2、5、7〜9の入/出力回路を示す。電源の端子である端子3、端子4、端子6は、動作モード1〜3のいかんにかかわらず属性及び機能が変らない。図6及び12において、端子3、端子4、端子6の記載を省略している。
【0045】
図6及び12において、実施例1と同一の要素には同一の符号を付している。インターフェース制御回路4aは、各回路要素との間で信号を入/出力する入/出力端子部401〜421を有する。図6において、26は3ステート出力バッファ、27は入力バッファである。28はタイミング調整回路10のタイミング遅延量を選択して決定する遅延量選択部である。29はバントパスフィルタ6の通過周波数帯域を選択して決定する通過帯域選択部である。半導体メモリカード601は、切換スイッチ回路SW1〜SW7を有しており、これらの切換スイッチ回路を制御して、端子1〜端子9とインターフェース制御回路4aとの間の接続状態を切り換える。これにより、半導体メモリカード601は、動作モード1、動作モード2、及び動作モード3の状態を切り換える。抵抗R1、R2、R3は、それぞれ前述の出力インピーダンス調整回路14、13、12を構成している。
【0046】
インターフェース制御回路4aは、クロック周波数に応じて遅延時間の選択値を内蔵レジスタに書き込む。インターフェース制御回路4aは、内蔵レジスタから読み出した出力信号delay_adjustを、端子部410から出力して遅延量選択部28に書き込む。タイミング調整回路10は、遅延量選択部28が出力する出力信号delay_adjustの値に応じた遅延時間で、クロックを遅延させる(動作モード3)。
インターフェース制御回路4aは、クロック周波数に応じてバンドパスフィルタ6の通過周波数中央値および帯域幅の選択値を内蔵レジスタに書き込む。インターフェース制御回路4aは、内蔵レジスタから読み出した出力信号band_selectを、端子部411から出力して通過帯域選択部29に書き込む。バンドパスフィルタ6は、通過帯域選択部29が出力する出力信号band_selectに応じた周波数中央値及び帯域幅で、端子1から入力したクロックを透過させる(動作モード3)。
【0047】
全ての切換スイッチ回路SW1〜SW7は、制御信号の値1又は0に応じて、1と記載した側又は0と記載した側に切り換わる。切換スイッチ回路SW1〜SW7が1の側に切り換えられることにより、図1と同じ回路構成となる。すなわち高速データ伝送の動作モード3になる。切換スイッチ回路SW1〜SW7が0の側に切り換えられることにより、半導体メモリカード1は動作モード1又は2で動作する。動作モード2においては、端子1、2、8、9に接続された3ステート出力バッファ26はハイインピーダンス状態に設定され、動作モード1においては、端子1、2、8、9に接続された3ステート出力バッファ26は出力状態とハイインピーダンス状態とを切り換えられる。出力端子部401が出力するモード切換信号modeが切換スイッチ回路SW1〜SW7の切換を制御する。
【0048】
半導体メモリカード601がホスト機器615に装着された時、又は半導体メモリカード601がホスト機器615に装着された状態で電源を供給開始された時(半導体メモリカード601の起動時)、半導体メモリカード601は、モード切換信号modeを0に初期設定する(動作モード1)。半導体メモリカード601の起動時に、ホスト機器615が、半導体メモリカード601の動作モードを設定するコマンドデータを、半導体メモリカード601に入力する。インターフェース制御回路4aは、コマンドデータに応じて選択された動作モードを、内蔵する第1のレジスタのモード設定部に設定する。設定された動作モードに応じたモード切換信号modeが出力端子部401から出力される。例えば設定された動作モードが動作モード3であれば、0側に初期設定されている切換スイッチ回路SW1〜SW7が、ホスト機器615からのコマンドデータに応じて1側に切り換えられる。インターフェース制御回路4aの入/出力端子部401〜421のうち、出力端子部405、入力端子部409、入力端子部418の入/出力が有効に働くこととなる。
【0049】
切換スイッチ回路SW1〜SW7が0側に切り換えられている状態では、実施例2の半導体メモリカード601は以下のように動作する。インターフェース制御回路4aの端子部402〜404が、端子8を通じてデータの入/出力を行う。端子部403は3ステート出力バッファ26に対して出力を許可又は禁止する制御信号を出力する。端子8より入力バッファ27を介して入力される入力データが有る場合は、3ステート出力バッファ26はデータ出力を禁止される。これにより、3ステート出力バッファ26が出力するデータと入力データとが衝突することを防止している。同様に、入/出力端子部406〜408が端子7を通じてデータの入/出力を行う。入/出力端子部419〜421が端子9を通じてデータの入/出力を行う。入/出力端子部412〜414が端子1を通じてデータの入/出力を行う。入/出力端子部415〜417が端子2を通じてコマンド入力とレスポンス出力とを行う。
【0050】
図12において、ホスト機器615は、切換スイッチ回路616〜621、3ステート出力バッファ622、624、627、629、631、バッファ17、24、623、625、626、628、630、632、バンドパスフィルタ23、タイミング調整回路19、通過帯域選択部633、遅延量選択部634、抵抗R4〜6を有する。ホスト機器615と半導体メモリカード601とは、ホスト機器615をマスターとし、半導体メモリカード601をスレーブとするマスター/スレーブ方式でシンクロナス方式のデータ伝送をする。切換スイッチ回路616〜621は、インターフェース制御回路16の端子部1601が出力する制御信号の値1又は0に応じて、1と記載した側又は0と記載した側に切り換わる。動作モード1又は2において、切換スイッチ回路616〜621は、0と記載した側に切り換わる。動作モード3において、切換スイッチ回路616〜621は、1と記載した側に切り換わる。動作モード3において、ホスト機器615の回路構成及び動作は、実施例1のホスト機器15と同じである。
【0051】
抵抗R4、5、6は、図3の出力インピーダンス調整回路18、21、22を具体化したものである。通過帯域選択部633は、インターフェース制御回路16の端子部1610が出力した出力信号に従って、バンドパスフィルタ23の周波数中央値及び帯域幅を決定する。遅延量選択部634は、インターフェース制御回路16の端子部1616が出力した出力信号に従って、タイミング調整回路19でのクロックの遅延時間を決定する。動作モード1において、3ステートバッファ624及びバッファ625は、端子7を通じて双方向にデータを送受信する。動作モード2において、3ステートバッファ624はハイインピーダンス状態に設定される。ホスト機器615は、端子7を通じてデータを受信する。他の3ステートバッファ及びバッファのペアは、動作モード1及び2において、図5の仕様に従って、双方向にデータを送受信し、データを出力し、又は動作しない。
【0052】
次に図7に示すフローチャートに基づいて、半導体メモリカード601における3つの動作モードの選択方法を説明する。図7は、ホスト機器615が半導体メモリカード601を初期設定する手順を示す。初期状態(半導体メモリカード601の起動時)においては、半導体メモリカード601は、動作モード1で動作する様に設定される。
【0053】
まず、ホスト機器615は、半導体メモリカード601に電源を供給する(ステップS1)。ホスト機器615及び半導体メモリカード601は、動作モード1に初期設定される。ステップS2で、ホスト機器615内にあるマイクロコンピュータが、動作モードの設定指示が入力されるのを待ちうける(ステップS2)。動作モードの設定指示の入力が有ればステップS3に進み、入力がなければステップS2を繰り返す。動作モードの設定指示が入力されると、設定された動作モードが動作モード1か否かを判定する(ステップS3)。設定された動作モードが動作モード1であればステップS4に進み、動作モード1でなければステップS6に進む。
ステップS4において、ホスト機器615のカードインターフェース制御回路16は動作モード1の初期化コマンドを半導体メモリカード601に出力する。ホスト機器615及び半導体メモリカード601は、動作モード1のインターフェース仕様により動作を行う(ステップS5)。
【0054】
ステップS6において、ホスト機器615のカードインターフェース制御回路16は動作モード2の初期化コマンドを半導体メモリカード601に出力する。ホスト機器615及び半導体メモリカード601は、動作モード2のインターフェース仕様により動作を行う(ステップS7)。ステップS8でカードインターフェース制御回路16は、半導体メモリカード601内のレジスタに設定された動作モード情報を読み出す。ステップS9でカードインターフェース制御回路16は、読み出した動作モード情報に、動作モード3の有効ビットが有るか否かを判断する。モード3の有効ビットがなければステップS10に進んで、ホスト機器615及び半導体メモリカード601は、引き続き動作モード2のインターフェース仕様により動作を行う。
【0055】
ステップS9で動作モード3の有効ビットがあると判断されると、ステップS11に進む。ホスト機器615のカードインターフェース制御回路16は動作モード3への切換コマンドを半導体メモリカード601に出力する。カードインターフェース制御回路16は、バンドパスフィルタ23の周波数中央値及び帯域幅を動作モード3に適合した値に設定するように通過帯域選択部633に指示し、タイミング調整回路19でのクロックの遅延時間を動作モード3に適合した値に設定するように遅延量選択部634に指示する(ステップS11)。
次にステップS12で所定時間の経過を待つ。所定時間は、動作モード3への切換コマンドを受信した半導体メモリカード601が、動作モード3に従った内部設定をするのに十分な時間に設定する。所定時間が経過した後に、ホスト機器615及び半導体メモリカード601は、動作モード3のインターフェース仕様により動作を行う(ステップS13)。
【0056】
以上のように本発明によれば、データラインにおいて入/出力データが衝突することがなく、高速データ通信制御が可能となる。また、差動型のデータ入出力回路を採用したことにより(相補型データ伝送)、受信データのS/Nが向上する。これにより、受信側が受信データを高速でセンスすることができる。S/Nが向上したことにより、送信側で伝送データの振幅を小さくできる。データの振幅を小さくすることにより、出力段のスルーレートを通常動作モード時と変えなくても、クロック周波数を上げることができる。従来、相補型データ伝送はアシンクロナスデータ通信においてのみ採用されており、シンクロナスデータ通信に相補型データ伝送を採用するというアイデアはなかった。
【0057】
本発明においては、別個独立の位相を有する入力クロックと出力クロックと生成し、それぞれ受信側においてクロックとデータとが最適の相対位相を有するように、データとクロックとを同期させて伝送している。本発明によれば、伝送路での遅延により両者のタイミングがずれるという問題が生じないという有利な効果が得られる。従来、マスター/スレーブ方式のシンクロナスデータ通信において、クロックはマスター装置(ホスト機器)からスレーブ装置(半導体メモリカード)にのみ伝送され、スレーブ装置からマスター装置に別個のクロックを伝送するというアイデアはなかった。
【0058】
半導体メモリカードは、ホスト機器が出力した入力クロックをタイミング調整し、タイミング調整したクロックとデータとを受信側(ホスト機器)で最適の位相関係になるように同期させて送信する。本発明によれば、クロック生成部を必要としない半導体メモリカードを実現するという効果が得られる。マスター/スレーブ方式のシンクロナスデータ通信においては、マスター装置がクロックを出力しなければ、マスター装置が通信全体を適切に制御することが困難である。従来、マスター装置が出力したクロックを受信したスレーブ装置がそのクロックを用いて出力したデータを、マスター装置は自身が出力するクロックを用いて入力していた。しかし、スレーブ装置から伝送されてきたデータ(データを送出したクロックとデータとは、マスター装置とスレーブ装置とを往復する。)と、マスター装置で生成されたクロックとは、信号の伝送経路が全く異なる故に、特に高いデータレートでは相互の位相関係がずれるという問題があった。
【0059】
クロックを伝送しないアシンクロナス方式のデータ伝送であればクロックを送受信する必要がないが、一般的に言ってアシンクロナス方式のデータ伝送は、シンクロナス方式のデータ伝送よりもデータレートが低くなる。本発明は、マスター装置(ホスト機器)のみがクロックを生成するマスター/スレーブ方式のシンクロナスデータ通信を実行する装置及び方法である。マスター装置からスレーブ装置(半導体メモリカード)へのデータ送信のためにマスター装置はクロックを送信する。スレーブ装置は、そのクロック又はそのクロックを遅延させたクロックを、スレーブ装置からマスター装置へのデータ伝送用のクロックとして使用し、データと共にマスター装置に送信する。スレーブ装置からマスター装置へのデータ伝送において、データとクロックとはほぼ同じ経路を伝送される故に、大きな位相ずれは生じない。スレーブ装置のタイミング調整回路がクロックの位相を調整することにより、受信側のマスター装置において、データとクロックとは適切な位相関係を有する。本発明は、高いデータレートで安定なマスター/スレーブ方式のデータ伝送を、マスター装置(ホスト機器)が通信全体を適切に制御する機能を維持した状態で行うスレーブ機器(半導体メモリカード)を実現する。
【0060】
《実施例3》
図13を用いて、本発明の実施例3の半導体メモリカード用インターフェース装置(以下、「インターフェース装置」と呼ぶ。)を説明する。図13は、ホスト機器615と、実施例3のインターフェース装置1301と、実施例3の半導体メモリカード1302とを有するシステムのブロック図である。
【0061】
図13においてホスト機器615は、実施例2と同一のホスト機器である。
インターフェース装置1301は、実施例2の半導体メモリカード601と同一のホスト機器615との接続端子及びインターフェース回路(図6)を有する。インターフェース装置1301は、実施例2の半導体メモリカード601とほぼ同一の外形を有するインターフェースアダプタである。半導体メモリカード1302は、実施例2の半導体メモリカード601より小型で、インターフェース回路を有していない。インターフェース装置1301は、半導体メモリカード1302と接続するための端子及び半導体メモリカード1302の装着機構を有する。
半導体メモリカード1302を取り付けたインターフェース装置1301は、実施例2の半導体メモリカード601を装着可能なホスト機器615(実施例2)に装着することが出来る。半導体メモリカード1302を取り付けたインターフェース装置1301は、実施例2の半導体メモリカード601と機構的及び電気的に互換性を有する。
【0062】
半導体メモリカード1302は、実施例2の半導体メモリカード601からインターフェース回路を取り除いた構成を有する。半導体メモリカード1302は、実施例2の半導体メモリカード601と同一のデータ記憶部2及び書込み/読出し制御回路3を有する。
実施例3のホスト機器615とインターフェース装置1301と半導体メモリカード1302とのシステムは、実施例2のホスト機器615と半導体メモリカード601とのシステムと、同一の動作を行い、同一の効果を有する。
実施例3のインターフェース装置は、実施例2の半導体メモリカード601のインターフェース回路を有していた。これに代えて、半導体メモリカード用インターフェース装置は、実施例1の半導体メモリカード1のインターフェース回路を有していても良い。このインターフェース装置は、実施例1のホスト機器に装着、接続して動作することが出来る。
【0063】
【発明の効果】
本発明のホスト機器、半導体メモリカード及び半導体メモリカード用インターフェース装置は、複数の動作モードのインターフェース仕様に対応可能であり、特に接続端子を増やすことく、高速動作モードに対応することができる。本発明のホスト機器、半導体メモリカード及び半導体メモリカード用インターフェース装置は、従来の半導体メモリカードが有する動作モードを経る手順により本発明のインターフェース仕様での通信を実行する制御方法を実行する。これにより、本発明の半導体メモリーカードが従来の半導体メモリカードと、端子構成の互換性を保つと同時に、本発明の半導体メモリーカードとそのホスト機器との間において高いデータ転送レートを実現できる。
【0064】
本発明のホスト機器、半導体メモリカード及び半導体メモリカード用インターフェース装置は、動作モードに応じて切換スイッチを切り換えることにより、複数の動作モードのインターフェース仕様に対応可能であって、特に接続端子を増やすことなく、簡単な構成で高速動作モードに対応することができる。また、信号ラインとのインピーダンスマッチングをとることができる。バンドパスフィルタにより所定の周波数帯のクロックを確実に取込むことができる。バンドパスフィルタの周波数の設定を最適に設定することにより、反射波等によるタイミングずれ等が発生することを防止できるという効果もある。
発明をある程度の詳細さをもって好適な形態について説明したが、この好適形態の現開示内容は構成の細部において変化してしかるべきものであり、各要素の組合せや順序の変化は請求された発明の範囲及び思想を逸脱することなく実現し得るものである。
【図面の簡単な説明】
【図1】図1は、本発明の実施例1の半導体メモリカードのブロック図(そのインターフェース回路の内部ブロック図を含む。)である。
【図2】図2は、本発明の実施例1の半導体メモリカードの電源線を明示した全体ブロック図である。
【図3】図3は、本発明の実施例1の半導体メモリカードとホスト機器との接続関係を示すブロック図である。
【図4】図4は、本発明の実施例1の半導体メモリカード1の各入/出力信号の波形とそれらの相互のタイミングとを示す図である。
【図5】図5は、本発明の実施例2の半導体メモリカードの各動作モードにおける各端子の属性と機能とを示す説明図である。
【図6】図6は、本発明の実施例2の半導体メモリカードの具体的な回路図である。
【図7】図7は、本発明の実施例2の半導体メモリカードの動作モードを選択するフローチャートである。
【図8】図8は、従来例の半導体メモリーカードのブロック図(そのインターフェース回路の内部ブロック図を含む。)である。
【図9】図9は、従来例の半導体メモリーカードの各動作モードにおける各端子の属性と機能とを示す説明図である。
【図10】図10は、本発明の実施例1のタイミング調整回路10の構成を示すブロック図である。
【図11】図11は、本発明の他の実施例のタイミング調整回路の構成を示すブロック図である。
【図12】図12は本発明の実施例2のホスト機器615の具体的な回路図である。
【図13】図13は、ホスト機器615と、実施例3のインターフェース装置1301と、実施例3の半導体メモリカード1302とを有するシステムのブロック図である。
【符号の説明】
1、1302 半導体メモリカード
2、802 データ記憶部
3、803 書込み/読出し制御回路
4、804 インターフェース回路
4a、806、16 インターフェース制御回路
5、805 接続端子
6、23 バンドパスフィルタ
8 差動入力バッファ
9 差動出力バッファ
29、633 通過帯域選択部
28、634 遅延量選択部
11 タイミング調整回路
12、13、14、18、21、22 出力インピーダンス調整回路
15、615 ホスト機器
1301 インターフェース装置
CLKIN 入力クロック
CLKOUT 出力クロック
DI+ 差動型入力データの正信号(非反転信号)
DI− 差動型入力データの反転信号
DO+ 差動型出力データの正信号(非反転信号)
DO− 差動型出力データの反転信号
DI 入力データ
DO 出力データ
Claims (8)
- データの記憶部と、前記記憶部へのデータの書き込み/読み出しを行う制御部と、インターフェース回路と、複数個の入/出力端子と、を有し、
前記複数の入/出力端子において、データ入力端子対とデータ出力端子対は分離しており、クロック入力端子とクロック出力端子が含まれており、
前記インターフェース回路は、入力クロックを前記クロック入力端子から入力し、前記入力クロックと同期した相補型入力データ対を前記データ入力端子対から入力し、相補型出力データ対を前記データ出力端子対から出力し、前記相補型出力データ対と同期した出力クロックを前記クロック出力端子から出力する、ことを特徴とする半導体メモリカード。 - ホスト機器との間でデータを入/出力し、
前記インターフェース回路は、前記ホスト機器が出力した入力クロックと、前記入力クロックに同期した入力データと、を入力し、
前記インターフェース回路は、前記入力クロックのタイミングを調整して、前記相補型出力データ対と同期した前記出力クロックを生成し、前記出力クロックを前記クロック出力端子から出力し、前記相補型出力データ対を前記データ出力端子対から出力する、
ことを特徴とする請求項1に記載した半導体メモリカード。 - 高速動作モードを含む複数の動作モードの中から選択されて設定された動作モードに対応して、複数個の入/出力端子のそれぞれの属性と機能を設定し且つ内部を設定するインターフェース回路と、前記複数個の入/出力端子と、を有する半導体メモリカードであって、
前記高速動作モードにおいて、前記複数個の入/出力端子は、入力クロックを入力するクロック入力端子と、出力クロックを出力するクロック出力端子と、前記入力クロックに同期した相補型入力データ対を入力するデータ入力端子対と、相補型出力データ対を出力するデータ出力端子対と、を有し、
前記インターフェース回路は、
前記高速動作モードに対応して切り換えられる切換スイッチと、
前記相補型入力データ対を入力し、前記入力クロックにより前記相補型入力データ対の差分をセンスし、前記差分をラッチする差動入力バッファと、
出力データを入力し、前記入力クロックにより前記出力データを前記相補型出力データ対として出力する差動出力バッファと、
前記入力クロックを入力して、前記相補型出力データ対とのタイミングを調整し、前記相補型出力データ対と同期するようにタイミングを調整された前記入力クロックを出力クロックとして出力するタイミング調整回路と、
を、少なくとも前記高速動作モードにおいて動作する要素として有することを特徴とする半導体メモリカード。 - 前記インターフェース回路は、前記データ出力端子対と前記差動出力バッファとの間、及び前記出力クロック端子と前記タイミング調整回路との間に、それぞれ出力インピーダンス調整回路を有することを特徴とする請求項3に記載の半導体メモリカード。
- 前記インターフェース回路は、前記入力クロックを入力して、所定の周波数帯成分のみを通過させるバンドパスフィルタを更に有することを特徴とする請求項3又は4に記載の半導体メモリカード。
- 前記バンドパスフィルタは、その通過帯域周波数を選択可能であることを特徴とする請求項5に記載の半導体メモリカード。
- 複数個の入/出力端子を有し、通常動作モードと高速動作モードとを含む複数の動作モードで、ホスト機器との間でデータを入/出力する半導体メモリカードの前記高速動作モードにおける制御方法であって、
前記ホスト機器からの前記高速動作モードの設定コマンドに従って前記高速動作モードを設定する設定ステップと、
前記高速動作モードでデータを送受信できるように半導体メモリカードの動作を切り換える切換ステップと、
前記複数の入/出力端子において、別個独立に、データ入力端子対と、データ出力端子対と、クロック入力端子と、クロック出力端子とを割り付ける割り付けステップと、
前記クロック入力端子から入力クロックを入力し、前記入力クロックと同期した相補型入力データ対を前記データ入力端子対から入力する入力ステップと、
前記入力クロックのタイミングを調整して前記入力クロックと別個の位相を有する出力クロックを生成する出力クロック生成ステップと、
前記出力クロックを前記クロック出力端子から出力し、前記出力クロックと同期した相補型出力データ対を前記データ出力端子対から出力する出力ステップと、
を有することを特徴とする半導体メモリカードの制御方法。 - 高速動作モードを含む複数の動作モードの中から選択されて設定された動作モードに対応して、複数個の入/出力端子のそれぞれの属性と機能を設定し且つ内部を設定するインターフェース回路と、前記複数個の入/出力端子と、を有する半導体メモリカード用インターフェース装置であって、
前記高速動作モードにおいて、前記複数個の入/出力端子は、入力クロックを入力するクロック入力端子と、出力クロックを出力するクロック出力端子と、前記入力クロックに同期した相補型入力データ対を入力するデータ入力端子対と、相補型出力データ対を出力するデータ出力端子対と、を有し、
前記インターフェース回路は、
前記高速動作モードに対応して切り換えられる切換スイッチと、
前記相補型入力データ対を入力し、前記入力クロックにより前記相補型入力データ対の差分をセンスし、前記差分をラッチする差動入力バッファと、
出力データを入力し、前記入力クロックにより前記出力データを前記相補型出力データ対として出力する差動出力バッファと、
前記入力クロックを入力して、前記相補型出力データ対とのタイミングを調整し、前記相補型出力データ対と同期するようにタイミングを調整された前記入力クロックを出力クロックとして出力するタイミング調整回路と、
を、少なくとも前記高速動作モードにおいて動作する要素として有することを特徴とする半導体メモリカード用インターフェース装置。
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