JP2000200482A - デ―タ入出力回路及びインタフェ―ス方式 - Google Patents
デ―タ入出力回路及びインタフェ―ス方式Info
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Abstract
(57)【要約】
【課題】 入力データの受信タイミングを最適な値に設
定可能なデータ入出力回路及びそれを備えたインタフェ
ース方式を提供する。 【解決手段】 基準電圧と共に差動入力されるクロック
に同期してデータを送受信するためのデータ入出力回路
であって、基準電圧のレベルを変更可能に設定するため
の設定データが記録されるレジスタと、レジスタに記録
された設定データにしたがって基準電圧のレベルを所定
の値に設定するレベルシフト回路とを有する構成とし、
基準電圧を調整することで差動出力である内部用クロッ
クの位相を調整し、データを確実に受け取ることができ
るようにする。
定可能なデータ入出力回路及びそれを備えたインタフェ
ース方式を提供する。 【解決手段】 基準電圧と共に差動入力されるクロック
に同期してデータを送受信するためのデータ入出力回路
であって、基準電圧のレベルを変更可能に設定するため
の設定データが記録されるレジスタと、レジスタに記録
された設定データにしたがって基準電圧のレベルを所定
の値に設定するレベルシフト回路とを有する構成とし、
基準電圧を調整することで差動出力である内部用クロッ
クの位相を調整し、データを確実に受け取ることができ
るようにする。
Description
【０００１】
【発明の属する技術分野】本発明は基準電圧と共に差動
入力されるクロックに同期して高速にデータ転送を行う
インタフェース方式に用いて好適なデータ入出力回路に
関する。
入力されるクロックに同期して高速にデータ転送を行う
インタフェース方式に用いて好適なデータ入出力回路に
関する。
【０００２】
【従来の技術】近年のメモリデバイスは、マイクロコン
ピュータの高速化に伴って、ＲＤＲＡＭ（Rambus DRA
M：ラムバスＤＲＡＭ）やＳＬＤＲＡＭ（SyncLink DRA
M：シンクリンクＤＲＡＭ）等に代表されるように、ま
すます高速化が進んでいる。
ピュータの高速化に伴って、ＲＤＲＡＭ（Rambus DRA
M：ラムバスＤＲＡＭ）やＳＬＤＲＡＭ（SyncLink DRA
M：シンクリンクＤＲＡＭ）等に代表されるように、ま
すます高速化が進んでいる。
【０００３】これらのメモリデバイスとの間で高速にデ
ータ転送を実現するラムバスインタフェースやシンクリ
ンクインタフェースでは、データ入力用のクロック（以
下、入力用クロックと称す）とデータ出力用のクロック
（以下、出力用クロックと称す）とを独立して用いる方
式が提案されている。
ータ転送を実現するラムバスインタフェースやシンクリ
ンクインタフェースでは、データ入力用のクロック（以
下、入力用クロックと称す）とデータ出力用のクロック
（以下、出力用クロックと称す）とを独立して用いる方
式が提案されている。
【０００４】図５はデータ入力用のクロック及びデータ
出力用のクロックを用いる従来のインタフェース方式の
構成を示すブロック図である。
出力用のクロックを用いる従来のインタフェース方式の
構成を示すブロック図である。
【０００５】図５に示すように、データ入力用のクロッ
クとデータ出力用のクロックとを独立して用いるインタ
フェース方式では、マスタデバイス１によって複数のス
レーブデバイス２（図５ではスレーブデバイス２1、２2
のみ表示）との間のデータ転送が管理される。
クとデータ出力用のクロックとを独立して用いるインタ
フェース方式では、マスタデバイス１によって複数のス
レーブデバイス２（図５ではスレーブデバイス２1、２2
のみ表示）との間のデータ転送が管理される。
【０００６】マスタデバイス１及び複数のスレーブデバ
イス２には、クロック発生回路４から入力用クロック及
び出力用クロックがそれぞれ供給される。通常、マスタ
デバイス１、及びスレーブデバイス２を接続するバス５
には５００ＭＨｚ〜１ＧＨｚの高速でデータが転送され
るため、バス５の終端にはインピーダンスの整合を図り
転送波形の歪みを低減するための終端装置３が接続され
ている。
イス２には、クロック発生回路４から入力用クロック及
び出力用クロックがそれぞれ供給される。通常、マスタ
デバイス１、及びスレーブデバイス２を接続するバス５
には５００ＭＨｚ〜１ＧＨｚの高速でデータが転送され
るため、バス５の終端にはインピーダンスの整合を図り
転送波形の歪みを低減するための終端装置３が接続され
ている。
【０００７】各々のスレーブデバイス２には、入力用ク
ロック及び出力用クロックに同期してデータを送受信す
るためのデータ入出力回路を備え、データ入出力回路
は、入力用クロックの立ち上がりと立ち下がりに同期し
てそれぞれデータを受信し、出力用クロックの立ち上が
りと立ち下がりに同期してそれぞれデータを送信する。
なお、各スレーブデバイス２が備えるデータ入出力回路
には、入力用クロック、出力用クロックのハイ（Ｈｉｇ
ｈ）レベル及びロウ（Ｌｏｗ）レベルを判定するための
判定基準となる基準電圧ＶREFがそれぞれ供給される。
基準電圧ＶREFは、通常、マスタデバイス１から、例え
ば、電源電圧ＶDDを抵抗分割することで供給される。
ロック及び出力用クロックに同期してデータを送受信す
るためのデータ入出力回路を備え、データ入出力回路
は、入力用クロックの立ち上がりと立ち下がりに同期し
てそれぞれデータを受信し、出力用クロックの立ち上が
りと立ち下がりに同期してそれぞれデータを送信する。
なお、各スレーブデバイス２が備えるデータ入出力回路
には、入力用クロック、出力用クロックのハイ（Ｈｉｇ
ｈ）レベル及びロウ（Ｌｏｗ）レベルを判定するための
判定基準となる基準電圧ＶREFがそれぞれ供給される。
基準電圧ＶREFは、通常、マスタデバイス１から、例え
ば、電源電圧ＶDDを抵抗分割することで供給される。
【０００８】図６は図５に示したインタフェース方式が
有する従来のデータ入出力回路の構成を示すブロック図
であり、図７は図６に示した入力クロック用ＰＬＬ（Ph
aseLocked Loop：位相同期ループ）回路及び出力クロッ
ク用ＰＬＬ回路の一構成例を示すブロック図である。な
お、図７では入力クロック用ＰＬＬ回路を例にしてその
構成を示しているが、出力クロック用ＰＬＬ回路も同一
の構成であるため、以降、ＰＬＬ回路と称した場合は、
入力クロック用ＰＬＬ回路及び出力クロック用ＰＬＬ回
路の双方を指すものとする。
有する従来のデータ入出力回路の構成を示すブロック図
であり、図７は図６に示した入力クロック用ＰＬＬ（Ph
aseLocked Loop：位相同期ループ）回路及び出力クロッ
ク用ＰＬＬ回路の一構成例を示すブロック図である。な
お、図７では入力クロック用ＰＬＬ回路を例にしてその
構成を示しているが、出力クロック用ＰＬＬ回路も同一
の構成であるため、以降、ＰＬＬ回路と称した場合は、
入力クロック用ＰＬＬ回路及び出力クロック用ＰＬＬ回
路の双方を指すものとする。
【０００９】図６において、データ入出力回路は、差動
入力される基準電圧ＶREF及び入力用クロックからデバ
イス内部で用いる内部入力用クロックを生成する入力ク
ロック用ＰＬＬ回路１１と、差動入力される基準電圧Ｖ
REF及び出力用クロックからデバイス内部で用いる内部
出力用クロックを生成する出力クロック用ＰＬＬ回路１
２と、バス５を介して受信した入力データを内部入力用
クロックに同期させるための第１のフリップフロップ１
３及び第２のフリップフロップ１４と、デバイス内部か
らの内部出力データを内部出力用クロックに同期させて
切替出力するセレクタ回路１５とによって構成されてい
る。
入力される基準電圧ＶREF及び入力用クロックからデバ
イス内部で用いる内部入力用クロックを生成する入力ク
ロック用ＰＬＬ回路１１と、差動入力される基準電圧Ｖ
REF及び出力用クロックからデバイス内部で用いる内部
出力用クロックを生成する出力クロック用ＰＬＬ回路１
２と、バス５を介して受信した入力データを内部入力用
クロックに同期させるための第１のフリップフロップ１
３及び第２のフリップフロップ１４と、デバイス内部か
らの内部出力データを内部出力用クロックに同期させて
切替出力するセレクタ回路１５とによって構成されてい
る。
【００１０】図７において、ＰＬＬ回路は、差動入力さ
れるクロック及び基準電圧ＶREFを用いてクロック波形
を整形する第１のクロックアンプ３１と、第１のクロッ
クアンプ３１の出力クロックの位相を調整可能に遅延さ
せる可変遅延回路３２と、可変遅延回路３２の出力クロ
ックの駆動能力を上げるためのクロックドライバ３３
と、差動入力されるクロック及び基準電圧ＶREFを用い
てクロック波形を整形する第２のクロックアンプ３４、
及び第２のクロックアンプ３４の出力クロックとクロッ
クドライバ３３の出力クロック（内部用クロック）の位
相を比較し、その比較結果に応じて可変遅延回路３２の
位相を変えるための遅延調整信号を出力する位相差検出
回路３５を備えた位相比較回路３６とによって構成され
ている。
れるクロック及び基準電圧ＶREFを用いてクロック波形
を整形する第１のクロックアンプ３１と、第１のクロッ
クアンプ３１の出力クロックの位相を調整可能に遅延さ
せる可変遅延回路３２と、可変遅延回路３２の出力クロ
ックの駆動能力を上げるためのクロックドライバ３３
と、差動入力されるクロック及び基準電圧ＶREFを用い
てクロック波形を整形する第２のクロックアンプ３４、
及び第２のクロックアンプ３４の出力クロックとクロッ
クドライバ３３の出力クロック（内部用クロック）の位
相を比較し、その比較結果に応じて可変遅延回路３２の
位相を変えるための遅延調整信号を出力する位相差検出
回路３５を備えた位相比較回路３６とによって構成され
ている。
【００１１】ＰＬＬ回路は、入力用クロック（または出
力用クロック）と同相のクロック（正確には１周期分遅
れたクロック）をデバイス内部に供給するための回路で
あり、このようなＰＬＬ回路を用いることで、クロック
アンプ自体の遅延を打ち消すことができる。
力用クロック）と同相のクロック（正確には１周期分遅
れたクロック）をデバイス内部に供給するための回路で
あり、このようなＰＬＬ回路を用いることで、クロック
アンプ自体の遅延を打ち消すことができる。
【００１２】
【発明が解決しようとする課題】上記したようなデータ
入出力回路でデータを受信する場合、データを確実に受
け取るためには、クロックの立ち上がりあるいは立ち下
がり時点でデータの値が確立しており、かつ確立したデ
ータを取り込むために所定の時間だけデータの値が保持
されている必要がある。通常、データが確立するまでの
時間はセットアップタイムｔSと呼ばれ、必要なデータ
の保持時間はホールドタイムｔHと呼ばれる。
入出力回路でデータを受信する場合、データを確実に受
け取るためには、クロックの立ち上がりあるいは立ち下
がり時点でデータの値が確立しており、かつ確立したデ
ータを取り込むために所定の時間だけデータの値が保持
されている必要がある。通常、データが確立するまでの
時間はセットアップタイムｔSと呼ばれ、必要なデータ
の保持時間はホールドタイムｔHと呼ばれる。
【００１３】上記したような高速にデータ転送が行われ
る従来のインタフェース方式では、クロックとデータの
受け渡しタイミングに対する要求がきびしくなってきて
いる。
る従来のインタフェース方式では、クロックとデータの
受け渡しタイミングに対する要求がきびしくなってきて
いる。
【００１４】例えば、スレーブデバイスでデータを受信
する場合、図８（ａ）に示すように、マスタデバイスか
ら入力用クロックに対してｔQMだけ遅れてデータが出力
されると、スレーブデバイスでは、入力用クロックに対
するデータの受信タイミングがデータを受け取るのに必
要なセットアップ時間ｔSを有していないため、データ
を受け取ることができないという問題が発生する。
する場合、図８（ａ）に示すように、マスタデバイスか
ら入力用クロックに対してｔQMだけ遅れてデータが出力
されると、スレーブデバイスでは、入力用クロックに対
するデータの受信タイミングがデータを受け取るのに必
要なセットアップ時間ｔSを有していないため、データ
を受け取ることができないという問題が発生する。
【００１５】また、スレーブデバイスからデータを送信
する場合、図８（ｂ）に示すように、スレーブデバイス
から出力用クロックに対してｔQSだけ遅れてデータが出
力されると、マスタデバイスでは、出力用クロックに対
するデータの受信タイミングがデータを受け取るのに必
要なセットアップ時間ｔSを有していないため、データ
を受け取ることができないという問題が発生する。
する場合、図８（ｂ）に示すように、スレーブデバイス
から出力用クロックに対してｔQSだけ遅れてデータが出
力されると、マスタデバイスでは、出力用クロックに対
するデータの受信タイミングがデータを受け取るのに必
要なセットアップ時間ｔSを有していないため、データ
を受け取ることができないという問題が発生する。
【００１６】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、入力デ
ータの受信タイミングを最適な値に設定可能なデータ入
出力回路及びそれを備えたインタフェース方式を提供す
ることを目的とする。
る問題点を解決するためになされたものであり、入力デ
ータの受信タイミングを最適な値に設定可能なデータ入
出力回路及びそれを備えたインタフェース方式を提供す
ることを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
本発明のデータ入出力回路の第１の構成は、基準電圧と
共に差動入力されるクロックに同期してデータを送受信
するためのデータ入出力回路であって、前記基準電圧の
レベルを変更可能に設定するための設定データが記録さ
れるレジスタと、前記レジスタに記録された設定データ
にしたがって前記基準電圧のレベルを所定の値に設定す
るレベルシフト回路と、を有するものである。
本発明のデータ入出力回路の第１の構成は、基準電圧と
共に差動入力されるクロックに同期してデータを送受信
するためのデータ入出力回路であって、前記基準電圧の
レベルを変更可能に設定するための設定データが記録さ
れるレジスタと、前記レジスタに記録された設定データ
にしたがって前記基準電圧のレベルを所定の値に設定す
るレベルシフト回路と、を有するものである。
【００１８】このとき、前記基準電圧及び前記クロック
が入力され、前記クロックに対して所定の位相遅延を有
して成る内部用クロックを生成する位相同期ループ回路
をさらに有していてもよい。
が入力され、前記クロックに対して所定の位相遅延を有
して成る内部用クロックを生成する位相同期ループ回路
をさらに有していてもよい。
【００１９】また、本発明のデータ入出力回路の第２の
構成は、第１の基準電圧と共に差動入力されるデータ入
力用のクロックである入力用クロック、及び第２の基準
電圧と共に差動入力されるデータ出力用のクロックであ
る出力用クロックにそれぞれ同期してデータを送受信す
るためのデータ入出力回路であって、前記第１の基準電
圧のレベルを変更可能に設定するための第１の設定デー
タが記録される第１のレジスタと、前記第２の基準電圧
のレベルを変更可能に設定するための第２の設定データ
が記録される第２のレジスタと、前記第１のレジスタに
記録された前記第１の設定データにしたがって前記第１
の基準電圧のレベルを所定の値に設定する第１のレベル
シフト回路と、前記第２のレジスタに記録された前記第
２の設定データにしたがって前記第２の基準電圧のレベ
ルを所定の値に設定する第２のレベルシフト回路と、を
有するものである。
構成は、第１の基準電圧と共に差動入力されるデータ入
力用のクロックである入力用クロック、及び第２の基準
電圧と共に差動入力されるデータ出力用のクロックであ
る出力用クロックにそれぞれ同期してデータを送受信す
るためのデータ入出力回路であって、前記第１の基準電
圧のレベルを変更可能に設定するための第１の設定デー
タが記録される第１のレジスタと、前記第２の基準電圧
のレベルを変更可能に設定するための第２の設定データ
が記録される第２のレジスタと、前記第１のレジスタに
記録された前記第１の設定データにしたがって前記第１
の基準電圧のレベルを所定の値に設定する第１のレベル
シフト回路と、前記第２のレジスタに記録された前記第
２の設定データにしたがって前記第２の基準電圧のレベ
ルを所定の値に設定する第２のレベルシフト回路と、を
有するものである。
【００２０】このとき、前記第１の基準電圧及び前記入
力用クロックが入力され、前記入力用クロックに対して
所定の位相遅延を有して成る内部入力用クロックを生成
する入力クロック用位相同期ループ回路と、前記第２の
基準電圧及び前記出力用クロックが入力され、前記出力
用クロックに対して所定の位相遅延を有して成る内部出
力用クロックを生成する出力クロック用位相同期ループ
回路と、をさらに有していてもよい。
力用クロックが入力され、前記入力用クロックに対して
所定の位相遅延を有して成る内部入力用クロックを生成
する入力クロック用位相同期ループ回路と、前記第２の
基準電圧及び前記出力用クロックが入力され、前記出力
用クロックに対して所定の位相遅延を有して成る内部出
力用クロックを生成する出力クロック用位相同期ループ
回路と、をさらに有していてもよい。
【００２１】一方、本発明のインタフェース方式は、デ
ータ転送を管理するマスタデバイスと、上記第１の構成
のデータ入出力回路をそれぞれ備え、前記マスタデバイ
スからの指示にしたがって前記マスタデバイスとの間で
データ転送を行う複数のスレーブデバイスと、前記マス
タデバイスから前記スレーブデバイスに前記設定データ
を送信するための設定データ用インタフェースライン
と、を有する構成である。
ータ転送を管理するマスタデバイスと、上記第１の構成
のデータ入出力回路をそれぞれ備え、前記マスタデバイ
スからの指示にしたがって前記マスタデバイスとの間で
データ転送を行う複数のスレーブデバイスと、前記マス
タデバイスから前記スレーブデバイスに前記設定データ
を送信するための設定データ用インタフェースライン
と、を有する構成である。
【００２２】また、データ転送を管理するマスタデバイ
スと、上記第２の構成のデータ入出力回路をそれぞれ備
え、前記マスタデバイスからの指示にしたがって前記マ
スタデバイスとの間でデータ転送を行う複数のスレーブ
デバイスと、前記マスタデバイスから前記スレーブデバ
イスに前記第１の設定データ及び前記第２の設定データ
を送信するための設定データ用インタフェースライン
と、を有する構成である。
スと、上記第２の構成のデータ入出力回路をそれぞれ備
え、前記マスタデバイスからの指示にしたがって前記マ
スタデバイスとの間でデータ転送を行う複数のスレーブ
デバイスと、前記マスタデバイスから前記スレーブデバ
イスに前記第１の設定データ及び前記第２の設定データ
を送信するための設定データ用インタフェースライン
と、を有する構成である。
【００２３】上記のように構成されたデータ入出力回路
では、クロックが基準電圧と共に差動入力されるため、
レジスタに記録される設定データを変更し、基準電圧の
値を変えることで差動出力された内部用クロックの位相
を最適に調整することができる。
では、クロックが基準電圧と共に差動入力されるため、
レジスタに記録される設定データを変更し、基準電圧の
値を変えることで差動出力された内部用クロックの位相
を最適に調整することができる。
【００２４】同様に、第１のレジスタに記録される第１
の設定データを変更し、第１の基準電圧の値を変えるこ
とで差動出力された内部入力用クロックの位相を最適に
調整することができる。また、第２のレジスタに記録さ
れる第２の設定データを変更し、第２の基準電圧の値を
変えることで差動出力された内部出力用クロックの位相
を最適に調整することができる。
の設定データを変更し、第１の基準電圧の値を変えるこ
とで差動出力された内部入力用クロックの位相を最適に
調整することができる。また、第２のレジスタに記録さ
れる第２の設定データを変更し、第２の基準電圧の値を
変えることで差動出力された内部出力用クロックの位相
を最適に調整することができる。
【００２５】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２６】図１は本発明のデータ入出力回路の一構成
例を示すブロック図であり、図２は図１に示した第１の
レベルシフト回路及び第２のレベルシフト回路の一構成
例を示す回路図である。また、図３は図１に示したデー
タ入出力回路を備えた本発明のインタフェース方式の一
構成例を示すブロック図である。なお、図２は第１のレ
ベルシフト回路を例にしてその構成を示しているが、第
２のレベルシフト回路も同一の構成である。
例を示すブロック図であり、図２は図１に示した第１の
レベルシフト回路及び第２のレベルシフト回路の一構成
例を示す回路図である。また、図３は図１に示したデー
タ入出力回路を備えた本発明のインタフェース方式の一
構成例を示すブロック図である。なお、図２は第１のレ
ベルシフト回路を例にしてその構成を示しているが、第
２のレベルシフト回路も同一の構成である。
【００２７】図１において、本発明のデータ入出力回路
は、図６に示した従来のデータ入出力回路に、入力クロ
ック用ＰＬＬ回路１１に供給する基準電圧ＶREFのレベ
ルを変更可能に設定する第１のレベルシフト回路１６
と、出力クロック用ＰＬＬ回路１２に供給する基準電圧
ＶREFのレベルを変更可能に設定する第２のレベルシフ
ト回路１７と、入力クロック用ＰＬＬ回路１１で基準電
圧ＶREFのレベルを変更するための初期設定データが記
録される第１のレジスタ１８と、出力クロック用ＰＬＬ
回路１２で基準電圧ＶREFのレベルを変更するための初
期設定データが記録される第２のレジスタ１９とを追加
した構成である。その他の構成は従来と同様であるた
め、その説明は省略する。
は、図６に示した従来のデータ入出力回路に、入力クロ
ック用ＰＬＬ回路１１に供給する基準電圧ＶREFのレベ
ルを変更可能に設定する第１のレベルシフト回路１６
と、出力クロック用ＰＬＬ回路１２に供給する基準電圧
ＶREFのレベルを変更可能に設定する第２のレベルシフ
ト回路１７と、入力クロック用ＰＬＬ回路１１で基準電
圧ＶREFのレベルを変更するための初期設定データが記
録される第１のレジスタ１８と、出力クロック用ＰＬＬ
回路１２で基準電圧ＶREFのレベルを変更するための初
期設定データが記録される第２のレジスタ１９とを追加
した構成である。その他の構成は従来と同様であるた
め、その説明は省略する。
【００２８】図２において、第１のレベルシフト回路１
６及び第２のレベルシフト回路１７は、例えば、電源Ｖ
DDと接地電位ＧＮＤ間に直列に挿入される複数の抵抗器
Ｒと、抵抗器Ｒの各接続点にそれぞれ一端が接続され他
端が共通に接続された、第１のレジスタ１８（第２のレ
ジスタ１９）から出力されるデータにしたがってオン／
オフする複数のスイッチ回路２０と、スイッチ回路２０
の他端と接地電位間に挿入されるノイズ除去用のコンデ
ンサＣとを有し、共通に接続された各スイッチ回路２０
の他端からＰＬＬ回路に基準電圧ＶREF1（ＶREF2）を出
力する構成である。なお、図２は１２個の抵抗器Ｒ１〜
Ｒ１２と、１１個のスイッチ回路２０1〜２０11とを有
する構成を示している。また、各スイッチ回路２０は、
例えば、図２に示すように、ＦＥＴ（Field Effect Tra
nsistor）によって構成される。
６及び第２のレベルシフト回路１７は、例えば、電源Ｖ
DDと接地電位ＧＮＤ間に直列に挿入される複数の抵抗器
Ｒと、抵抗器Ｒの各接続点にそれぞれ一端が接続され他
端が共通に接続された、第１のレジスタ１８（第２のレ
ジスタ１９）から出力されるデータにしたがってオン／
オフする複数のスイッチ回路２０と、スイッチ回路２０
の他端と接地電位間に挿入されるノイズ除去用のコンデ
ンサＣとを有し、共通に接続された各スイッチ回路２０
の他端からＰＬＬ回路に基準電圧ＶREF1（ＶREF2）を出
力する構成である。なお、図２は１２個の抵抗器Ｒ１〜
Ｒ１２と、１１個のスイッチ回路２０1〜２０11とを有
する構成を示している。また、各スイッチ回路２０は、
例えば、図２に示すように、ＦＥＴ（Field Effect Tra
nsistor）によって構成される。
【００２９】図３において、本発明のインタフェース方
式は、図５に示した従来のインタフェース方式に、図１
に示した第１のレジスタ１８及び第２のレジスタ１９に
対して初期設定データを送信するための設定データ用イ
ンタフェースライン６を追加した構成である。その他の
構成は従来と同様であるため、その説明は省略する。
式は、図５に示した従来のインタフェース方式に、図１
に示した第１のレジスタ１８及び第２のレジスタ１９に
対して初期設定データを送信するための設定データ用イ
ンタフェースライン６を追加した構成である。その他の
構成は従来と同様であるため、その説明は省略する。
【００３０】なお、設定データ用インタフェースライン
６は、クロックとデータ信号から成る数ＭＨｚ程度の低
速のシリアルインタフェースラインであり、初期設定デ
ータはマスタデバイス１から各スレーブデバイス２に対
してそれぞれ送信される。
６は、クロックとデータ信号から成る数ＭＨｚ程度の低
速のシリアルインタフェースラインであり、初期設定デ
ータはマスタデバイス１から各スレーブデバイス２に対
してそれぞれ送信される。
【００３１】このような構成において、次に本発明のデ
ータ入出力回路及びインタフェース方式の動作について
図１〜図３を参照しつつ図４を用いて説明する。
ータ入出力回路及びインタフェース方式の動作について
図１〜図３を参照しつつ図４を用いて説明する。
【００３２】図４は図１に示したデータ入出力回路の要
部の動作波形を示す図であり、同図（ａ）はデータ入力
時の動作波形を示すタイミングチャート、同図（ｂ）は
データ出力時の動作波形を示すタイミングチャートであ
る。
部の動作波形を示す図であり、同図（ａ）はデータ入力
時の動作波形を示すタイミングチャート、同図（ｂ）は
データ出力時の動作波形を示すタイミングチャートであ
る。
【００３３】図１に示した第１のレベルシフト回路１６
及び第２のレベルシフト回路１７では、第１のレジスタ
１８または第２のレジスタ１９に記録された初期設定デ
ータに基づいてスイッチ回路２０1〜２０11のうちのい
ずれか１つがオンされ、所定の内部用基準電圧ＶREF1ま
たはＶREF2が出力される。
及び第２のレベルシフト回路１７では、第１のレジスタ
１８または第２のレジスタ１９に記録された初期設定デ
ータに基づいてスイッチ回路２０1〜２０11のうちのい
ずれか１つがオンされ、所定の内部用基準電圧ＶREF1ま
たはＶREF2が出力される。
【００３４】ＰＬＬ回路は、第１のクロックアンプ３１
によって、入力されたクロックと内部用基準電圧を差動
増幅するため、内部用基準電圧の値を変えることでＰＬ
Ｌ回路の出力である内部入力用クロック（内部出力用ク
ロック）の位相を変更することができる。
によって、入力されたクロックと内部用基準電圧を差動
増幅するため、内部用基準電圧の値を変えることでＰＬ
Ｌ回路の出力である内部入力用クロック（内部出力用ク
ロック）の位相を変更することができる。
【００３５】マスタデバイス１は、初期設定時に、スレ
ーブデバイス２に対して所定の初期設定データを出力
し、スレーブデバイス２は第１のレジスタ１８に記録さ
れた初期設定データに基づいてデータを受信する。この
とき、マスタデバイス１は、スレーブデバイス２でその
データが受け取ることができるように初期設定データの
値を調整する。すなわち、データの受信タイミングで必
要なセットアップタイムｔSが得られるように内部用基
準電圧ＶREF1の値を初期設定データを変えることで調整
する。
ーブデバイス２に対して所定の初期設定データを出力
し、スレーブデバイス２は第１のレジスタ１８に記録さ
れた初期設定データに基づいてデータを受信する。この
とき、マスタデバイス１は、スレーブデバイス２でその
データが受け取ることができるように初期設定データの
値を調整する。すなわち、データの受信タイミングで必
要なセットアップタイムｔSが得られるように内部用基
準電圧ＶREF1の値を初期設定データを変えることで調整
する。
【００３６】図４（ａ）に示すように、スレーブデバイ
ス２では基準電圧ＶREFの値が第１のレベルシフト回路
１６によって内部用基準電圧ＶREF1に変更され、スレー
ブデバイス２における入力データの受信タイミングが遅
れる。その結果、入力用クロックに対してマスタデバイ
ス１からｔQMだけ遅れてデータが出力されても、スレー
ブデバイス２はセットアップタイムｔSを満たすタイミ
ングでデータを受信することができる。なお、入力デー
タの受信タイミングが遅れても、図４（ａ）に示すよう
にホールドタイムｔHを満たしているため、スレーブデ
バイス２はマスタデバイス１からのデータを確実に受信
することができる。
ス２では基準電圧ＶREFの値が第１のレベルシフト回路
１６によって内部用基準電圧ＶREF1に変更され、スレー
ブデバイス２における入力データの受信タイミングが遅
れる。その結果、入力用クロックに対してマスタデバイ
ス１からｔQMだけ遅れてデータが出力されても、スレー
ブデバイス２はセットアップタイムｔSを満たすタイミ
ングでデータを受信することができる。なお、入力デー
タの受信タイミングが遅れても、図４（ａ）に示すよう
にホールドタイムｔHを満たしているため、スレーブデ
バイス２はマスタデバイス１からのデータを確実に受信
することができる。
【００３７】次に、マスタデバイス１はスレーブデバイ
ス２にデータを出力させる。スレーブデバイス２は第２
のレジスタ１９に記録された初期設定データに基づいて
データを送信する。このとき、マスタデバイス１は、そ
のデータを受け取ることができるように初期設定データ
の値を調整する。すなわち、データの受信タイミングで
必要なセットアップタイムｔSが得られるように内部用
基準電圧ＶREF2の値を初期設定データを変えることで調
整する。
ス２にデータを出力させる。スレーブデバイス２は第２
のレジスタ１９に記録された初期設定データに基づいて
データを送信する。このとき、マスタデバイス１は、そ
のデータを受け取ることができるように初期設定データ
の値を調整する。すなわち、データの受信タイミングで
必要なセットアップタイムｔSが得られるように内部用
基準電圧ＶREF2の値を初期設定データを変えることで調
整する。
【００３８】図４（ｂ）に示すように、スレーブデバイ
ス２では基準電圧ＶREFの値が第２のレベルシフト回路
１７によって内部用基準電圧ＶREF2に変更され、スレー
ブデバイス２における出力データの送信タイミングが早
まる。その結果、出力用クロックに対してスレーブデバ
イス２からｔQSだけ遅れてデータが出力されても、マス
タデバイス１はセットアップタイムｔSを満たすタイミ
ングでデータを受信することができる。
ス２では基準電圧ＶREFの値が第２のレベルシフト回路
１７によって内部用基準電圧ＶREF2に変更され、スレー
ブデバイス２における出力データの送信タイミングが早
まる。その結果、出力用クロックに対してスレーブデバ
イス２からｔQSだけ遅れてデータが出力されても、マス
タデバイス１はセットアップタイムｔSを満たすタイミ
ングでデータを受信することができる。
【００３９】ところで、基準電圧ＶREFの値はマスタデ
バイス１によって変えることもできるため、この方法に
よってスレーブデバイス２におけるデータの送受信タイ
ミングを調整することができる。しかしながら、複数の
スレーブデバイス２との間でデータ転送を行う場合には
各スレーブデバイス２毎に最適値が異なるため、マスタ
デバイス１はデータ転送を行うスレーブデバイス２を変
更する度に基準電圧Ｖ REFの値を調整しなければなら
ず、処理が煩雑になってしまう。
バイス１によって変えることもできるため、この方法に
よってスレーブデバイス２におけるデータの送受信タイ
ミングを調整することができる。しかしながら、複数の
スレーブデバイス２との間でデータ転送を行う場合には
各スレーブデバイス２毎に最適値が異なるため、マスタ
デバイス１はデータ転送を行うスレーブデバイス２を変
更する度に基準電圧Ｖ REFの値を調整しなければなら
ず、処理が煩雑になってしまう。
【００４０】本発明のように、初期設定時に、各スレー
ブデバイス２に対してそれぞれ最適な初期設定データを
送信しておけば、以降はこのような処理が必要なくなる
ため、処理が煩雑になることを防止することができる。
ブデバイス２に対してそれぞれ最適な初期設定データを
送信しておけば、以降はこのような処理が必要なくなる
ため、処理が煩雑になることを防止することができる。
【００４１】なお、上記説明では、入力用クロック（出
力用クロック）及び基準電圧（内部基準電圧）をＰＬＬ
回路に入力する構成を示したが、ＰＬＬ回路は必ずしも
必要ではなく、例えば、クロックアンプだけから成る回
路にクロック及び基準電圧を差動入力する構成であって
も上記と同様の効果を得ることができる。
力用クロック）及び基準電圧（内部基準電圧）をＰＬＬ
回路に入力する構成を示したが、ＰＬＬ回路は必ずしも
必要ではなく、例えば、クロックアンプだけから成る回
路にクロック及び基準電圧を差動入力する構成であって
も上記と同様の効果を得ることができる。
【００４２】また、上記説明では、データ入力用のクロ
ック及びデータ出力用のクロックを独立して用いるイン
タフェース方式を例にして説明したが、データ入力用及
びデータ出力用で共通のクロックを用いるインタフェー
ス方式であっても、基準電圧ＶREFのレベルを変更可能
に設定するための初期設定データが記録されるレジスタ
と、レジスタに記録された初期設定データにしたがって
基準電圧ＶREFのレベルを所定の値に設定するレベルシ
フト回路を有することで、上記と同様の効果を得ること
ができる。すなわち、本発明のデータ入出力回路は、基
準電圧と共に差動入力されるクロックに同期して高速に
データ転送を行うインタフェース方式に用いて好適であ
る。
ック及びデータ出力用のクロックを独立して用いるイン
タフェース方式を例にして説明したが、データ入力用及
びデータ出力用で共通のクロックを用いるインタフェー
ス方式であっても、基準電圧ＶREFのレベルを変更可能
に設定するための初期設定データが記録されるレジスタ
と、レジスタに記録された初期設定データにしたがって
基準電圧ＶREFのレベルを所定の値に設定するレベルシ
フト回路を有することで、上記と同様の効果を得ること
ができる。すなわち、本発明のデータ入出力回路は、基
準電圧と共に差動入力されるクロックに同期して高速に
データ転送を行うインタフェース方式に用いて好適であ
る。
【００４３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４４】基準電圧のレベルを変更可能に設定するた
めの設定データが記録されるレジスタと、レジスタに記
録された設定データにしたがって基準電圧のレベルを所
定の値に設定するレベルシフト回路とを有することで、
レジスタに記録される設定データを変更し、基準電圧の
値を変えることで差動出力である内部用クロックの位相
を調整することができるため、データの受信タイミング
で必要なセットアップタイムが得られるようになる。よ
って、クロックに対して遅れてデータが送信されても、
そのデータを確実に受け取ることができる。
めの設定データが記録されるレジスタと、レジスタに記
録された設定データにしたがって基準電圧のレベルを所
定の値に設定するレベルシフト回路とを有することで、
レジスタに記録される設定データを変更し、基準電圧の
値を変えることで差動出力である内部用クロックの位相
を調整することができるため、データの受信タイミング
で必要なセットアップタイムが得られるようになる。よ
って、クロックに対して遅れてデータが送信されても、
そのデータを確実に受け取ることができる。
【００４５】同様に、第１の基準電圧のレベルを変更可
能に設定するための第１の設定データが記録される第１
のレジスタと、第２の基準電圧のレベルを変更可能に設
定するための第２の設定データが記録される第２のレジ
スタと、第１のレジスタに記録された第１の設定データ
にしたがって第１の基準電圧のレベルを所定の値に設定
する第１のレベルシフト回路と、第２のレジスタに記録
された第２の設定データにしたがって第２の基準電圧の
レベルを所定の値に設定する第２のレベルシフト回路と
を有することで、データ入力用のクロックである入力用
クロック、及びデータ出力用のクロックである出力用ク
ロックを用いてデータ転送を行うインタフェース方式に
おいても、データを確実に受け取ることができる。
能に設定するための第１の設定データが記録される第１
のレジスタと、第２の基準電圧のレベルを変更可能に設
定するための第２の設定データが記録される第２のレジ
スタと、第１のレジスタに記録された第１の設定データ
にしたがって第１の基準電圧のレベルを所定の値に設定
する第１のレベルシフト回路と、第２のレジスタに記録
された第２の設定データにしたがって第２の基準電圧の
レベルを所定の値に設定する第２のレベルシフト回路と
を有することで、データ入力用のクロックである入力用
クロック、及びデータ出力用のクロックである出力用ク
ロックを用いてデータ転送を行うインタフェース方式に
おいても、データを確実に受け取ることができる。
【図１】本発明のデータ入出力回路の一構成例を示すブ
ロック図である。
ロック図である。
【図２】図１に示した第１のレベルシフト回路及び第２
のレベルシフト回路の一構成例を示す回路図である。
のレベルシフト回路の一構成例を示す回路図である。
【図３】図１に示したデータ入出力回路を備えた本発明
のインタフェース方式の一構成例を示すブロック図であ
る。
のインタフェース方式の一構成例を示すブロック図であ
る。
【図４】図１に示したデータ入出力回路の要部の動作波
形を示す図であり、同図（ａ）はデータ入力時の動作波
形を示すタイミングチャート、同図（ｂ）はデータ出力
時の動作波形を示すタイミングチャートである。
形を示す図であり、同図（ａ）はデータ入力時の動作波
形を示すタイミングチャート、同図（ｂ）はデータ出力
時の動作波形を示すタイミングチャートである。
【図５】データ入力用のクロック及びデータ出力用のク
ロックを用いる従来のインタフェース方式の構成を示す
ブロック図である。
ロックを用いる従来のインタフェース方式の構成を示す
ブロック図である。
【図６】図５に示したインタフェース方式が有する従来
のデータ入出力回路の構成を示すブロック図である。
のデータ入出力回路の構成を示すブロック図である。
【図７】図６に示した入力クロック用ＰＬＬ回路及び出
力クロック用ＰＬＬ回路の一構成例を示すブロック図で
ある。
力クロック用ＰＬＬ回路の一構成例を示すブロック図で
ある。
【図８】図６に示したデータ入出力回路の要部の動作波
形を示す図であり、同図（ａ）はデータ入力時の動作波
形を示すタイミングチャート、同図（ｂ）はデータ出力
時の動作波形を示すタイミングチャートである。
形を示す図であり、同図（ａ）はデータ入力時の動作波
形を示すタイミングチャート、同図（ｂ）はデータ出力
時の動作波形を示すタイミングチャートである。
１ マスタデバイス ２1、２2 スレーブデバイス ３ 終端装置 ４ クロック発生回路 ５ バス ６ 設定データ用インタフェースライン １１ 入力クロック用ＰＬＬ回路 １２ 出力クロック用ＰＬＬ回路 １３ 第１のフリップフロップ １４ 第２のフリップフロップ １５ セレクタ回路 １６ 第１のレベルシフト回路 １７ 第２のレベルシフト回路 １８ 第１のレジスタ １９ 第２のレジスタ ２０1〜２０11 スイッチ回路 ３１ 第１のクロックアンプ ３２ 可変遅延回路 ３３ クロックドライバ ３４ 第２のクロックアンプ ３５ 位相差検出回路 ３６ 位相比較回路
Claims (6)
- 【請求項１】 基準電圧と共に差動入力されるクロック
に同期してデータを送受信するためのデータ入出力回路
であって、 前記基準電圧のレベルを変更可能に設定するための設定
データが記録されるレジスタと、 前記レジスタに記録された設定データにしたがって前記
基準電圧のレベルを所定の値に設定するレベルシフト回
路と、を有するデータ入出力回路。 - 【請求項２】 前記基準電圧及び前記クロックが入力さ
れ、前記クロックに対して所定の位相遅延を有して成る
内部用クロックを生成する位相同期ループ回路をさらに
有する請求項１記載のデータ入出力回路。 - 【請求項３】 第１の基準電圧と共に差動入力されるデ
ータ入力用のクロックである入力用クロック、及び第２
の基準電圧と共に差動入力されるデータ出力用のクロッ
クである出力用クロックにそれぞれ同期してデータを送
受信するためのデータ入出力回路であって、 前記第１の基準電圧のレベルを変更可能に設定するため
の第１の設定データが記録される第１のレジスタと、 前記第２の基準電圧のレベルを変更可能に設定するため
の第２の設定データが記録される第２のレジスタと、 前記第１のレジスタに記録された前記第１の設定データ
にしたがって前記第１の基準電圧のレベルを所定の値に
設定する第１のレベルシフト回路と、 前記第２のレジスタに記録された前記第２の設定データ
にしたがって前記第２の基準電圧のレベルを所定の値に
設定する第２のレベルシフト回路と、を有するデータ入
出力回路。 - 【請求項４】 前記第１の基準電圧及び前記入力用クロ
ックが入力され、前記入力用クロックに対して所定の位
相遅延を有して成る内部入力用クロックを生成する入力
クロック用位相同期ループ回路と、 前記第２の基準電圧及び前記出力用クロックが入力さ
れ、前記出力用クロックに対して所定の位相遅延を有し
て成る内部出力用クロックを生成する出力クロック用位
相同期ループ回路と、をさらに有する請求項３記載のデ
ータ入出力回路。 - 【請求項５】 データ転送を管理するマスタデバイス
と、 請求項１または２記載のデータ入出力回路をそれぞれ備
え、前記マスタデバイスからの指示にしたがって前記マ
スタデバイスとの間でデータ転送を行う複数のスレーブ
デバイスと、 前記マスタデバイスから前記スレーブデバイスに前記設
定データを送信するための設定データ用インタフェース
ラインと、を有するインタフェース方式。 - 【請求項６】 データ転送を管理するマスタデバイス
と、 請求項３または４記載のデータ入出力回路をそれぞれ備
え、前記マスタデバイスからの指示にしたがって前記マ
スタデバイスとの間でデータ転送を行う複数のスレーブ
デバイスと、 前記マスタデバイスから前記スレーブデバイスに前記第
１の設定データ及び前記第２の設定データを送信するた
めの設定データ用インタフェースラインと、を有するイ
ンタフェース方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00128899A JP3226034B2 (ja) | 1999-01-06 | 1999-01-06 | インタフェース方式 |
| KR1020000000248A KR100331909B1 (ko) | 1999-01-06 | 2000-01-05 | 데이터 입/출력 회로 및 이 회로를 사용한 인터페이스시스템 |
| US09/478,194 US6346830B1 (en) | 1999-01-06 | 2000-01-05 | Data input/output circuit and interface system using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00128899A JP3226034B2 (ja) | 1999-01-06 | 1999-01-06 | インタフェース方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000200482A true JP2000200482A (ja) | 2000-07-18 |
| JP3226034B2 JP3226034B2 (ja) | 2001-11-05 |
Family
ID=11497279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00128899A Expired - Fee Related JP3226034B2 (ja) | 1999-01-06 | 1999-01-06 | インタフェース方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6346830B1 (ja) |
| JP (1) | JP3226034B2 (ja) |
| KR (1) | KR100331909B1 (ja) |
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| KR100680703B1 (ko) | 2005-08-25 | 2007-02-08 | 엘지전자 주식회사 | 고속 메모리 인터페이스 장치 |
| KR100837814B1 (ko) | 2006-12-22 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 |
| JP2012194686A (ja) * | 2011-03-15 | 2012-10-11 | Elpida Memory Inc | システム、システムにおける調整装置、およびシステムの制御方法 |
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| KR100689724B1 (ko) * | 2000-01-28 | 2007-03-09 | 후지쯔 가부시끼가이샤 | 핫 플러그에 대응한 클록 전환 회로 |
| KR100674905B1 (ko) * | 2001-03-19 | 2007-01-26 | 삼성전자주식회사 | 램버스 디램 반도체 장치의 신호 검출기 |
| KR100847759B1 (ko) * | 2001-04-25 | 2008-07-23 | 주식회사 하이닉스반도체 | 레지스터 칩 |
| KR100560644B1 (ko) * | 2002-01-09 | 2006-03-16 | 삼성전자주식회사 | 클럭 동기회로를 구비하는 집적회로장치 |
| DE10231433B4 (de) * | 2002-07-11 | 2006-02-09 | Infineon Technologies Ag | Schaltungsanordnung zur Steuerung lastabhängiger Treiberstärken |
| JP2004072680A (ja) * | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | 半導体集積回路 |
| US7573968B2 (en) * | 2004-11-30 | 2009-08-11 | Oki Semiconductor Co., Ltd. | Data transmission circuit with serial interface and method for transmitting serial data |
| US8611379B2 (en) * | 2010-08-20 | 2013-12-17 | Broadcom Corporation | Resonant clock amplifier with a digitally tunable delay |
| KR20150040540A (ko) * | 2013-10-07 | 2015-04-15 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 반도체 시스템 |
| CN109036322B (zh) * | 2018-09-26 | 2023-11-03 | 北京集创北方科技股份有限公司 | 输入缓冲器、控制方法、驱动装置以及显示装置 |
Family Cites Families (16)
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|---|---|---|---|---|
| US4808937A (en) * | 1986-07-15 | 1989-02-28 | Hayes Microcomputer Products, Inc. | Phase-locked loop for a modem |
| KR940011436B1 (ko) * | 1989-04-19 | 1994-12-15 | 가부시끼가이샤 히다찌세이사꾸쇼 | 자기디스크 기억장치 |
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| JPH0511863A (ja) | 1991-06-29 | 1993-01-22 | Nec Corp | 基準電圧発生回路 |
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| JP2792801B2 (ja) * | 1992-12-28 | 1998-09-03 | 三菱電機株式会社 | 半導体集積回路並びにその設計方法及び製造方法 |
| JP3043533B2 (ja) * | 1993-01-27 | 2000-05-22 | 日本電気アイシーマイコンシステム株式会社 | シフトレジスタ回路 |
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