KR0164389B1 - 동기 반도체 메모리 장치 - Google Patents

동기 반도체 메모리 장치 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 동기 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 반도체 메모리 장치에서 컬럼어드레스스트로우브 신호 레이턴시와는 상관없이 외부 명령을 받아들이는 입력쪽과 외부로 데이타를 출력시키는 출력쪽에만 시스템 클럭에 동기되어 동작하는 레지스터를 가지는 동기 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 시스템 클럭에 의해 동기되어 입력과 출력이 제어되고 외부에서 컬럼어드레스스트로우브 신호 레이턴시의 변경이 가능한 동기 반도체 메모리 장치에 있어서, 시스템으로 부터의 시스템 클럭에 응답하여 데이타를 일시저장하여 출력하는 제1레지스터와, 상기 제1레지스터에서 출력되는 신호를 입력하여 프리디코딩 신호를 출력하는 프리디코더와, 상기 프리디코더의 신호를 디코딩하는 디코더와, 상기 디코더로부터의 선택된 어드레스를 컬럼 선택 라인을 통해 입력받는 하나 이상의 쎌 어레이와, 상기 쎌 어레이로부터의 출력정보를 외부로 출력하기 위하여 상기 정보를 센싱증폭하는 하나 이상의 입출력 센스앰프와, 상기 입출력 센스앰프의 출력신호를 선택적으로 하나씩 출력하는 멀티플렉서와, 상기 시스템 클럭에 응답하여 소정의 과정들에 상응하는 지연시간 후에 소정의 제어를 위한 신호를 발생하는 지연수단과, 상기 컬럼어드레스스트로우브 신호 레이턴시에 따른 신호들에 응답하여 소정의 제어를 위한 클럭을 발생하는 클럭출력수단과, 상기 지연수단의 출력신호와 상기 클럭출력수단의 출력신호를 제어신호로 하여 상기 멀티플렉서의 출력신호를 일시 저장하는 제2레지스터와, 상기 제2레지스터의 출력데이타를 외부로 출력하는 데이타 출력 버퍼를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.

Description

동기 반도체 메모리 장치
제1도는 종래기술에 따른 데이타 전송경로의 블럭도.
제2도는 본 발명에 따른 데이타 전송경로의 블럭도.
제3도는 본 발명에 따른 병렬 레지스터로 구성된 데이타 전송경로를 나타내는 회로도.
본 발명은 동기 반도체 메모리 장치에 관한 것으로, 특히 입력단과 출력단에만 데이타의 일시저장을 위한 레지스터를 구비한 동기 반도체 메모리 장치에 관한 것이다.
외부 시스템 클럭(System Clock)에 동기되어 입력신호 및 출력신호가 입출력되는 반도체 메모리 장치에서 외부의 특정 명령인가로 컬럼어드레스스트로우브 신호 레이턴스(CAS Latency)의 변경이 가능한 경우, 반도체 메모리 내부에는 셋팅(Setting)된 컬럼어드레스스트로우브 신호 레이턴시에 의거하여 외부 독출(Read)명령인가 후 유효(Valid)한 출력신호를 출력하기 위한 외부 시스템 클럭에 동기되어 데이타를 저장하는 레지스터(Register)들이 컬럼어드레스스트로우브 신호 레이턴시와 상응한 수만큼 존재하게 된다. 그래서 각각의 레지스터들이 메모리 내부에 분포되어 있어 독출 명령인가 후부터 데이타(Data)가 메모리(Memory)밖으로 출력될 때까지의 경로에 컬럼어드레스스트로우브 신호 레이턴시에 상응하는 수만큼 적당한 위치에 놓여있다. 그래서 외부 시스템 클럭이 토글(Toggle)할때마다 한 단계(Stage)씩 데이타가 전송되어 최종적으로 데이타 출력버퍼(Data Output Buffer)를 통하여 출력되게 되어 있다.
전술한 바와 같은 방식으로 반도체 메모리가 제어되면, 각각의 레지스터들이 유효한 데이타를 저장할 수 있도록 레지스터가 열리는 시점과 유효한 데이타가 오는 시점을 잘 맞추어 주어야한다. 그리고 확실한 유효데이타를 각 레지스터들에 저장하기 위해 유효한 데이타가 도달한 시점보다 더 늦게 레지스터를 열어주는 것이 통상적으로 사용되고 있는 방법이다. 이렇게 되므로서 각 레지스터들의 온, 오프를 제어하는 것이 어려워지고 절대적인 데이타 출력 속도도 지연될 소지가 있다.
제1도는 종래 기술에 따른 데이타 전송경로의 블럭도이다. 제1도는 참조하면, 입력어드레스 Ai와 첫번째 클럭(CLK)이 입력되어 동작하는 제1레지스터와, 상기 제1레지스터에서 출력되는 명령 또는 정보에 해당되는 신호 CAi가 입력되어 프리디코딩 신호를 출력하는 프리디코더(Predecoder)와, 상기 프리디코더로부터 출력된 프리디코딩된 어드레스 신호 DCAij와 두번째 클럭에 의해 제어되어 동작하는 제2레지스터와, 상기 제2레지스터의 명령 또는 정보를 디코딩하는 디코더(Decoder)와, 상기 디코더로부터의 선택된 어드레스를 컬럼 선택 라인(Column Select Line)을 통해 입력받는 하나 이상의 쎌 어레이(Cell Array)와, 상기 쎌 어레이로부터의 출력정보를 외부로 출력하기 위하여 상기 정보를 센싱, 증폭하는 하나 이상의 입출력 센스앰프와, 상기 입출력 센스앰프의 출력신호인 DIOi에 응답하고 세번째 클럭에 제어되어 동작하는 제3레지스터와, 상기 제3레지스터의 저장된 정보들을 선택적으로 하나씩 출력하는 멀티플렉서(Multiplexer)와, 상기 멀티플렉서의 출력신호인 DBi에 응답하고 네번째 클럭에 의해 제어되어 저장된 정보를 출력하는 제4레지스터와, 상기 제4레지스터의 출력신호인 DOi를 외부로 출력하는 데이타 출력 버퍼(Data Output Buffer)로 구성되어 있다. 제1도에서 알 수 있듯이 컬럼어드레스스트로우브 신호 레이턴시가 4개의 클럭(CLK)이 되면 반도체 메모리 장치 내부의 데이타 경로상에는 4개의 시스템 클럭에 동기되어 온, 오프되는 레지스터가 존재한다. 그래서 첫번째 클럭(CLK)에서는 인가되는 명령(Command) 및 정보(Information)를 저장하기 위한 제1레지스터가 동작하게 되고, 두번째 클럭(CLK)에서는 제1레지스터에 저장된 데이타가 제2레지스터로 전달이되고, 세번째 클럭(CLK)에서는 역시 제2레지스터에 저장된 데이타를 제3레지스터로 전달되고, 네번째 클럭(CLK)에서 비로소 제4레지스터가 동작하여 입력명령이 인가된 후, 네개의 클럭 싸이클(Cycle)이 진행된 후에, 비로소 반도체 메모리로 부터 데이타가 밖으로 출력되게 된다. 따라서, 명령이나 정보가 입력되어 데이타가 출력되는 매 단계마다, 하나씩의 레지스터가 존재하여 명령이나 정보들을 일시저장한 후에 데이타를 출력함으로써, 각 레지스터의 온/오프를 제어하는 것이 어렵고, 또한 데이타 출력시간도 지연되는 문제점이 발생한다.
따라서, 본 발명의 목적은 반도체 메모리 장치에서 컬럼어드레스스트로우브 신호 레이턴시와는 상관없이 외부 명령을 받아들이는 입력쪽과 외부로 데이타를 출력시키는 출력쪽에만 시스템 클럭에 동기되어 동작하는 레지스터를 가지는 동기 반도체 메모리 장치를 제공하여, 상기의 문제점을 해소하는데 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 시스템 클럭에 의해 동기되어 입력과 출력이 제어되고 외부에서 컬럼어드레스스트로우브 신호 레이턴시의 변경이 가능한 동기 반도체 메모리 장치에 있어서, 시스템으로 부터의 시스템 클럭에 응답하여 데이타를 일시저장하여 출력하는 제1레지스터와, 상기 제1레지스터에서 출력되는 명령 또는 정보에 해당되는 신호 CAi가 입력되어 프리디코딩 신호를 출력하는 프리디코더와, 상기 프리디코더의 신호를 디코딩하는 디코더와, 상기 디코더로부터의 선택된 어드레스를 컬럼 선택 라인을 통해 입력받는 하나 이상의 쎌 어레이와, 상기 쎌 어레이로부터의 출력정보를 외부로 출력하기 위하여 상기 정보를 센싱, 증폭하는 하나 이상의 입출력 센스앰프와, 상기 입출력 센스앰프의 출력신호를 선택적으로 하나씩 출력하는 멀티플렉서와, 상기 시스템 클럭에 응답하여 소정의 과정들에 상응하는 지연시간 후에 소정의 제어를 위한 신호를 발생하는 지연수단과, 상기 컬럼어드레스스트로우브 신호 레이턴시에 따른 신호들에 응답하여 소정의 제어를 위한 클럭을 발생하는 클럭출력수단과, 상기 지연수단의 출력신호와 상기 클럭출력수단의 출력신호를 제어신호로 하여 상기 멀티플렉서의 출력신호를 일시 저장하는 제2레지스터와, 상기 제2레지스터의 출력데이타를 외부로 출력하는 데이타 출력 버퍼를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제2도는 본 발명에 따른 데이타 전송경로의 블럭도이다. 제2도를 참조하면, 입력어드레스 Ai와 제2클럭(CLK)이 입력되어 동작하는 제1레지스터 50과, 상기 제1레지스터 50에서 출력되는 명령 또는 정보에 해당되는 신호 CAi가 입력되어 프리디코딩하는 프리디코더(Predecoder) 100과, 상기 프리디코더 100으로 부터 출력된 프리디코딩된 어드레스 신호 DCAij에 응답하여 쎌 어레이 200의 행과 열을 선택하는 어드레스의 정보를 출력하는 디코더(Decoder) 150과, 상기 디코더 150으로부터의 선택된 어드레스를 컬럼 선택 라인(Column Select Line)을 통해 입력받는 쎌 어레이 200과, 상기 쎌 어레이로부터의 출력정보를 외부로 출력하기 위하여 상기 정보를 센싱, 증폭하여 출력하는 입출력 센스앰프 250과, 상기 입출력 센스앰프 250의 출력신호 DIOi에 응답하여 선택적으로 데이타를 하나씩 출력하는 멀티플렉서(Multiplexer) 300과, 상기 멀티플렉서 300의 출력신호 DBi에 응답하고 일정한 지연된 신호 RDTPi와 클럭출력 CLKDQi에 의해 제어되어 저장된 정보를 출력하는 제2레지스터 350과, 상기 제2레지스터 350의 출력신호 DOi를 입력받아 버퍼링하여 데이타를 외부로 출력하는 데이타 출력 버퍼(Data Output Buffer) 400과, 상기 제1클럭에 응답하여 지연된 신호 RDTPi를 상기 제2레지스터 350으로 보내는 지연CLK 450과, 상기 컬럼어드레스스트로우브 신호 레이턴시에 의해 제어받아 상기 제2레지스터 350으로 클럭출력 CLKDQi를 출력하는 클럭출력CLK 500으로 구성되어 있다. 제2도를 좀더 구체적으로 설명하면, 먼저 제1레지스터 50이 첫번째 시스템 클럭 예를들면 제1클럭에 동기되어 제1레지스터 50의 스위치가 열려 반도체 메모리 장치의 데이타 경로가 구동되게 된다. 그리고, 두번째 클럭이 다시 인가되면, 제1클럭과는 한주기 차이를 가지고 다시 레지스터가 동작하여 두번째로 주어진 명령에 해당한 정보를 저장하여 반도체 메모리 장치의 데이타 경로가 구동되는데 먼저 첫번째로 인가된 명령에 의해 데이타 경로상에서 진행되는 동작과 두번째 인가된 명령에 의한 동작이 시스템 클럭 주기 만큼 간격을 가지고 연속적으로 일어나게 된다. 그리고 이렇게 됨으로써 반도체 메모리 장치의 데이타 경로 내부에는 시스템 클럭의 주기를 가지고 움직이는 여러개의 데이타가 연속적으로 진행되게 된다.
또한, 출력단에는 제2레지스터 350이 위치하여 제2레지스터 350에 데이타가 저장되는 시점은 컬럼어드레스스트로우브 신호 레이턴시와 상응하여 반도체 메모리 장치로 부터 데이타를 출력하여야 하므로, 외부로 데이타를 출력하기 전에 데이타를 저장하였다가 컬럼어드레스스트로우브 신호 레이턴시에 맞게 스위치를 열어 밖으로 출력해야 한다. 제2레지스터 350의 특징은 제2레지스터 350에 데이타를 저장하는 스위치와 저장된 데이타를 다음단으로(외부로) 전달하는 스위치가 각각 별도의 각기 다른 신호에 의해 제어된다는 것이다. 즉, 저장을 하기위해 열어주는 스위치는 입력쪽에서 인가 명령을 저장한 제1클럭에서 일정시간 지연된 신호에 의해 제어된다. 또한 레지스터에 저장된 정보를 다음단으로 전달하기 위한 스위치의 제어는 컬럼어드레스스트로우브 신호 레이턴시와 상응하여 동작하게 되는데, 만약 컬럼어드레스스트로우브 신호 레이턴시가 4라면, 입력 명령인가후 3개의 클럭이 지난 다음에 시스템 클럭에 동기되어서 스위치를 열어준다. 그리고, 레지스터에 데이타 경로에서 진행되어오는 데이타를 저장하기 위한 스위치를 제어하기 위하여 명령이 인가될때 동기 되었던 클럭의 일정 지연시간을 구현할때는 제2도에 나타난 데이타 경로에 해당하는 로직(Logic)들을 그대로 복사하여 사용하고 또한 레이아웃(Layout)적으로도 버스라인(Bus Line)들의 길이를 모두 유사하게 넣어주어서 처음 클럭에 동기되어 데이타 경로상에서 제2레지스터에 도달하는 데이타의 속도와 똑같이 만들어 주어야 한다. 이렇게 함으로서 외부 전원전압이나 온도에 따른 데이타 속도의 변화와 스위치 제어신호의 변화가 같아져서 오동작을 없앨수 있는 효과가 있다.
그리고, 제2레지스터 350에는 컬럼어드레스스트로우브 신호 레이턴시 수와 상응한 레지스터들이 병렬로 연결되어 있고, 각각의 레지스터들이 순차적으로 동작을 하게 된다. 제3도는 본 발명에 따른 병렬 레지스터로 구성된 데이타 전송경로를 나타낸 회로도이다. 제3도를 참조하면, 시스템 클럭지연CKT 450에서 출력되는 지연신호 RDTPi(i=0,1,2,3)와 상기 지연신호 RDTPi의 반전신호에 의해 제어받아 멀티플렉서에서 출력되는 신호 DBi에 응답하여 출력신호를 출력하는 전송게이트 3,5,7,9와, 상기 지연신호 RDTPi를 반전시켜 상기 전송게이트들 3,5,7,9의 피모오스측에 각각 전송하는 인버터 21,31,41,51과, 상기 전송게이트 3,5,7,9의 출력신호를 일시저장하기 위한 인버터쌍들로 래치구성된 레지스터들 100과, 컬럼어드레스스트로우브 신호 레이턴시에 응답하여 클럭출력CKT 500에 의해 출력되는 신호 CLKDQi(i=0,1,2,3)와 상기 신호 CLKDQi의 반전된 신호에 의해 상기 레지스터들 100에 저장된 정보를 제어하여 각각 전송하기 위한 전송게이트 11,13,15,17과, 각각의 상기 전송게이트 11,13,15,17에 의해 출력된 신호를 일시저장하여 하나의 데이타 출력신호 DOi를 출력하기 위한 인버터 101,103으로 구성된 래치회로로 구성되어 있다. 제3도에서 알 수 있듯이 데이타 경로에서 전달되는 데이타가 각 레지스터들 100과 모두 스위치 예를들면 전송게이트 3,5,7,9를 통하여 병렬로 연결되어 있고, 레지스터에 데이타를 저장하기 위해 있는 스위치들은 순차적으로 클럭 주기의 간격을 가지고 온, 오프되게 된다. 그리고, 레지스터들 100에 저장된 데이타를 다음단으로 전달하기 위한 스위치들 예를들면 전송게이트 11,13,15,17의 동작은 컬럼어드레스스트로우브 신호 레이턴시와 상응한 수만큼의 클럭이 지난후 부터 역시 순차적으로 온, 오프된다.
따라서, 본 발명에서 종래 기술에서 사용하던 컬럼어드레스스트로우브 신호 레이턴시에 상응하는 레지스터들이 데이타 경로의 요소요소마다 존재하여 동작하는 것을, 반도체 메모리 장치의 입력쪽과 출력쪽에만 시스템 클럭에 동기되어 온, 오프되어 제어되는 레지스터를 두어서 종래의 반도체 메모리 장치 내부에서 매 시스템 클럭마다 데이타 경로상의 레지스터의 스위칭과 데이타의 출력 전송간의 레이스를 제어하던 단점을 없애게 되는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (2)

  1. 시스템 클럭에 의해 동기되어 입력과 출력이 제어되고 외부에서 컬럼어드레스스트로우브 신호 레이턴시의 변경이 가능한 동기 반도체 메모리 장치에 있어서, 시스템으로 부터의 시스템 클럭에 응답하여 데이타를 일시저장하여 출력하는 제1레지스터와, 상기 제1레지스터에서 출력되는 신호를 입력하여 프리디코딩 신호를 출력하는 프리디코더와, 상기 프리디코더의 신호를 디코딩하는 디코더와, 상기 디코더로부터의 선택된 어드레스를 컬럼 선택 라인을 통해 입력받는 하나 이상의 쎌 어레이와, 상기 쎌 어레이로부터의 출력정보를 외부로 출력하기 위하여 상기 정보를 센싱증폭하는 하나 이상의 입출력 센스앰프와, 상기 입출력 센스앰프의 출력신호를 선택적으로 하나씩 출력하는 멀티플렉서와, 상기 시스템 클럭에 응답하여 소정의 과정들에 상응하는 지연시간 후에 소정의 제어를 위한 신호를 발생하는 지연수단과, 상기 컬럼어드레스스트로우브 신호 레이턴시에 따른 신호들에 응답하여 소정의 제어를 위한 클럭을 발생하는 클럭출력수단과, 상기 지연수단의 출력신호와 상기 클럭출력수단의 출력신호를 제어신호로 하여 상기 멀티플렉서의 출력신호를 일시 저장하는 제2레지스터와, 상기 제2레지스터의 출력데이타를 외부로 출력하는 데이타 출력 버퍼를 구비함을 특징으로 하는 동기 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1레지스터 및 제2레지스터가 래치구조의 인버터쌍들로 구성함을 특징으로 하는 동기 반도체 메모리 장치.
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