KR100319892B1 - 데이터 출력 패스의 데이터 라인 상의 데이터를 래치하는 회로를 구비하는 반도체 메모리 장치 예컨대, 동기식 디램 및 이 반도체 메모리 장치의 데이터 래칭 방법 - Google Patents

데이터 출력 패스의 데이터 라인 상의 데이터를 래치하는 회로를 구비하는 반도체 메모리 장치 예컨대, 동기식 디램 및 이 반도체 메모리 장치의 데이터 래칭 방법 Download PDF

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Abstract

데이터 출력 패스의 데이터 라인 상의 데이터를 래치하는 회로를 구비하는 동기식 반도체 메모리 장치 및 이 동기식 반도체 메모리 장치의 데이터 래칭 방법이 개시된다. 본 발명은 클럭에 동기되어 복수개의 메모리 셀들을 가지는 메모리 셀 블락에서 선택되는 메모리 셀들의 데이터를 출력하는 동기식 반도체 메모리 장치에 있어서, 메모리 셀의 데이터를 센싱하는 센스앰프들과, 메모리 셀의 데이터를 래칭하는 데이터 출력 레지스터와, 센싱된 데이터를 데이터 출력 레지스터로 전송하도록 센스앰프와 데이터 출력 레지스터 사이를 연결하는 데이터 라인들과, 독출 명령을 동기하는 클럭에 응답하여 데이터 라인 상의 데이터 래치를 해제하고, 클럭의 다음 클럭에 응답하여 데이터 라인 상의 데이터를 래치하는 데이터 래치 신호를 발생하는 데이터 라인 래칭 회로를 구비한다.

Description

데이터 출력 패스의 데이터 라인 상의 데이터를 래치하는 회로를 구비하는 반도체 메모리 장치 예컨대, 동기식 디램 및 이 반도체 메모리 장치의 데이터 래칭 방법{Method and circuit for latching data line in the data output path of a synchronous semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 출력 패스의 데이터 라인 상의 데이터를 래치하는 회로를 구비하는 반도체 메모리 장치 예컨대, 동기식 디램 및 이 반도체 메모리 장치의 데이터 래칭 방법에 관한 것이다.
일반적인 반도체 메모리 장치들 예컨대, 동기식 디램(synchronous DRAM)들의 독출 동작에 있어서, 로우 어드레스(row address)는 칼럼 어드레스(column address)와 함께 특정된다. 칼럼 어드레스의 변화는 고정된 소정 시간 지연후에 데이터 출력 레지스터(data output register)를 인에이블시키는 타이밍 펄스를 제공하는 회로에 의하여 탐지된다(detected). 이 지연시간은 가장 긴 독출 명령을 수행하는 데 필요한 시간으로 프리차아징, 어드레스 디코딩, 센싱 또는 드라이빙 등에 소요되는 시간이다. 그리하여, 데이터 출력 레지스터에 래치된 데이터는 메모리 셀 어레이 블락 내에서 선택되는 메모리 셀의 데이터임을 나타낸다.
데이터 출력 패스는 메모리 셀에서 독출되는 데이터를 증폭하기 위하여 메모리 셀 어레이의 끝단에 위치하는 센스앰프 회로들을 포함한다. 센스앰프에 의하여 증폭된 데이터는 데이터 라인을 통하여 데이터 출력 레지스터로 전송된다. 데이터 출력 레지스터는 메모리 셀 어레이가 공정된 칩의 데이터 입출력 패드 가까이에 위치한다. 센스앰프와 데이터 출력 레지스터가 물리적으로 떨어져 있음은 메모리 셀에서 독출된 데이터가 유효한 시간과 데이터 출력 레지스터에서 데이터를 래치하는 시간 사이에 전달 지연을 초래한다.
독출된 새로운 데이터는 메모리 셀 어레이에서 이미 독출된 데이터가 데이터 출력 레지스터에 저장된 후에 래칭되어야 한다. 그런데, 전달 지연 때문에 데이터 출력 레지스터를 인에이블시키는 타이밍 펄스 보다 늦게 독출된 데이터가 데이터 라인으로 실리게 되면 독출된 데이터를 잃어버리게 된다. 즉, 데이터 출력 레지스터는 이전에 독출된 데이터의 유효 데이터 구간 동안에 데이터를 래치하지 못하여 이전 데이터를 잃어버리게 된다.
이와 같은 이전 데이터의 상실은 동기식 디램의 오동작의 원인이 된다. 그러므로, 동기식 디램의 데이터 출력 레지스터로 이어지는 데이터 출력 패스의 데이터 라인 상의 데이터를 래칭하는 데 있어서, 이전 데이터의 상실 없이 데이터 출력 레지스터로 데이터를 래칭하는 방법이 요구된다.
본 발명의 목적은 데이터 출력 패스의 데이터 라인 상의 데이터를 래치하는 회로를 구비하는 반도체 메모리 장치 예컨대, 동기식 디램을 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 메모리 장치의 데이터 출력 레지스터로의 데이터 래칭 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 데이터 래치 신호를 이용하여 데이터 라인의 유효 데이터 구간을 확보하는 반도체 메모리 장치를 나타낸다.
도 2는 도 1의 제1 데이터 라인 제어 회로를 구체적으로 나타내는 도면이다.
도 3은 도 1의 제2 데이터 라인 제어 회로를 구체적으로 나타내는 도면이다.
도 4는 도 1의 제3 데이터 라인 제어 회로를 구체적으로 나타내는 도면이다.
도 5는 도 1의 제1 데이터 출력 레지스터를 구체적으로 나타내는 도면이다.
도 6은 도 1의 제2 데이터 래치 신호를 발생하는 회로를 구체적으로 나타내는 도면이다.
도 7은 도 1의 제2 데이터 출력 레지스터를 구체적으로 나타내는 도면이다.
도 8은 도 1의 동작 타이밍도를 나타내는 도면이다.
도 9는 도 1의 데이터 라인 제어 회로의 다른 실시예를 나타내는 도면이다.
도 10은 도 9의 제1 데이터 라인 제어 회로를 나타내는 도면이다.
도 11은 도 1 및 도 9의 데이터 라인 제어 회로의 비교예를 나타내는 도면이다.
도 12는 도 11의 데이터 라인 제어 회로를 포함하는 반도체 메모리 장치의 동작 타이밍을 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 클럭에 동기되어 복수개의 메모리 셀들을 가지는 메모리 셀 블락에서 선택되는 상기 메모리 셀들의 데이터를 출력하는 동기식 반도체 메모리 장치에 있어서, 상기 메모리 셀의 데이터를 센싱하는 센스앰프들; 상기 메모리 셀의 데이터를 래칭하는 데이터 출력 레지스터; 상기 센싱된 데이터를 상기 데이터 출력 레지스터로 전송하도록 상기 센스앰프와 상기 데이터 출력 레지스터 사이를 연결하는 데이터 라인들; 및 독출 명령을 동기하는 상기 클럭에 응답하여 상기 데이터 라인 상의 데이터 래치를 해제하고, 상기 클럭의 다음 클럭에 응답하여 상기 데이터 라인 상의 데이터를 래치하는 데이터 래치 신호를 발생하는 데이터 라인 래칭 회로를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 클럭에 동기되어 복수개의 메모리 셀들을 가지는 메모리 셀 블락에서 선택되는 상기 메모리 셀들의 데이터를 연속으로 데이터 라인으로 출력하는 반도체 메모리 장치의 상기 데이터 라인 상의 데이터 래칭 방법에 있어서, 순차적으로 발생되는 상기 클럭에서 첫 번째 상기 클럭의 상승구간에 동기되는 독출 명령에 따라 상기 메모리 셀의 비트라인을 선택하는 칼럼 선택 신호가 활성화되는 단계; 상기 칼럼 선택 신호에 응답하여 상기 메모리 셀의 비트라인 데이터가 상기 데이터 라인으로 실리는 단계; 상기 첫 번째 클럭의 상승구간에 응답하여 상기 데이터 라인 상의 데이터 래치를 해제하는 단계; 및 상기 칼럼 선택 신호를 비활성화시키는 상기 클럭의 두 번째 상승구간에 응답하여 상기 데이터 라인 상의 데이터를 래치하는 단계를 구비한다.
이와 같은 본 발명은 데이터 라인 상의 데이터 유효 구간 내에 데이터 래치 신호가 활성화되기 때문에 데이터 출력 레지스터로 이어지는 데이터 출력 패스의 데이터 라인 상의 데이터를 데이터 상실 없이 래칭하게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 클럭에 동기되어 동작되는 동기식 디램을 예로 들어, 메모리 셀 데이터의 독출 명령(READ command)으로부터 클럭 2 사이클 후에 셀 데이터를 출력하는 카스 레이턴시 2(CAS LATENCY=2) 동작과 연속하여 4개의 셀 데이터들을 출력하는 버스트 길이 4(BURST LENGTH=4)에 대하여 기술된다.
제1 실시예
도 1은 본 발명의 일실시예에 따른 데이터 래치 신호(FRP)를 이용하여 데이터 라인의 유효 구간을 확보하는 반도체 메모리 장치를 나타낸다. 이를 참조하면, 반도체 메모리 장치(2)는 외부 클럭(XCLK)을 수신하여 클럭 동기의 기준 신호로 작용하는 내부 클럭 신호(PCLKi)을 발생하는 클럭 버퍼(10), 내부 클럭 신호(PCLKi)에 대하여 소정 시간 지연되는 클럭 지연 신호(PCLKj)를 발생하는 클럭 지연 회로(12), 외부로부터 어드레스 신호들(XAi)을 수신하여 로우 어드레스 스트로브 신호(/RAS, 미도시) 및 칼럼 어드레스 스트로브 신호(/CAS, 미도시)에 따라 로우 어드레스(RAi) 및 칼럼 어드레스(CAi)로 구분하는 어드레스 버퍼(14), 로우 어드레스(RAi)를 디코딩하여 메모리 셀 어레이 블락(22) 내 메모리 셀의 워드라인(미도시)을 선택하는 로우 디코더(16), 내부 클럭 신호(PCLKi), 클럭 지연 신호(PCLKj) 및 칼럼 어드레스(CAi)에 응답하여 메모리 셀 어레이 블락(22) 내 메모리 셀의 비트라인(미도시)을 선택할 수 있도록 지시하는 칼럼 선택 인에이블 신호(PCSLE) 및 비트라인(미도시) 선택을 해제하도록 지시하는 칼럼 선택 디세이블 신호(PCSLP)를 발생하는 칼럼 선택 제어 회로(20, 이하 'CSL 제어 회로'라고 칭함), 칼럼 어드레스(CAi)를 디코딩하고 칼럼 선택 인에이블 신호(PCSLE) 및 칼럼 선택 디세이블 신호(PCSLP)에 응답하여 메모리 셀 어레이 블락(22) 내 메모리 셀의 비트라인(미도시)을 선택하는 칼럼 선택 신호(CSLi)를 발생하는 칼럼 디코더(16), 메모리 셀 어레이 블락(22) 내 메모리 셀들의 데이터들을 센싱하는 비트라인 센스앰프(24), 칼럼 선택 신호(CSLi)에 해당되는 비트라인의 센싱된 데이터가 실리는 로컬 데이터 라인(26) 및 로컬 데이터 라인(26) 상의 데이터를 센싱하여 제1 데이터 라인(FDIOi)으로 전송하는 데이터 라인 센스 앰프(28)를 구비한다. 그리고, 반도체 메모리 장치(2)는 제1 데이터 라인(FDIOi) 상의 데이터를 래치하는 제1 데이터 래치 신호(FRP)를 제공하는 데이터 라인 제어 (30), 제1 데이터 래치 신호(FRP)에 응답하여 제1 데이터 라인(FDIOi)의 데이터를 제2 데이터 라인(SIOi)으로 전송하는 제1 데이터 출력 레지스터(40), 제2 데이터 라인(SIOi) 상의 데이터를 최종 데이터 라인(DIOi)으로 전송하는 제2 데이터 출력 레지스터(42) 및 최종 데이터 라인(DIOi) 상의 데이터를 출력 클럭(CLKDQ)에 응답하여 데이터 출력 패드(DQi)로 출력하는 출력 버퍼(44)를 더 구비한다. 데이터 라인 제어 회로(30)는 칼럼 선택 디세이블 신호(PCSLP)에 응답하여 제1 데이터 라인 제어 신호(FRP_C0)를 발생하는제1 데이터 라인 래칭 회로(32)와 칼럼 어드레스(CAi) 및 내부 클럭 신호(PCLKi)에 응답하여 제2 데이터 라인 제어 신호(FRP_C1)를 발생하는 제2 데이터 라인 제어 회로(34)와 제1 데이터 라인 제어 신호(FRP_C0) 및 제2 데이터 라인 제어 신호(FRP_C1)에 응답하여 제1 데이터 래치 신호(FRP)를 발생하는 제3 데이터 라인 제어 회로(36)로 구성된다.
도 2는 도 1의 제1 데이터 라인 제어 회로(32)를 구체적으로 나타내는 도면이다. 이를 참조하면, 제1 데이터 라인 제어 회로(32)는 '하이레벨'의 칼럼 선택 디세이블 신호(PCSLP)에 응답하여 '로우레벨'의 제1 데이터 라인 제어 신호(FRP_C0)를 발생하고, '로우'의 칼럼 선택 디세이블 신호(PCSLP)에 응답하여 '하이'의 제1 데이터 라인 제어 신호(FRP_C0)를 발생한다.
도 3은 도 1의 제2 데이터 라인 제어 회로(34)를 구체적으로 나타내는 도면이다. 이를 참조하면, 제2 데이터 라인 제어 회로(34)는 칼럼 어드레스들(CAi,CAiB), 라이트 인에이블 신호(PWR; write enable signal) 및 내부 클럭 신호(PCLKi)에 응답하여 제2 데이터 라인 제어 신호(FRP_C1)를 발생한다. 라이트 인에이블 신호(PWR)는 기입 명령어를 받아 기입동작 구간동안에 인에이블 되는 신호이다. 칼럼 어드레스들(CAi,CAiB)은 메모리 셀의 비트라인을 선택하는 칼럼 선택 신호(CSLi)를 발생시키는 데, 칼럼 어드레스들(CAi,CAiB) 중 '하이레벨'의 어느 칼럼 어드레스(CAi)에 응답하여 2-입력 노아 게이트(G2)의 출력인 노드 N1은 '로우레벨'이 된다. '로우레벨'의 노드 N1 및 '로우레벨'의 라이트 인에이블 신호(PWR)에 응답하여 2-입력 노아 게이트(G4)의 출력인 노드 N2는 '하이레벨'이된다. 따라서, 제2 데이터 라인 제어 회로(34)는 노드 N2가 '하이레벨'인 상태에서 내부 클럭 신호(PCLKi)의 '하이레벨'로 상승하는 구간에 응답하여 2-입력 낸드 게이트(G6)의 출력인 노드 N3가 '로우레벨'이 되고, '로우레벨'의 노드 N3는 인버터(INV1)를 통하여 제2 데이터 라인 제어 신호(FRP_C1)를 '하이레벨'로 한다. 반면, 제2 데이터 라인 제어 회로(34)는 노드 N2가 '하이레벨'인 상태에서 내부 클럭 신호(PCLKi)의 '로우레벨'로 하강하는 구간에 응답하여 제2 데이터 라인 제어 신호(FRP_C1)를 '로우레벨'로 전환한다.
도 4는 도 1의 제3 데이터 라인 제어 회로(36)를 구체적으로 나타내는 도면이다. 이를 참조하면, 제3 데이터 라인 제어 회로(36)는 제1 데이터 라인 제어 신호(FRP_C0) 및 제2 데이터 라인 제어 신호(FRP_C1)에 응답하여 제1 데이터 래치 신호(FRP)를 발생한다. 제1 데이터 라인 제어 신호(FRP_C0)가 '하이레벨'인 동안에, '하이레벨'의 제2 데이터 라인 제어 신호(FRP_C1)에 응답하여 엔모스 트랜지스터(TN1)가 '턴-온'되어 노드 N5는 '로우레벨'이 된다. '로우레벨'의 노드 N5는 래치(LAT1)에 의하여 그 전압레벨을 유지하면서 제1 데이터 래치 신호(FRP)를 '하이레벨'로 한다. 이 후, 제2 데이터 라인 제어 신호(FRP_C1)가 '로우레벨'이 되면 엔모스 트랜지스터(TN1)는 '턴-오프'되지만 노드 N5는 래치(LAT1)에 의하여 '로우레벨'의 전압레벨이 유지된다. 이 때, '로우레벨'의 제2 데이터 라인 제어 신호(FRP_C1)에 응답하여 피모스 트랜지스터(TP1)가 '턴-온'되어 노드 N4가 '하이레벨'이 되지만, '하이레벨'의 제1 데이터 라인 제어 신호(FRP_C0)에 의하여 피모스 트랜지스터(TP2)가 '턴-오프'된 상태이므로 '하이레벨'의 노드 N4는 노드 N5로전달되지 않는다.
계속하여, 제3 데이터 라인 제어 회로(36)는 제1 데이터 라인 제어 신호(FRP_C0)가 '로우레벨'로 바뀌면 피모스 트랜지스터(TP2)가 '턴-온'되어 '하이레벨'의 노드 N4는 노드 N5로 전달된다. '하이레벨'의 노드 N5는 래치(LAT1)에 의하여 제1 데이터 래치 신호(FRP)를 '로우레벨'로 전환시킨다.
도 5는 도 1의 제1 데이터 출력 레지스터(40)를 구체적으로 나타내는 도면이다. 이를 참조하면, 제1 데이터 출력 레지스터(40)는 제1 데이터 래치 신호(FRP)에 응답하여 제1 데이터 라인(FDIOi) 상의 데이터를 제2 데이터 라인(SDIOi)으로 전달한다. 제1 데이터 래치 신호(FRP)가 '하이레벨'인 동안 '하이레벨'의 제1 데이터 라인(FDIOi) 상의 데이터에 응답하는 2-입력 낸드 게이트(G12)의 출력인 노드 N7은 '로우레벨'이 된다. '로우레벨'의 노드 N7은 인버터(INV2)를 통하여 노드 8을 '하이레벨'로 한다. '하이레벨'의 노드 N8에 응답하여 엔모스 트랜지스터(TN10)가 '턴-온'되어 노드 N9는 '로우레벨'이 된다. '로우레벨'의 노드 N9는 래치(LAT2)에 의하여 제2 데이터 라인(SDIOi)으로 전달되어 제2 데이터 라인(SDIOi) 상의 데이터는 '하이레벨'이 된다.
그리고, 제1 데이터 출력 레지스터(40)는 '로우레벨'의 제1 데이터 라인(FDIOi) 상의 데이터도 제1 데이터 래치 신호(FRP)가 '하이레벨'인 동안에 2-입력 낸드 게이트(G10)의 출력인 노드 N6은 '로우레벨'이 되고, '로우레벨'의 노드 N6에 응답하여 피모스 트랜지스터(TP10)가 '턴-온'되어 노드 N9는 '하이레벨'이 된다. '하이레벨'의 노드 N9는 래치(LAT2)에 의하여 제2 데이터 라인(SDIOi)으로 전달되어 제2 데이터 라인(SDIOi) 상의 데이터는 '로우레벨'이 된다. 따라서, 제1 데이터 출력 레지스터(40)는 제1 데이터 래치 신호(FRP)가 '하이레벨'인 동안 제1 데이터 라인(FDIOi) 상의 데이터를 제2 데이터 라인(SDIOi)으로 전달한다.
도 6은 도 1의 제2 데이터 출력 레지스터(42)의 동작을 제어하는 제2 데이터 래치 신호(SRP)를 발생하는 회로를 나타내는 도면이다. 이를 참조하면, '로우레벨'의 카스 레이턴시 모드 신호(CL3)에 응답하는 트랜지스터(TN12)가 '턴-온'되어 노드 N10은 '로우레벨'이 된다. '로우레벨'의 노드 N10은 세단의 인버터들(INV10,INV11,INV12)을 거쳐서 제2 데이터 래치 신호(SRP)를 '하이레벨'로 셋팅한다. '하이레벨'로 셋팅되는 제2 데이터 래치 신호는 이 후에 설명될 제2 데이터 출력 레지스터(42)에서 제2 데이터 라인(SDIOi) 상의 데이터를 최종 데이터 라인(DIOi)으로 전달시킨다.
여기서, 본 실시예에서는 메모리 셀 데이터의 독출 명령(READ command)으로부터 클럭 2 사이클 후에 셀 데이터를 출력하라는 카스 레이턴시 2(CAS LATENCY=2) 동작을 수행하기 위하여 모드 셋트 레지스터(Mode Set Resisor:MRS)가 동작하게 되며, 이를 만족하기 위하여 카스 레이턴시 모드 신호(CL3)는 '로우레벨'로 셋팅된다. 만약에 카스 레이턴시가 3이 되면, 카스 레이턴시 모드 신호(CL3)는 '하이레벨'로 셋팅되어 전송게이트(TG1)를 '턴-온'시켜서 제2 데이터 래치 신호(SRP)는 내부 클럭 신호(PCLKi)에 따라 펄스로 발생된다.
도 7은 도 1의 제2 데이터 출력 레지스터(42)를 구체적으로 나타내는 도면이다. 이를 참조하면, 제2 데이터 출력 레지스터(42)는 '하이레벨'의 제2 데이터 래치 신호(SRP)에 응답하는 전송게이트(TG2)가 도통되어 제2 데이터 라인(SDIOi) 상의 데이터를 최종 데이터 라인(DIOi)으로 전달한다.
다시, 도 1을 참조하면, 최종 데이터 라인(DIOi) 상의 데이터는 출력 클럭(CLKDQ)에 응답하는 출력 버퍼(44)를 통하여 데이터 출력 패드(DQi)로 출력된다.
이와 같은 본 발명의 데이터 라인 제어 회로(30)를 구비하는 반도체 메모리 장치(2)의 동작을 도 8의 타이밍도를 참조하여 설명하면 다음과 같다.
우선, 외부로부터 수신되는 외부 클럭(XCLK, 도 1)에 따라 내부 클럭 신호(PCLKi)는 순차적으로 발생된다. 첫 번째 내부 클럭 신호(PCLKi)(①)에 동기되어 반도체 메모리 장치(2, 도 1)로 독출 명령(READ Command)이 수신된다. 첫 번째 내부 클럭 신호(PCLKi)의 상승구간에 응답하여 CSL 제어 회로(20, 도 1)에서는 소정의 펄스폭을 갖는 칼럼 선택 인에이블 신호(PCSLE)가 발생되며(ⓐ), 계속되는 내부 클럭 신호(PCLKi)에 따라 칼럼 선택 인에이블 신호(PCSLE)도 연속하여 발생된다. 또한, 첫 번째 내부 클럭 신호(PCLKi)의 상승구간에 응답하여 제2 데이터 라인 제어 회로(34, 도 3)에서는 제 2 데이터 라인 제어 신호(FRP_C1)가 '하이레벨'이 된다(ⓑ). 칼럼 선택 인에이블 신호(PCSLE)의 상승구간에 응답하여 칼럼 선택 신호( CSLi)는 '하이레벨'로 활성화된다(ⓒ).
이 후, 두 번째 내부 클럭 신호(PCLKi)(②)의 상승구간에 응답하여 CSL 제어 회로(20, 도 1)에서는 소정의 펄스폭을 갖는 칼럼 선택 디세이블 신호(PCSLP)가 발생되고(ⓓ), 계속되는 내부 클럭 신호(PCLKi)에 따라 칼럼 선택 디세이블신호(PCSLP)도 연속하여 발생된다. 칼럼 선택 디세이블 신호(PCSLP)의 '하이레벨'에 응답하여 칼럼 선택 신호(CSLi)는 '로우레벨'로 비활성화되고(ⓔ), 제1 데이터 라인 제어 회로(32, 도 2)에서는 제1 데이터 라인 제어 신호(FRP_C0)는 '로우레벨'이 된다(ⓕ).
칼럼 선택 신호(CSLi)의 '하이레벨' 구간에 응답하여 칼럼 선택 신호(CSLi)에 해당되는 메모리 셀의 비트라인 데이터가 제1 데이터 라인(FDIOi)으로 실린다(ⓖ,ⓗ). 제3 데이터 라인 제어 회로(36, 도 4)에서 '하이레벨'의 제2 데이터 라인 제어 신호(FRP_C1)에 응답하여 제1 데이터 래치 신호(FRP)는 '하이레벨'이 되고(ⓘ), '로우레벨'의 제1 데이터 라인 제어 신호(FRP_C0)에 응답하여 제1 데이터 래치 신호(FRP)는 '로우레벨'이 된다(ⓙ). 그리하여, 제1 데이터 래치 신호(FRP)는 t1 시간의 펄스폭을 갖는 데, 계속되는 내부 클럭 신호(PCLKi)에 따라 앞서 설명한 동작 순서(ⓐ~ⓙ)를 4차례 반복하여 제1 데이터 래치 신호(FRP)는 연속적으로 4개 발생된다. 이는 버스트 길이 4 규정을 만족하기 위하여 제공된다.
제1 데이터 출력 레지스터(40, 도 6)에서는 첫 번째의 제1 데이터 래치 신호(FRP)의 '하이레벨'에 응답하여 이 때의 제1 데이터 라인(FDIOi) 상의 데이터를 제2 데이터 라인(SDIOi)으로 전달하고(ⓚ), 연속되는 제1 데이터 래치 신호(FRP)의 '하이레벨'에 응답하여 각각의 제1 데이터 래치 신호(FRP)에 대응되는 제1 데이터 라인(FDIOi) 상의 데이터를 제2 데이터 라인(SDIOi)으로 전달한다(ⓛ,ⓜ,ⓝ).
마지막으로, 제2 데이터 라인(SDIOi)에 실리는 데이터는 제2 데이터 출력 레지스터(42, 도 7)를 거쳐서 출력 클럭(CLKDQ)에 응답하는 출력버퍼(44, 도 1)에 의하여 출력 패드(DQi)로 출력된다. 연속되는 각 출력 클럭(CLKDQ)의 '하이레벨'에 응답하여 각각의 출력 클럭(CLKDQ)에 대응되는 제2 데이터 라인(SDIOi) 상의 데이터를 출력 패드(DQi)로 출력된다. 이 때 독출 명령을 동기하는 클럭으로부터 2 사이클 후에 출력 패드(DQi) 상의 첫 번째 유효한 데이터가 존재하므로 카스 레이턴시 2 규정을 만족한다. 그리고, 출력 패드(DQi)로 첫 번째 데이터 출력 이후 연속하여 3개의 데이터가 출력되므로 바스트 길이 4의 규정 또한 만족한다.
이와 같이 본 실시예의 제1 데이터 래치 신호(FRP)를 이용하면 제1 데이터 라인(FDIOi) 상의 데이터 유효 구간 내에 제1 데이터 래치 신호(FRP)가 활성화되기 때문에 데이터 출력 레지스터들(40,42, 도 1)로 이어지는 데이터 출력 패스의 제1 데이터 라인(FDIOi) 상의 데이터를 래칭하는 데 있어서, 데이터 상실 없이 래칭하게 된다.
제2 실시예
도 9는 도 1의 데이터 라인 제어 회로(30)의 다른 실시예를 나타내는 도면이다. 이를 참조하면, 데이터 라인 제어 회로(130)는 도 1의 데이터 라인 제어 회로(30)와 동작상 거의 동일하며, 도 1의 제2 데이터 라인 제어 회로(34) 및 제3 데이터 라인 제어 회로(36)가 동일하게 포함된다. 다만, 도 1의 제1 데이터 라인 제어 회로(32)가 칼럼 선택 디세이블 신호(PCSLP)에 대하여 제1 데이터 라인 제어 신호(FRP_CO)를 발생하는 것과 달리 제1 데이터 라인 제어 회로(132)는 제2 데이터 라인 제어 회로(34)처럼 칼럼 어드레스(CAi) 및 내부 클럭 신호(PCLKi)에 응답하여제1 데이터 라인 제어 신호(FRP_CO)를 발생한다는 점에서만 차이가 있다. 제1 데이터 라인 제어 회로(132)는 도 10에 구체적으로 도시되어 있다.
도 10을 참조하면, 제1 데이터 라인 제어 회로(132)는 메모리 셀의 비트라인을 선택하는 칼럼 선택 신호(CSLi)를 발생시키는 칼럼 어드레스들(CAi,CAiB) 중 어느 칼럼 어드레스(CAi)의 '하이레벨'에 응답하여 2-입력 노아 게이트(G20)의 출력인 노드 N20은 '로우레벨'이 된다. '로우레벨'의 노드 N20은 '로우레벨'의 내부 클럭 신호(PCLKi)에 응답하는 전송게이트(TG10)를 통하여 노드 N21로 전달된다. '로우레벨'의 노드 N21은 래치(LAT5)에 의하여 그 전압레벨을 유지하며 노드 N22를 '하이레벨'로 한다. 이 때, 2-입력 낸드 게이트(G22)는 '로우레벨'의 내부 클럭 신호(PCLKi)에 응답하여 그 출력인 제1 데이터 라인 제어 신호(FRP_C0)를 '하이레벨'로 셋팅한다.
이 후, 내부 클럭 신호(PCLKi)의 '하이레벨'에 대하여 전송게이트(TG10)는 '오프'되지만 '로우레벨'의 노드 N21 및 '하이레벨'의 노드 N22는 래치(LAT5)에 의하여 그 전압레벨이 유지된다. 그리하여 '하이레벨'의 노드 N22 및 '하이레벨'의 내부 클럭 신호(PCLKi)에 응답하여 2-입력 낸드 게이트(G22)의 출력인 제1 데이터 라인 제어 신호(FRP_C0)는 '로우레벨'로 활성화된다.
따라서, 제1 데이터 라인 제어 회로(132)는 첫 번째 내부 클럭 신호(PCLKi)의 하강구간에서 '하이레벨'의 칼럼 어드레스를 래치한 후, 두 번째 내부 클럭 신호(PCLKi)의 상승구간에서 '로우레벨'의 제1 데이터 라인 제어 신호(FRP_C0)를 발생한다. 그러므로, 제1 데이터 라인 제어 신호(FRP_C0)는 도 1의 동작 타이밍도인도 8에서와 같이 두 번째 내부 클럭 신호(PCLKi)(②) '하이레벨' 구간에서 소정의 '로우레벨'의 펄스폭을 갖으며, 계속되는 내부 클럭 신호(PCLKi)에 따라 연속적으로 발생된다. 그러므로, 제1 데이터 라인 제어 회로(132)에서 발생되는 제1 데이터 라인 제어 신호(FRP_C0)는 도 8의 제1 데이터 라인 제어 신호(FRP_C0)와 동일한 타이밍으로 발생된다.
따라서, 본 실시예의 제1 데이터 라인 제어 회로(132)를 도 1의 제1 데이터 라인 제어 회로(32)로 대용하여도 제1 실시예와 마찬가지로 제1 데이터 래치 신호(FRP)는 제1 데이터 라인(FDIOi) 상의 데이터 유효 구간 내에 활성화되기 때문에 데이터 출력 레지스터들(40,42, 도 1)로 이어지는 데이터 출력 패스의 제1 데이터 라인(FDIOi) 상의 데이터를 래칭하는 데 있어서, 데이터 상실 없이 래칭하게 된다.
비교예
도 11은 도 1및 도 9의 데이터 라인 제어 회로(30,130)의 비교예를 나타내는 도면이다. 이를 참조하면, 본 비교예의 데이터 라인 제어 회로(34)는 도 3의 제2 데이터 라인 제어 회로(34)와 동일하다.
앞서 도 3에서 설명한 바와 같이, 제2 데이터 라인 제어 회로(34)는 '로우레벨'의 라이트 인에이블 신호(PWR) 및 '하이레벨'의 어느 칼럼 어드레스(CAi)에 대해 내부 클럭 신호(PCLKi)의 '하이레벨'로 상승하는 구간에 응답하여 제2 데이터 라인 제어 신호(FRP_C1)는 '하이레벨'이 되고, 내부 클럭 신호(PCLKi)의 '로우레벨'로 하강하는 구간에 응답하여 제2 데이터 라인 제어 신호(FRP_C1)는 '로우레벨'로 전환한다. 본 비교예에서 제2 데이터 라인 제어 신호(FRP_C1)는 데이터 래치 신호(FRP)를 의미한다. 따라서, 데이터 래치 신호(FRP)는 내부 클럭 신호(PCLKi)의 한 사이클 동안에 소정의 '하이레벨' 구간을 갖는 펄스 신호로 나타난다. 이 데이터 래치 신호(FRP)를 이용하여 데이터 출력 레지스터를 인에이블시키는 동작을 도 1의 반도체 메모리 장치(2)와 연관하여 설명하면, 도 12의 동작 타이밍도와 같이 나타난다.
도 12를 참조하면, 도 8의 동작 타이밍도에서 설명한 바와 동일하게 ⓐ에서 ⓔ까지의 동작이 이루어진다. 데이터 래치 신호(FRP)는 도 8의 제1 데이터 라인 제어 신호(FRP_C0)와 동일하게 나타난다. 그리고, 각 칼럼 선택 신호(CSLi)에 해당되는 메모리 셀 어레이 내 메모리 셀 데이터가 제1 데이터 라인(FDIOi)으로 실리게 되는 데, 예컨대, 제1 칼럼 선택 신호(CSL0)에 해당되는 메모리 셀의 위치가 제1 데이터 라인과 먼 경우 제1 칼럼 선택 신호(CSL0)에 해당되는 메모리 셀의 데이터는 제1 칼럼 선택 신호(CSL0)의 '하이레벨' 활성화에 대하여 다소 긴시간 지연 후에 제1 데이터 라인(FDIOi)으로 실리게 된다(ⓞ). 제2 내지 제4 칼럼 선택 신호(CSL1~CSL3)에 해당되는 메모리 셀 데이터들도 소정의 지연을 가지고 해당 칼럼 선택 신호(CSL1~CSL3)에 따라 제1 데이터 라인(FDIOi)으로 실리게 된다(ⓟ,ⓠ,ⓡ). 이 후, 제1 데이터 출력 레지스터(40, 도 1)는 데이터 래치 신호(FRP)에 응답하여 제1 데이터 라인(FDIOi) 상의 데이터를 래칭한다.
그런데, 첫 번째 데이터 래치 신호(FRP)가 활성화 동안에 제1 칼럼 선택 신호(CSL0)에 해당되는 메모리 셀 데이터(FDIO0)가 제1 데이터 라인(FDIOi)으로 아직실리지 않아서 제1 데이터 출력 레지스터(40, 도 1)는 무가치한(invalid) 데이터를 래치하게 되고(ⓢ), 제1 칼럼 선택 신호(CSL0)에 해당되는 메모리 셀 데이터(FDIO0)를 잃어버리게 된다. 무가치한 데이터는 제1 데이터 출력 레지스터(40, 도 1)의 출력인 제2 데이터 라인(SDIOi)으로 전달되고, 제2 데이터 라인(SDIOi) 상의 무가치한 데이터는 제2 출력 레지스터(42, 도 1) 및 출력 버퍼(44, 도 1)를 통하여 출력 클럭(CLKDQ)에 응답하여 출력 패드(DQi)로 출력된다(ⓦ). 그러므로, 본 실시예의 데이터 래치 신호(FRP)는 메모리 셀 데이터(FDIO0)의 유효 데이터 구간 내에 활성화 되지 못하여 메모리 셀 데이터(FDIO0)를 잃어버리는 결과를 초래하는 문제점을 지니다. 이는 본 발명의 제1 및 제2 실시예에 따른 데이터 래치신호(FRP)가 제1 데이터 라인(FDIOi) 상의 메모리 셀 데이터를 래치하는 데 있어서, 메모리 셀 데이터의 유효 데이터 구간 내에 활성화되어 데이터 상실없이 메모리 셀 데이터를 래치하기 때문에 안정적이라고 할 수 있다.
그리고, 제2 내지 제4 칼럼 선택 신호(CSL1~CSL3)에 해당되는 메모리 셀 데이터들(FDIO1~FDIO3)도 연속되는 데이터 래치 신호(FRP)의 활성화에 따라 제2 데이터 라인(SDIOi)으로 전달되고(ⓣ,ⓤ,ⓥ), 연속되는 출력 클럭(CLKDQ)에 응답하여 출력 패드(DQi)로 출력된다(ⓧ,ⓨ,ⓩ). 그러나, 제2 내지 제4 칼럼 선택 신호(CSL1~CSL3)에 해당되는 메모리 셀 데이터들(FDIO1~FDIO3)도 제1 칼럼 선택 신호(CSL0)에 해당되는 메모리 셀 데이터(FDIO0)처럼 다소 긴시간 지연 후에 제1 데이터 라인(FDIOi)으로 실리게 되면, 데이터 래치 신호(FRP)가 메모리 셀데이터(FDIO1~FDIO3)의 유효 데이터 구간 내에 활성화 되지 못하여 메모리 셀 데이터(FDIO1~FDIO3) 또한 상실될 수도 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 데이터 래치 신호를 이용하면 데이터 라인 상의 데이터 유효 구간 내에 데이터 래치 신호가 활성화되기 때문에 데이터 출력 레지스터로 이어지는 데이터 출력 패스의 데이터 라인 상의 데이터를 데이터 상실 없이 래칭하게 된다.

Claims (7)

  1. 클럭에 동기되어 복수개의 메모리 셀들을 가지는 메모리 셀 블락에서 선택되는 상기 메모리 셀의 데이터를 데이터 라인으로 출력하는 반도체 메모리 장치에 있어서,
    독출 명령을 동기하는 상기 클럭과 상기 독출 명령 신호에 응답하여 상기 데이터 라인 상의 데이터 래치를 해제하고, 상기 클럭의 다음 클럭에 응답하여 상기 데이터 라인 상의 데이터를 래치하는 데이터 래치 신호를 발생하는 데이터 라인 제어 회로; 및
    상기 데이터 래치 신호에 응답하여 상기 선택된 메모리 셀 데이터를 출력하는 출력 버퍼를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 데이터 래치 신호는
    상기 선택된 메모리 셀 데이터의 유효 데이터 구간 내에 활성화되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 클럭에 동기되어 복수개의 메모리 셀들을 가지는 메모리 셀 블락에서 선택되는 상기 메모리 셀들의 데이터를 출력하는 동기식 반도체 메모리 장치에 있어서,
    상기 메모리 셀의 데이터를 센싱하는 센스앰프들;
    상기 메모리 셀의 데이터를 래칭하는 데이터 출력 레지스터;
    상기 센싱된 데이터를 상기 데이터 출력 레지스터로 전송하도록 상기 센스앰프와 상기 데이터 출력 레지스터 사이를 연결하는 데이터 라인들;
    독출 명령을 동기하는 상기 클럭과 상기 독출 명령 신호에 응답하여 상기 데이터 라인 상의 데이터 래치를 해제하고, 상기 클럭의 다음 클럭에 응답하여 상기 데이터 라인 상의 데이터를 래치하는 데이터 래치 신호를 발생하는 데이터 라인 제어 회로; 및
    상기 데이터 래치 신호에 응답하여 상기 선택된 메모리 셀 데이터를 출력하는 출력 버퍼를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 데이터 라인 제어 회로는
    상기 메모리 셀의 비트라인 선택을 디세이블하는 칼럼 선택 디세이블 신호에 응답하여 상기 데이터 라인 상의 데이터를 래치하도록 제1 데이터 라인 제어 신호를 발생하는 제1 데이터 라인 제어 회로;
    상기 메모리 셀의 비트라인을 선택하는 해당 칼럼 어드레스에 대해 상기 클럭에 응답하여 상기 데이터 라인 상의 데이터 래치르 해제하는 제2 데이터 라인 제어 신호를 발생하는 제2 데이터 라인 제어 회로; 및
    상기 제2 데이터 라인 제어 신호에 의하여 활성화되고 상기 제1 데이터 라인 제어 신호에 의하여 비활성화되어 소정의 시간 폭을 갖는 상기 데이터 래치 신호를 발생하는 제3 데이터 라인 제어 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 데이터 라인 제어 회로는
    상기 클럭 및 상기 메모리 셀의 비트라인을 선택하는 칼럼 어드레스에 응답하여 상기 데이터 라인 상의 데이터를 래치하도록 제1 데이터 라인 제어 신호를 발생하되, 상기 클럭의 첫 번째 하강구간에서 상기 칼럼 어드레스를 래치한 후 상기 클럭의 두 번째 상승구간에서 상기 제1 데이터 라인 제어 신호를 발생하는 제1 데이터 라인 제어 회로;
    상기 메모리 셀의 비트라인을 선택하는 해당 칼럼 어드레스에 대해 상기 클럭에 응답하여 상기 데이터 라인 상의 데이터 래치를 해제하도록 제2 데이터 라인 제어 신호를 발생하는 제2 데이터 라인 제어 회로; 및
    상기 제2 데이터 라인 제어 신호에 의하여 활성화되고 상기 제1 데이터 라인 제어 신호에 의하여 비활성화되어 소정의 시간 폭을 갖는 상기 데이터 래치 신호를발생하는 제3 데이터 라인 제어 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 데이터 래치 신호는
    상기 선택된 메모리 셀 데이터의 유효 데이터 구간 내에 활성화되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  7. 클럭에 동기되어 복수개의 메모리 셀들을 가지는 메모리 셀 블락에서 선택되는 상기 메모리 셀들의 데이터를 연속으로 데이터 라인으로 출력하는 동기식 반도체 메모리 장치의 상기 데이터 라인 상의 데이터 래칭 방법에 있어서,
    순차적으로 발생되는 상기 클럭에서 첫 번째 상기 클럭의 상승구간에 동기되는 독출 명령에 따라 상기 메모리 셀의 비트라인을 선택하는 칼럼 선택 신호가 활성화되는 단계;
    상기 칼럼 선택 신호에 응답하여 상기 메모리 셀의 비트라인 데이터가 상기 데이터 라인으로 실리는 단계;
    상기 첫 번째 클럭의 상승구간에 응답하여 상기 데이터 라인 상의 데이터 래치를 해제하는 단계; 및
    상기 칼럼 선택 신호를 비활성화시키는 상기 클럭의 두 번째 상승구간에 응답하여 상기 데이터 라인 상의 데이터를 래치하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 라인 상의 데이터 래칭 방법.
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