KR100255511B1 - 이중센싱출력경로를구비한동기화메모리장치 - Google Patents

이중센싱출력경로를구비한동기화메모리장치 Download PDF

Info

Publication number
KR100255511B1
KR100255511B1 KR1019960067606A KR19960067606A KR100255511B1 KR 100255511 B1 KR100255511 B1 KR 100255511B1 KR 1019960067606 A KR1019960067606 A KR 1019960067606A KR 19960067606 A KR19960067606 A KR 19960067606A KR 100255511 B1 KR100255511 B1 KR 100255511B1
Authority
KR
South Korea
Prior art keywords
data
clock signals
clock signal
response
output buffer
Prior art date
Application number
KR1019960067606A
Other languages
English (en)
Other versions
KR19980048951A (ko
Inventor
장성준
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960067606A priority Critical patent/KR100255511B1/ko
Priority to US08/988,451 priority patent/US5901110A/en
Publication of KR19980048951A publication Critical patent/KR19980048951A/ko
Application granted granted Critical
Publication of KR100255511B1 publication Critical patent/KR100255511B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이터 출력 경로를 병렬로 구성하여 싸이클 타임을 줄일 수 있는 동기화 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 이중 데이터 전달 수단을 구비한 동기화 메모리 장치에 있어서, 데이터를 저장하는 다수의 메모리 셀; 다수의 짝수 클럭 신호 및 다수의 홀수 클럭 신호를 교대로 발생하기 위한 클럭 신호 발생 수단; 상기 다수의 짝수 클럭 신호 및 상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 출력 버퍼로 전달하기 위한 제1 데이터 전달 수단; 및 상기 제1 데이터 전달 수단에 병렬로 연결되며, 상기 다수의 짝수 클럭 신호 및 상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 상기 출력 버퍼로 전달하기 위한 제2 데이터 전달 수단을 포함하고, 상기 제1 데이터 전달 수단은, 상기 데이터를 증폭하기 위한 제1 센스 증폭 수단; 상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 상기 제1 센스 증폭 수단으로 전달하기 위한 제1 스위칭 수단; 증폭된 데이터를 저장하기 위한 제1 래치 수단; 및 상기 다수의 짝수 클럭 신호에 응답하여 래치된 데이터를 상기 출력 버퍼로 전달하기 위한 제1 스위칭 수단을 포함하며, 상기 제2 데이터 전달 수단은, 상기 데이터를 증폭하기 위한 제2 센스 증폭 수단; 상기 다수의 짝수 클럭 신호에 응답하여 상기 데이터를 상기 제2 센스 증폭 수단으로 전달하기 위한 제3 스위칭 수단; 증폭된 데이터를 저장하기 위한 제2 래치 수단; 및 상기 다수의 홀수 클럭 신호에 응답하여 래치된 데이터를 상기 출력 버퍼로 전달하기 위한 제4 스위칭 수단을 포함하되, 상기 제4 스위칭 수단은, 상기 제1 센스 증폭 수단이 상기 데이터를 증폭하고, 상기 증폭된 데이터를 래치하는 동안에 상기 제2 래치 수단에 저장된 데이터를 상기 출력 버퍼로 전달하고, 상기 제2 스위칭 수단은, 상기 제2 센스 증폭 수단이 상기 데이터를 증폭하고, 상기 증폭된 데이터를 래치하는 동안에 상기 제1 래치 수단에 저장된 데이터를 상기 출력 버퍼로 전달한다.

Description

이중 센싱 출력 경로를 구비한 동기화 메모리 장치{SYNCHRONOUS MEMORY WITH DUAL SENSING OUTPUT PATH}
본 발명은 반도체 동기화(synchronous) 메모리 장치의 출력 회로에 관한 것으로, 특히 이중 경로 센싱 출력 레지스터를 이용한 동기화 메모리 장치에서의 출력 회로에 관한 것이다.
일반적으로, 동기화 메모리 집적회로의 리드 경로 중 입력 레지스터를 포함하는 출력 회로는 반도체 메모리 장치의 내부에서 생성된 데이터를 외부로 출력하는 것을 제어하기 위하여 사용하는 회로로서 데이터를 얼마나 손실없이 빠르게 전달하느냐에 따라 메모리 장치의 성능이 결정된다.
도 1은 종래의 동기화 메모리 장치에서의 리드 동작을 설명하기 위한 블록 다이어그램도이다. 종래 기술은 일반적으로 동기화 메모리(SYNCHRONOUS MEMORY)에서 출력 레지스터(20)를 사용하고 있는데 이 레지스터는 외부의 K 클럭에 의해 제어되도록 하고 있다. 도면에 도시된 바와 같이, 이 동기화 메모리의 리드 경로 중 출력 부분은 워드라인(WL)이 온(on) 되어 메모리 셀 어레이(10)의 특정 셀이 선택되고 그 셀의 데이터를 Y_전송 게이트(12)를 통해 센스 앰프(14)에 전달하게 된다. 계속하여, 상기 센스 앰프(14)에 의해 증폭된 데이터는 두 개의 인버터(17, 19)로 구성된 래치(16)에 저장되고 외부 입력인 K 클럭에 의해 동작되는 출력 레지스터(20)의 입력으로 작용한다. 이 데이터는 K 클럭이 하이일 때 레지스터의 출력이 출력 버퍼(40)를 통해 출력된다.
그 동작이 도 2에 도시되어 있다. 먼저, 외부 클럭 K와 어드레스 신호로부터 워드라인이 엑티브되면, 선택된 셀 데이터는 노드 N1에서와 같이 출력되고, 이 출력은 센스 앰프에서 센싱하게 되어 노드 N2에서와 같은 출력 파형을 나타낸다.
노드 N2의 신호는 클럭 K의 하이 신호에 의해 온되는 출력 레지스터에 의해 노드 N3의 신호로 출력 버퍼에 전달되고, 이 출력은 출력 버퍼에 의해 외부(Dout)로 출력된다.
하지만, 이때 셀의 출력이 센스 앰프(14)를 통해 래치(16)에 전달되기 전에 레지스터(20)가 동작되면, 잘못된 데이터가 출력 버퍼(40)에 전달되고, 이는 외부에 잘못된 출력을 전달하게 된다. 그러므로, K 싸이클을 빠르게 할 수 없고 센스 앰프(14)의 출력이 래치(16)에 저장될 때까지 외부 신호인 K 클럭이 동작할 수 없다. 이는 싸이클 타임을 빠르게 할 수 없도록 하는 요인으로 작용하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 데이터 출력 경로를 병렬로 구성하여 싸이클 타임을 줄일 수 있는 동기화 메모리 장치를 제공하는 데에 그 목적이 있다.
도 1은 종래의 동기화 메모리 장치에서의 리드 동작을 설명하기 위한 블록 다이어그램도.
도 2는 상기 도 1의 각 노드별 신호 파형을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 동기화 메모리 장치에서의 리드 동작을 설명하기 위한 블록 다이어그램도.
도 4는 본 발명의 일실시예에 따른 상기 도 3의 각 노드별 신호 파형을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
70 : 클럭 발생부
80 : 센싱 출력 레지스터
82 : 제1 스위치 84 : 제1 센스 앰프
86, 88 : 제1 래치 92, 94 : 제2 스위치
102 : 제3 스위치 104 : 제2 센스 앰프
106, 108 : 제2 래치 112, 114 : 제4 스위치
상기 목적을 달성하기 위하여 본 발명은, 이중 데이터 전달 수단을 구비한 동기화 메모리 장치에 있어서, 데이터를 저장하는 다수의 메모리 셀; 다수의 짝수 클럭 신호 및 다수의 홀수 클럭 신호를 교대로 발생하기 위한 클럭 신호 발생 수단; 상기 다수의 짝수 클럭 신호 및 상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 출력 버퍼로 전달하기 위한 제1 데이터 전달 수단; 및 상기 제1 데이터 전달 수단에 병렬로 연결되며, 상기 다수의 짝수 클럭 신호 및 상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 상기 출력 버퍼로 전달하기 위한 제2 데이터 전달 수단을 포함하고, 상기 제1 데이터 전달 수단은, 상기 데이터를 증폭하기 위한 제1 센스 증폭 수단; 상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 상기 제1 센스 증폭 수단으로 전달하기 위한 제1 스위칭 수단; 증폭된 데이터를 저장하기 위한 제1 래치 수단; 및 상기 다수의 짝수 클럭 신호에 응답하여 래치된 데이터를 상기 출력 버퍼로 전달하기 위한 제1 스위칭 수단을 포함하며, 상기 제2 데이터 전달 수단은, 상기 데이터를 증폭하기 위한 제2 센스 증폭 수단; 상기 다수의 짝수 클럭 신호에 응답하여 상기 데이터를 상기 제2 센스 증폭 수단으로 전달하기 위한 제3 스위칭 수단; 증폭된 데이터를 저장하기 위한 제2 래치 수단; 및 상기 다수의 홀수 클럭 신호에 응답하여 래치된 데이터를 상기 출력 버퍼로 전달하기 위한 제4 스위칭 수단을 포함하되, 상기 제4 스위칭 수단은, 상기 제1 센스 증폭 수단이 상기 데이터를 증폭하고, 상기 증폭된 데이터를 래치하는 동안에 상기 제2 래치 수단에 저장된 데이터를 상기 출력 버퍼로 전달하고, 상기 제2 스위칭 수단은, 상기 제2 센스 증폭 수단이 상기 데이터를 증폭하고, 상기 증폭된 데이터를 래치하는 동안에 상기 제1 래치 수단에 저장된 데이터를 상기 출력 버퍼로 전달하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 동기화 메모리 장치에서의 리드 동작을 설명하기 위한 블록 다이어그램도이다.
도면을 참조하면, 본 발명의 동기화 메모리 장치는 토글 플립플롭을 구비하여 소정의 클럭을 발생시키는 클럭 발생기(70) 및 센싱 출력 레지스터(80)로 이루어진다. 이때, 상기 센싱 출력 레지스터(80)는 Y-전송 게이트(62)를 통과한 메모리 셀 어레이(60)로부터의 데이터를 전송하기 위한 2개의 경로를 가진다. 즉, 상기 센싱 출력 레지스터(80)는 병렬로 연결된 제1 센싱 출력단 및 제2 센싱 출력단을 구비한다.
그리고, 클럭 발생기(70)는 외부 동기 신호인 외부 클럭 K로부터 짝수(EVEN) 클럭(CKE)과 홀수(ODD) 클럭(CKO)을 구분하여 상기 센싱 출력 레지스터(80)를 제어한다.
상기 제1 센싱 출력단은 외부 클럭의 홀수 클럭인 CKO를 제어 입력으로하는 제1 스위치(82)와, 상기 제1 스위치(82)에 직렬 연결되어 출력을 센싱하는 제1 센스 앰프(84), 상기 제1 센스 앰프(84)의 출력을 래치시키는 제1 래치(86, 88)와, 외부 클럭의 짝수 클럭인 CKE를 제어 입력으로하여 상기 제1 래치(86, 88)의 출력을 받아 출력 버퍼(120)에 전달하는 제2 스위치(92, 94)로 구성된다.
상기 제2 센싱 출력단은 외부 클럭의 짝수 클럭인 CKE를 제어 입력으로하는 제3 스위치(102), 상기 제3 스위치(102)에 직렬 연결되어 출력을 센싱하는 제2 센스 앰프(104), 상기 제2 센스 앰프(104)의 출력을 래치시키는 제2 래치(106, 108), 외부 클럭의 홀수 클럭인 CKO를 제어 입력으로하여 상기 제2 래치의 출력을 받아 출력 버퍼(120)에 전달하는 제4 스위치(112, 114)로 구성된다. 여기서, 제1 센싱 출력단과 병렬로 구성되는 제2 센싱 출력단은 제1 센싱 출력단과 동일한 구성으로 이루어지는 데, 스위치의 제어신호에서만 차이점을 갖는다. 즉, 제3 스위치(102)는 짝수 K 클럭인 CKE의 제어를 받고, 제4 스위치(112, 114)는 홀수 K 클럭인 CKO의 제어를 받는다.
워드라인이 엑티브되면, 메모리 셀 어레이(60)의 특정 셀이 선택되고 그 셀의 데이터는 Y_전송 게이트(62)로 전달된다. 이때, 클럭 발생기(70)에 의해 홀수 K 클럭인 CKO가 발생되면 상기 셀의 데이터는 제1 센싱 출력단의 제1 센스 앰프(84)에 의해 증폭되고, 증폭된 데이터는 제1 래치(86, 88)에 저장된다. 이어서, 다음 사이클에 발생되는 짝수 K 클럭인 CKE에 응답하여 제2 스위치(92, 94)가 온되면 제1 래치(86, 88)에 저장된 상기 데이터가 출력 버퍼(120)로 전달된다. 반면, 클럭 발생기(70)에 의해 짝수 K 클럭인 CKE가 발생되면 상기 셀의 데이터는 제2 센싱 출력단의 제2 센스 앰프(104)에 의해 증폭되고, 증폭된 데이터는 이전에 래치된 데이터가 출력 버퍼(120)에 전달되는 동안 제2 래치(106, 108)에 저장된다.
도 4는 본 발명의 일실시예에 따른 상기 도 3의 각 노드별 신호 파형을 도시한 도면이다.
도면에 도시된 바와 같이, 외부에서 인가되는 동기 클럭 신호인 K와 어드레스 신호에 응답하여 클럭 발생기(70)로부터 K 클럭의 짝수와 홀수를 구분하는 CKE 및 CKO 신호가 발생되고, 어드레스 신호와 K 클럭신호에 의해 워드라인 신호가 발생되면 그 신호에 의해 셀 데이터가 노드 A의 파형과 같이 발생한다.
이때, CKE가 로우(low)상태에서 제3 스위치(102)는 워드라인(WL)의 출력이 E 노드에 전달되도록 한다. 제2 센스 앰프(104)가 센싱 후 노드 F에 데이터를 저장하고, CKO가 로우 상태가 되면 노드 F의 데이터를 노드 D에 전달하여 출력 버퍼(120)에 입력으로 동작하여, 데이터 출력(Dout)이 외부로 전달된다. 이때, 상기 CKE가 로우 상태에서 제2 센스 앰프(104)가 동작하는 동안 그 전 싸이클에서 이미 센싱된 데이터가 노드 C에 저장되어 있으므로 CKE의 신호에 의해 NMOS(92)와 PMOS(94)로 구성된 제1 스위치를 온(ON) 시켜 노드 C의 데이터를 노드 D를 거쳐 출력 버퍼(120)에 전달한다.
이러한 방법을 통해 계속적으로 반복하여 병렬 연결된 제2 스위치(92, 94)와 제4 스위치(112, 114)를 온(ON) 시키게 되고, 이와같은 연속적인 동작이 K 클럭에 의해 동기되어 리드 출력을 하게 된다. 이때, 워드라인(WL) 신호에서 센스 앰프 출력을 래치하는 데 걸리는 시간을 줄일 수 있으므로 전체 싸이클 타임을 33 % 정도 줄일 수 있어 동기화 메모리의 고속화가 구현될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명의 동기화 메모리 장치는, 센스 앰프 출력을 래치하는데 걸리는 시간을 줄임으로써 셀 데이터를 읽는 싸이클 타임을 종래 기술에 비해 33 % 정도 줄일 수 있는 효과가 있다.

Claims (11)

  1. 이중 데이터 전달 수단을 구비한 동기화 메모리 장치에 있어서,
    데이터를 저장하는 다수의 메모리 셀;
    다수의 짝수 클럭 신호 및 다수의 홀수 클럭 신호를 교대로 발생하기 위한 클럭 신호 발생 수단;
    상기 다수의 짝수 클럭 신호 및 상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 출력 버퍼로 전달하기 위한 제1 데이터 전달 수단; 및
    상기 제1 데이터 전달 수단에 병렬로 연결되며, 상기 다수의 짝수 클럭 신호 및 상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 상기 출력 버퍼로 전달하기 위한 제2 데이터 전달 수단을 포함하고,
    상기 제1 데이터 전달 수단은,
    상기 데이터를 증폭하기 위한 제1 센스 증폭 수단;
    상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 상기 제1 센스 증폭 수단으로 전달하기 위한 제1 스위칭 수단;
    증폭된 데이터를 저장하기 위한 제1 래치 수단; 및
    상기 다수의 짝수 클럭 신호에 응답하여 래치된 데이터를 상기 출력 버퍼로 전달하기 위한 제2 스위칭 수단을 포함하며,
    상기 제2 데이터 전달 수단은,
    상기 데이터를 증폭하기 위한 제2 센스 증폭 수단;
    상기 다수의 짝수 클럭 신호에 응답하여 상기 데이터를 상기 제2 센스 증폭 수단으로 전달하기 위한 제3 스위칭 수단;
    증폭된 데이터를 저장하기 위한 제2 래치 수단; 및
    상기 다수의 홀수 클럭 신호에 응답하여 래치된 데이터를 상기 출력 버퍼로 전달하기 위한 제4 스위칭 수단을 포함하되,
    상기 제4 스위칭 수단은,
    상기 제1 센스 증폭 수단이 상기 데이터를 증폭하고, 상기 증폭된 데이터를 래치하는 동안에 상기 제2 래치 수단에 저장된 데이터를 상기 출력 버퍼로 전달하고,
    상기 제2 스위칭 수단은,
    상기 제2 센스 증폭 수단이 상기 데이터를 증폭하고, 상기 증폭된 데이터를 래치하는 동안에 상기 제1 래치 수단에 저장된 데이터를 상기 출력 버퍼로 전달하는 것을 특징으로 하는 동기화 메모리 장치.
  2. 제 1 항에 있어서, 상기 클럭 신호 발생 수단은,
    외부 클럭 신호로부터 상기 짝수 클럭 신호 및 상기 홀수 클럭 신호를 발생하는 것을 특징으로 하는 동기화 메모리 장치.
  3. 제 1 항에 있어서, 상기 클럭 신호 발생 수단은,
    토글 플립플롭을 포함하는 것을 특징으로 하는 동기화 메모리 장치.
  4. 리드 동작 시 클럭 신호에 동기되는 이중 데이터 읽기 수단을 구비한 동기화 메모리 장치에 있어서,
    데이터를 저장하는 다수의 메모리 셀;
    다수의 짝수 클럭 신호 및 다수의 홀수 클럭 신호를 교대로 발생하기 위한 클럭 신호 발생 수단;
    상기 다수의 홀수 클럭 신호에 응답하여 상기 메모리 셀로부터의 상기 데이터를 증폭 및 래치하기 위한 제1 데이터 읽기 수단; 및
    상기 제1 데이터 읽기 수단에 병렬로 연결되며, 상기 다수의 짝수 클럭 신호에 응답하여 상기 메모리 셀로부터의 상기 데이터를 증폭 및 래치하기 위한 제2 데이터 읽기 수단을 포함하여 이루어지며,
    상기 제2 데이터 읽기 수단은,
    상기 제1 데이터 읽기 수단이 상기 데이터를 증폭 및 래치하는 동안에 상기 래치된 데이터를 출력 버퍼로 출력하고,
    상기 제1 데이터 읽기 수단은,
    상기 제2 데이터 읽기 수단이 상기 데이터를 증폭 및 래치하는 동안에 상기 래치된 데이터를 출력 버퍼로 출력하는 것을 특징으로 하는 동기화 메모리 장치.
  5. 제 4 항에 있어서, 상기 제1 데이터 읽기 수단은,
    상기 다수의 홀수 클럭 신호에 응답하여 상기 데이터를 제1 센스 증폭 수단으로 전달하기 위한 제1 스위칭 수단
    을 포함하여 이루어지는 동기화 메모리 장치.
  6. 제 5 항에 있어서, 상기 제2 데이터 읽기 수단은,
    상기 다수의 짝수 클럭 신호에 응답하여 상기 데이터를 제2 센스 증폭 수단으로 전달하기 위한 제2 스위칭 수단
    을 포함하여 이루어지는 동기화 메모리 장치.
  7. 제 6 항에 있어서, 상기 제1 데이터 읽기 수단은,
    제1 래치 수단을 포함하며,
    상기 제1 래치 수단에 의해 상기 래치된 데이터는,
    제1 제어 신호에 응답하여 상기 출력 버퍼로 전달되는 것을 특징으로 하는 동기화 메모리 장치.
  8. 제 7 항에 있어서, 상기 제2 데이터 읽기 수단은,
    제2 래치 수단을 포함하며,
    상기 제2 래치 수단에 의해 상기 래치된 데이터는,
    제2 제어 신호에 응답하여 상기 출력 버퍼로 전달되는 것을 특징으로 하는 동기화 메모리 장치.
  9. 제 4 항에 있어서, 상기 클럭 신호 발생 수단은,
    토글 플립플롭을 포함하는 것을 특징으로 하는 동기화 메모리 장치.
  10. 제 7 항에 있어서, 상기 제1 제어 신호는,
    상기 짝수 클럭 신호 또는 상기 짝수 클럭 신호에 동기된 임의의 신호인 것을 특징으로 하는 동기화 메모리 장치.
  11. 제 7 항에 있어서, 상기 제2 제어 신호는,
    상기 홀수 클럭 신호 또는 상기 홀수 클럭 신호에 동기된 임의의 신호인 것을 특징으로 하는 동기화 메모리 장치.
KR1019960067606A 1996-12-18 1996-12-18 이중센싱출력경로를구비한동기화메모리장치 KR100255511B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019960067606A KR100255511B1 (ko) 1996-12-18 1996-12-18 이중센싱출력경로를구비한동기화메모리장치
US08/988,451 US5901110A (en) 1996-12-18 1997-12-10 Synchronous memory with dual sensing output path each of which is connected to latch circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960067606A KR100255511B1 (ko) 1996-12-18 1996-12-18 이중센싱출력경로를구비한동기화메모리장치

Publications (2)

Publication Number Publication Date
KR19980048951A KR19980048951A (ko) 1998-09-15
KR100255511B1 true KR100255511B1 (ko) 2000-05-01

Family

ID=19488961

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960067606A KR100255511B1 (ko) 1996-12-18 1996-12-18 이중센싱출력경로를구비한동기화메모리장치

Country Status (2)

Country Link
US (1) US5901110A (ko)
KR (1) KR100255511B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6070201A (en) * 1996-09-26 2000-05-30 Matsushita Electric Industrial Co., Ltd. Alternate selection of virtual data buffer pathways
US6510503B2 (en) * 1998-07-27 2003-01-21 Mosaid Technologies Incorporated High bandwidth memory interface
JP2001167580A (ja) * 1999-12-07 2001-06-22 Toshiba Corp 半導体記憶装置
US6993105B1 (en) 2000-05-09 2006-01-31 Cypress Semiconductor Corp. Linearized digital phase-locked loop
US6417698B1 (en) * 2000-05-12 2002-07-09 Cypress Semiconductor Corp. Linearized digital phase-locked loop method
US6950484B1 (en) 2000-05-12 2005-09-27 Cypress Semiconductor Corp. Linearized digital phase-locked loop method
US6711226B1 (en) 2000-05-12 2004-03-23 Cypress Semiconductor Corp. Linearized digital phase-locked loop
US6535023B1 (en) 2000-05-12 2003-03-18 Cypress Semiconductor Corp. Linearized digital phase-locked loop method
US7319728B2 (en) * 2002-05-16 2008-01-15 Micron Technology, Inc. Delay locked loop with frequency control
US7826581B1 (en) 2004-10-05 2010-11-02 Cypress Semiconductor Corporation Linearized digital phase-locked loop method for maintaining end of packet time linearity
US7352649B2 (en) * 2005-07-21 2008-04-01 Micron Technology, Inc. High speed array pipeline architecture
KR100903372B1 (ko) * 2008-05-06 2009-06-23 주식회사 하이닉스반도체 반도체 메모리 소자
US8169851B2 (en) * 2010-02-26 2012-05-01 Elite Semiconductor Memory Technology Memory device with pseudo double clock signals and the method using the same
KR101147295B1 (ko) * 2010-10-28 2012-05-18 에스케이하이닉스 주식회사 반도체 장치의 리시버 회로 및 신호 수신방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003078A (ko) * 1994-06-30 1996-01-26 배순훈 위성방송 수신용 수신 컨버터

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791616A (en) * 1985-07-10 1988-12-13 Fujitsu Limited Semiconductor memory device
KR910008101B1 (ko) * 1988-12-30 1991-10-07 삼성전자 주식회사 반도체 메모리 소자의 피드백형 데이타 출력 회로
US5311471A (en) * 1989-11-27 1994-05-10 Kabushiki Kaisha Toshiba Semiconductor memory device
US5289413A (en) * 1990-06-08 1994-02-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device with high-speed serial-accessing column decoder

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003078A (ko) * 1994-06-30 1996-01-26 배순훈 위성방송 수신용 수신 컨버터

Also Published As

Publication number Publication date
KR19980048951A (ko) 1998-09-15
US5901110A (en) 1999-05-04

Similar Documents

Publication Publication Date Title
KR100255511B1 (ko) 이중센싱출력경로를구비한동기화메모리장치
US7065003B2 (en) Latency control circuit and method of latency control
KR100322530B1 (ko) 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법
KR100694440B1 (ko) 반도체기억장치
US7239576B2 (en) Memory device and method of controlling the same
KR970017659A (ko) 반도체 메모리 장치와 그 리이드 및 라이트 방법
JP2010092589A (ja) パイプラッチ回路を有するメモリ素子のデータ伝達方法
JP3180317B2 (ja) 半導体記憶装置
KR100307056B1 (ko) 양방향 시프트 레지스터, 상기 양방향 시프트 레지스터를 구비하는 어드레스 선택 회로 및 상기 어드레스 선택 회로를 구비하는 ｆｉｆｏ/ｌｉｆｏ 회로
KR950034777A (ko) 반도체 기억장치
KR100355229B1 (ko) 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치및 이에 적용되는 버퍼와 신호전송 회로
US7336554B2 (en) Semiconductor memory device having a reduced number of pins
KR20010005032A (ko) 데이터 출력 패스의 데이터 라인 상의 데이터를 래치하는 회로를 구비하는 반도체 메모리 장치 예컨대, 동기식 디램 및 이 반도체 메모리 장치의 데이터 래칭 방법
KR100358121B1 (ko) 반도체장치의 신호 입력회로
KR20040067467A (ko) 이중 데이터율 동기식 반도체 장치의 데이터 스트로브신호 발생 회로
KR930001229A (ko) 반도체 메모리 장치
JPH11176161A (ja) 同期式半導体メモリ装置及びデータ出力方法
US5778037A (en) Method for the resetting of a shift register and associated register
KR20020032081A (ko) 글로벌 입·출력라인 선택장치
KR100670694B1 (ko) 고속메모리장치의 출력인에블신호 생성장치
KR20000033086A (ko) 데이터 출력시 시간 지연을 감소시킬 수 있는 메모리장치 출력회로
KR970051398A (ko) 메모리 장치의 테스트 회로
KR0164389B1 (ko) 동기 반도체 메모리 장치
KR100436064B1 (ko) 반도체 메모리 소자의 래치 회로
US7656715B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130128

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140122

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee