JP2010092589A - パイプラッチ回路を有するメモリ素子のデータ伝達方法 - Google Patents

パイプラッチ回路を有するメモリ素子のデータ伝達方法 Download PDF

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Abstract

【課題】高速で安定な読出動作を実現し、データ歪み及び狭帯域幅によるエラーデータがSDRAMのパイプラッチ回路にラッチされるのを防止するメモリ素子のデータ伝達方法を提供すること。
【解決手段】メモリセルの出力データを感知及び増幅し、グローバル入出力ラインに連結されたデータ入出力感知増幅器と、グローバル入出力ラインの一端に位置し、データを貯蔵するパイプラッチとを備えるメモリ素子において、
グローバル入出力ラインと複数のパイプラッチのうちの第１パイプラッチとを連結して、第１パイプラッチにデータを貯蔵するステップと、
グローバル入出力ラインがイネーブルされてから一定時間後に、前記連結を遮断するステップと、
グローバル入出力ラインがプリチャージされる信号に応答して、グローバル入出力ラインと複数のパイプラッチのうちの第２パイプラッチとを連結して、第２パイプラッチにデータを貯蔵するステップとを含む。
【選択図】図６

Description

本発明は、DDR（Double Data Rate） SDRAM（Synchronous DRAM）に関し、特にDDR SDRAMにおける読み出し動作の間パイプラッチ入力信号を制御するための方法に関するものである。
周知のとおり、外部のシステムクロック信号に同期して動作するSDRAMは、動作速度を増加させるために広く用いられてきた。SDRAMは、クロックの上昇エッジに同期する反面、DDR DRAMは、外部のシステムクロック信号の上昇及び下降（falling）エッジに同期する。したがって、DDR SRAMは、クロック信号の周波数を増加させなくても、2倍程度に動作速度を増加させることができるので、次世代DRAMとして大きく脚光を浴びている。さらに、メモリセルから連続的に読み出したデータを処理するために、多数のパイプラインラッチ回路がSDRAMに用いられてきた。
図1は、セルデータを臨時に貯蔵するための多数のパイプラッチ回路が並列に配置されたウェーブパイプライン（Wave Pipeline）構造のデータ出力パスを示すブロック図である。
図1において、4個のパイプラッチ回路30〜33は、グローバル入出力ラインgio<0>、/gio<0>に並列に接続される。データ出力部130は、パイプラッチ制御信号 pcd及びパイプカウント信号pcntに応答してグローバル入出力ラインgio<0>、/gio<0>、パイプラッチ回路30〜33、及び出力駆動器131を介して伝達されたデータを出力する。パイプラッチ制御信号発生部150は、パイプラッチ回路30〜33をグローバル入出力ラインgio<0>、/gio<0>に選択的に連結するパイプラッチ制御信号pcdを発生する。グローバル入出力部110〜113は、セルアレイブロックから読み出したセルデータを伝達するためにセルアレイブロック及びデータ出力部130間に設けられる。パイプカウント信号pcntを発生するパイプカウント信号発生部170は、パイプラッチ回路30〜33を出力駆動部131に選択的に連結する。
データ出力部130は、パイプラッチ制御信号pcdに応答してグローバル入出力ラインgio<0>、/gio<0>をパイプラッチ回路30〜33に選択的に連結するための第1スイッチ手段20〜23、及びパイプカウント信号pcntに応答してパイプラッチ回路30〜33を出力駆動部131に選択的に連結するための第2スイッチ手段40〜43を含む。
グローバル入出力部110〜113は、増幅されたデータをグローバル入出力ラインgio<0>、/gio<0>に伝達するための多数の入出力感知増幅器（IOSA）、及びグローバル入出力ラインgio<0>、/gio<0>を電源電圧VCCにプリチャージするためのプリチャージ部からなる。図１では、グローバル入出力部110のみがデータ出力部130に連結されているが、各グローバル入出力部111〜113も、データ出力部130に連結されるべきである点に留意すべきである。
図2は、図1のパイプラッチ制御信号発生部150のブロック図である。パイプラッチ制御信号発生部150は、グローバル入出力ライン信号gio<0:3>、/gio<0:3>を組合せてパスゲート信号pcdincを発生させるパスゲート制御信号発生部330、及びパスゲート信号pcdincとパイプラッチイネーブル信号pcdenに応答してパイプラッチ回路30〜33のいずれか１つを選択するためにパイプラッチ制御信号pcd<0>、pcd<1>、pcd<2>、pcd<3>を発生させるパイプラッチ選択信号発生部350を含む。
パイプラッチ選択信号発生部350は、第1回路部360及び第2回路部370からなる。第1回路部360は、パスゲート信号pcdincにより制御される第1パストランジスタP10、P11、P12、P13、及びパスゲート信号pcdincの反転された信号により制御される第2パストランジスタP20、P21、P22、P23を含む。ノードN30〜N33において、第1回路部360の出力信号は、パイプラッチイネーブル信号pcdenと第2パストランジスタP20、P21、P22、P23からの出力信号を組合せるバッファ回路及びラッチにより発生される。第2回路部370は、第1回路部360及びパイプラッチイネーブル信号pcdenからの出力信号を使用するパイプラッチ制御信号pcd<0>、pcd<1>、pcd<2>、pcd<3>を出力する。
図3及び図4は、図1及び図2に示した多数のパイプラッチ回路及びパイプラッチ制御信号発生器を有するウェーブパイプラインの動作を示すタイミング図である。第1読み出し動作で、グローバル入出力部のいずれか１つに含まれている入出力感知増幅器（IOSA）がターンオンされてメモリセルブロックからのデータが伝達される時、プリチャージ部によりプリチャージされるグローバル入出力ラインgio<0>、/gio<0>のいずれか１つは、ハイレベルからローレベルに変わる。この場合、第1スイッチ手段20は、パイプラッチ制御信号発生部150からパイプラッチ制御信号pcd<0>によりターンオンされる。
データが所定の時間の間、パイプラッチ回路30に貯蔵されてから、グローバル入出力ラインプリチャージ信号gio＿prechargeは、ローレベルで活性化され、グローバル入出力ラインgio<0>、/gio<0>は、ハイレベルにプリチャージされ、パスゲート制御信号発生部330からのパスゲート信号pcdincは、プリチャージされたグローバル入出力ラインgio<0>、/gio<0>に応答してハイレベルとなり、ノードN30における信号は、ローレベルとなり、第1スイッチ手段20は、ノードN30における信号及びパイプラッチイネーブル信号pcdenに応答してハイレベルであるパイプラッチ制御信号pcd<0>によりディセーブルされる。
一方、ノードN31における信号は、ハイレベルであって、パイプラッチ制御信号pcd<1>は、ローレベルとなって第1スイッチ手段21がグローバル入出力ラインgio<0>、/gio<0>、及びパイプラッチ回路31間にデータ経路を形成できる。パイプラッチ制御信号pcd<1>は、パイプラッチ制御信号pcd<0>がディセーブルされるので、グローバル入出力ラインgio<0>、/gio<0>、及びパイプラッチ回路30間にデータ経路がターンオンされ、グローバル入出力ラインgio<0>、/gio<0>、及びパイプラッチ回路31が同時にターンオフされるという事実に留意すべきである。
同様の方式で、入出力感知増幅器のいずれか１つは、他の読み出し動作で選択され、セルデータが前述した手順を介してパイプラッチ回路31に貯蔵され、スイッチ手段21は、ハイレベルであるパイプラッチ制御信号pcd<1>によりディセーブルされる。第3及び第4読み出し動作は、パイプラッチ回路32、33の各々により実行される。パイプラッチ回路30〜33に貯蔵されたデータは、パイプカウント信号pcnt<0:3>に応答して出力駆動器131を介して出力される。
しかし、パイプラッチ回路を使用する前述した読み出し動作は、入出力感知増幅器及びパイプラッチ回路30〜33間の距離が変わらないので、いくつかの欠点を持っている。すなわち、パイプラッチラインから遠く離れて位置したデータ入出力感知増幅器により伝達されたデータは、低伝送率及び狭い帯域幅を有するので、入出力感知増幅器の位置によってデータス歪みが発生し得る。このような歪みは、繰り返された読み出し動作で発生する事もあり得るし、特に、高集積及び高速メモリ素子で発生し得る。
さらに、高速動作に基づいて動作周波数が速い場合、以前のデータ及び次のデータ間の時間間隔がさらに狭くなって、帯域幅がデータ歪みのため一定にならないので、２つのデータが互いに干渉し得る。例えば、グローバル入出力ラインがパイプラッチ回路から分離される前に次の読み出し動作が発生する場合、誤って読み出されたデータがパイプラッチ回路に貯蔵され得る。
したがって、本発明は、高速で安定した読み出し動作を遂行する向上したメモリ素子のデータ伝達方法を提供することにその目的がある。
また、本発明は、データ歪み及び狭い帯域幅によるエラーデータがSDRAMのパイプラッチ回路にラッチされることを防止可能なメモリ素子のデータ伝達方法を提供することにその目的がある。
上記目的を達成するため、本発明は、メモリセルから出力されたデータを感知及び増幅し、グローバル入出力ラインに並列に連結された複数のデータ入出力感知増幅器と、上記グローバル入出力ラインの一端に位置し、上記データの伝達を受けて貯蔵する複数のパイプラッチとを備えるメモリ素子のデータ伝達方法であって、
上記グローバル入出力ラインと上記複数のパイプラッチのうちの第１パイプラッチとを連結して、上記第１パイプラッチにデータを貯蔵するステップと、
上記グローバル入出力ラインがイネーブルされてから一定時間後に、上記グローバル入出力ラインと上記第１パイプラッチとの連結を遮断するステップと、
上記グローバル入出力ラインがプリチャージされる信号に応答して、上記グローバル入出力ラインと上記複数のパイプラッチのうちの第２パイプラッチとを連結して、上記第２パイプラッチにデータを貯蔵するステップとを含んで成るメモリ素子のデータ伝達方法を提供する。
上記したとおり、本発明にかかるパイプラッチディセーブル制御部を介するデータ伝達方法は、データが完全にロードされた後にパイプラッチ回路をディセーブルすることで、データ伝送により引き起こされる誤りを防止する。したがって、本発明は、データ歪みによりデータ帯域幅が不安定となることを防止してメモリ素子の信頼性を向上することが可能となる。
セルデータを一時的に貯蔵する多数のパイプラッチ回路が並列に配置されたウェーブパイプラインのデータ出力パスを示すブロック図である。 図１に示したパイプラッチ制御信号発生部を示すブロック図である。 図１に示した多数のパイプラッチ回路を有するウェーブパイプラインの動作を示すタイミング図である。 図２に示したパイプラッチ制御信号発生部の動作を示すタイミング図である。 本発明にかかるメモリ素子のデータ伝達方法を実施するためのパイプラッチ制御信号発生部を示すブロック図である。 図５に示したパイプラッチ制御信号発生部の動作を示すタイミング図である。
以下、添付した図面を参照して本発明の望ましい一実施例を詳細に説明する。
図5は、本発明にかかるメモリ素子のデータ伝達方法を実施するためのパイプラッチ制御信号発生部のブロック図である。図5に示したように、本パイプラッチ制御信号発生部150は、グローバル入出力ライン信号gio<0:3>、/gio<0:3>と、パイプラッチイネーブル信号pcdenとを組合せてパスゲート信号pcdincを発生するパスゲート信号発生部530、パスゲート信号pcdincに応答して図1のパイプラッチ回路30〜33のいずれか１つを選択するためにパイプラッチ制御信号pcd<0>、pcd<1>、pcd<2>、pcd<3>を発生するパイプラッチ選択信号発生部550、パイプラッチイネーブル信号pcden、及びパイプラッチディセーブル制御信号pcdctrlを含む。
パイプラッチ選択信号発生部550は、第1回路部560、第2回路部570、及びパイプラッチディセーブル制御部580を含む。第1回路部560は、パスゲート信号pcdincにより制御される第1パストランジスタP60、P61、P62、P63、及びパスゲート信号pcdincの反転された信号により制御される第2パストランジスタP70、P71、P72、P73を含む。ノードN50〜N53で、第1回路部560の出力信号は、パイプラッチイネーブル信号pcdenと、第2パストランジスタP70、P71、P72、P73からの出力信号を組合せるラッチ及びバッファ回路により生成される。
第2回路部570は、第1回路部560からの出力信号、パイプラッチイネーブル信号pcden、及びパイプラッチディセーブル制御信号pcdctrlをNANDしてパイプラッチ制御信号pcd<0>、pcd<1>、pcd<2>、pcd<3>を出力する。
パイプラッチディセーブル制御部580は、反転されたパスゲート信号/pcdincを発生させるためのインバータINV50、多数のインバータIINV51、INV52、INV53、INV54、及びキャパシタとしての多数のPMOSとNMOSトランジスタとを有する遅延部、遅延された信号及びインバータINV50からの出力信号を受信するNANDゲートND50を含む。
図6は、図5に示したパイプラッチ制御信号発生部の動作を示すタイミング図である。
もし、パイプラッチイネーブル信号pcdenが第1読み出し動作が実行される前に、ローレベルに維持されるならば、パイプラッチ選択信号発生部550のノードN50の信号は、ハイレベルとなり、ノードN51、N52、N53の他の信号は、ローレベルとなる。第1読み出し動作が実行される時、ハイレベルで活性化されるパイプラッチイネーブル信号pcdenは、パイプラッチ選択信号発生部550に印加されて第1パストランジスタP60からの出力信号と組合わせられる。組合わせられた全ての信号、ノードN50における信号及びパイプラッチディセーブル制御信号pcdctrlは、ハイレベルとなる。したがって、パイプラッチ制御信号pcd<0>のみがローレベルとなる。
入出力感知増幅器のいずれか１つがターンオンされ、グローバル入出力ラインgio<0>、/gio<0>のいずれか１つがハイレベルからローレベルとなる時、パスゲート信号pcdincは、ローレベルとなる。このローレベルを有するパスゲート信号pcdincは、パイプラッチディセーブル制御部580に印加される。
一方、NANDゲートND50は、インバータINV50により反転されたハイレベルのパスゲート信号pcdinc、及びインバータとトランジスタとにより遅延されたハイレベルの信号を受信してローレベル信号を出力する。
パイプラッチディセーブル制御信号pcdctrlがハイレベルからローレベルになる時、第1スイッチ手段20は、ハイレベルとなるパイプラッチ制御信号pcd<0>によりディセーブルされる。したがって、パイプラッチ制御信号pcd<0>によりグローバル入出力ラインgio<0>、/gio<0>、及びパイプラッチ回路間に形成されたデータ伝送時間は、パイプラッチディセーブル制御部580における遅延時間と同じである。すなわち、パイプラッチイネーブル時間は、パイプラッチディセーブル制御部580における遅延時間により決定され、データをパイプラッチ回路に伝達するのに充分な遅延時間は、最も遠くにある入出力感知増幅器に基づいて決定される。データ伝達は、グローバル入出力ラインgio<0>、/gio<0>のプリチャージに同期しないことに留意すべきである。すなわち、グローバル入出力ラインgio<0>、/gio<0>は、イネーブルされ、そのデータ伝達は、パイプラッチディセーブル制御部580により決定される遅延時間以後にディセーブルされる。所定の時間以後に、グローバル入出力ラインgio<0>、/gio<0>のいずれか１つは、ローレベルとなり、ローレベルで活性化されるグローバル入出力ラインプリチャージ信号gio＿prechargeは、ローレベルにグローバル入出力ラインgio<0>、/gio<0>をプリチャージする。
グローバル入出力ラインgio<0>、/gio<0>がハイレベルにプリチャージされる時、パスゲート信号発生部530から出力されるパスゲート信号pcdincがハイレベルとなって、ノードN51の信号及びパイプラッチディセーブル制御信号pcdctrlがハイレベルとなり、ノードN51の信号及びパイプラッチイネーブル信号pcdenに応答して、ローパイプラッチ制御信号pcd<1>がスイッチ手段21をイネーブルさせることとなる。伝達されたデータは、パイプカウント信号pcntに応答して出力駆動器131により出力される。
第2読み出し動作において、上述した方式で入出力感知増幅器のいずれか１つが活性化される時、パイプラッチ回路31〜33がデータを貯蔵する。
本発明の技術思想は、上記の通り好ましい実施例によって具体的に記述されたが、上記の実施例は、その説明のためのものであって制限のためのものではないことに留意されるべきである。また、本発明の技術分野における通常の専門家であるならば、本発明の技術思想の範囲内で種々の変更が可能であることを理解することができる。
３０〜３３ パイプラッチ回路
１５０ パイプラッチ制御信号発生部
５３０ パスゲート信号発生部
５５０ パイプラッチ選択信号発生部

Claims (2)

  1. メモリセルから出力されたデータを感知及び増幅し、グローバル入出力ラインに並列に連結された複数のデータ入出力感知増幅器と、上記グローバル入出力ラインの一端に位置し、上記データの伝達を受けて貯蔵する複数のパイプラッチとを備えるメモリ素子のデータ伝達方法であって、
    上記グローバル入出力ラインと上記複数のパイプラッチのうちの第１パイプラッチとを連結して、上記第１パイプラッチにデータを貯蔵するステップと、
    上記グローバル入出力ラインがイネーブルされてから一定時間後に、上記グローバル入出力ラインと上記第１パイプラッチとの連結を遮断するステップと、
    上記グローバル入出力ラインがプリチャージされる信号に応答して、上記グローバル入出力ラインと上記複数のパイプラッチのうちの第２パイプラッチとを連結して、上記第２パイプラッチにデータを貯蔵するステップとを含んで成るメモリ素子のデータ伝達方法。
  2. 上記一定時間は、
    上記データ入手力感知増幅器から出力されるデータの帯域幅が上記パイプラッチに十分に伝達され得る時間の間であることを特徴とする請求項１に記載のメモリ素子のデータ伝達方法。
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