JP2005196935A - 高速にデータアクセスをするための半導体メモリ装置 - Google Patents

Abstract

【課題】ビットラインセンスアンプ部の回路面積を減らしながら、内部的なデータ伝送速度をさらに早くできるメモリ装置を提供すること。
【解決手段】複数の単位セルをそれぞれ備えるＮ個のセルブロックと、前記Ｎ個のセルブロックの両側にそれぞれ備えられたＮ+１個の共有型ローカルビットラインセンスアンプ部と、前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第１及び第２グローバルビットラインセンスアンプ部と、前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第１データは、前記第１グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第２データは、前記第２グローバルセンスアンプ部に伝送するためのデータ信号伝送部とを備える。
【選択図】図３

Description

本発明は半導体メモリ装置に関し、特にデータの伝送速度を上げて高速にデータアクセスできるメモリ装置に関する。

半導体メモリ装置は、複数の単位セルを備え複数のデータを格納することができる半導体装置である。最も広く用いられるＤＲＡＭは、キャパシタに電荷を蓄積することでデータを格納することができるメモリ装置であって、キャパシタとスイッチとの役割を行うＭＯＳトランジスタが一つの単位セルを構成している。

メモリ装置は、技術が発達するにつれてより高速に動作するように、より高集積化されるように発展してきた。

メモリ装置、特にＤＲＡＭの高集積化のためには、面積の大部分を占める複数の単位セルからなるセルブロックの面積を減らすことが必要であって、このために各単位セルを最大限小さく作るようになった。すなわち、単位セルを構成するキャパシタをデータが維持され得る程度の最小限の電荷量だけを蓄積するように構成する。キャパシタに格納された電荷量が非常に小さいため、単位セルに格納されたデータを維持する信号を外部に出力する時には、増幅して出力するようになるが、この時感知/増幅する回路がビットラインセンスアンプである。

通常、ビットラインセンスアンプは２個のＮＭＯＳトランジスタと２個のＰＭＯＳトランジスタを備えて、ビットラインとビットラインバーとに印加される信号の差を感知して増幅する。

初期には、一つの単位セルに一つのビットラインセンスアンプが対応するようにメモリ装置が構成された。しかし、ＤＲＡＭが高集積化されるにつれて一つのキャパシタと一つのＭＯＳトランジスタとで構成された単位セルと、４個のＭＯＳトランジスタで構成されたビットラインセンスアンプとを、それぞれ対応させ配置するのに多くの困難を伴なった。

これを解決するために、２個の単位セル当り一つのビットラインセンスアンプが対応するように、折返しビットライン構造が提案された。折返しビットライン構造は、奇数番目単位セルに対応するビットラインセンスアンプは、セルブロックの一方に備え、偶数番号目単位セルに対応するビットラインセンスアンプは、セルブロックの他方に備える方法である。

現在は、ＤＲＡＭをさらに高集積化させるために各セルブロックごとにビットラインセンスアンプ部を対応し備えるのではなく、２個のセルブロック当り一つのビットラインセンスアンプ部を備え、選択されるセルブロックによってビットラインセンスアンプ部を接続または分離させている。こういう構造を共有ビットライン構造という。

半導体メモリ装置は、集積度の増加につれて動作速度を向上させるために、メモリチップ外部から与えられるクロックと同期されて動作する、いわゆる同期式メモリ装置が登場した。

初めて提案されたものは、メモリ装置の外部からのクロックの立ち上がりエッジに同期され、一つのデータピンからクロックの一周期にかけて一つのデータを入出力する、いわゆるＳＤＲ(ｓｉｎｇｌｅ ｄａｔａ ｒａｔｅ)同期式メモリ装置である。

しかし、ＳＤＲ同期式メモリ装置も高速動作を必要とするシステムの速度を充たすには不充分であり、これによって一つのクロック周期に二つのデータを処理する方式であるＤＤＲ(ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ)同期式メモリ装置が提案された。

ＤＤＲ同期式メモリ装置の各データ入出ピンでは、外部から入力されるクロックの立ち上がりエッジと立ち下がりエッジとに同期されて連続して二つのデータが入出力されるが、クロックの周波数を増加させなくても従来のＳＤＲ同期式メモリ装置に比べ、最小限２倍以上の帯域幅(ｂａｎｄ ｗｉｄｔｈ)を具現できるほど高速動作の具現が可能である。

ところが、ＤＤＲメモリ装置では二つのデータを一つのクロック周期から送信するか受け取らなくてはならないため、これを效果的に行うためには従来の同期式メモリ装置で使われているデータアクセス方式を使用できない。

もし、クロックの周期が１０ｎｓｅｃ程度であれば、立ち上がり及び立ち下がり時の時間(約０.５×４=２)と、それ以外のスペックを合せるための時間などを除けば、実質的に約６ｎｓｅｃ以下の時間の間、二つのデータを連続して処理しなければならないが、このような処理はメモリ装置の内部で行うには充分ではない。

これを解決するために、メモリ装置は外部にデータを送信するか、受け取る時にだけクロックの立ち上がりエッジ及び立ち下がりエッジでデータを入出力させ、実質的にメモリ装置内部ではクロックの片方のエッジに同期される二つのデータを処理する。

ＤＤＲメモリ装置は、一回の命令でセルブロックから従来より２倍のデータがＩ/Ｏセンスアンプ部を介してデータ出力バッファ部に伝えられ、データ出力バッファ部は予めプリチャージされる２倍のデータを、動作クロックの立ち上がりエッジと立ち下がりエッジとに同期させ、外部に出力させる。このような方式を２ビットプリチャージＤＤＲメモリ装置という。２ビットプリチャージを行うメモリ装置は、約４００ＭＨｚまで動作できるものとして知られている。

ＤＤＲメモリをさらに高速に動作させるために、現在は４ビットプリチャージをするＤＤＲメモリ装置が開発されている。４ビットプリチャージは、ビットラインセンスアンプから４倍のデータがＩ/Ｏセンスアンプ部を介してデータ出力バッファ部に伝えられ、データ出力バッファ部は４ビットのデータを動作クロックの立ち上がりエッジと立ち下がりエッジとに同期させ外部に出力する。４ビットプリチャージで動作するＤＤＲメモリ装置は、約８００ＭＨｚ程度の動作が可能である。

図１は、従来技術に係る半導体メモリ装置を示すブロック構成図である。

図１を参照すれば、メモリ装置は複数のバンク１０〜４０と、各バンクから出力されるデータ信号をラッチして伝送するためのＩ/Ｏセンスアンプ部１０ａ〜４０ａと、Ｉ/Ｏセンスアンプ部１０ａ〜４０ａから伝送されるデータをバッファリングして出力するためのデータ出力バッファ部５０とを備える。バンク１０は、複数個の単位セルをそれぞれ備える第２セルブロック２_１、１２_２、１２_ｎ．．．と、セルブロックに備えられた単位セルのデータ信号を感知増幅するためのビットラインセンスアンプ１４_１、１４_２、１４_３、１４_ｎ＋１、．．とを備える。

図２は、図１に示す半導体メモリ装置で、二つのセルブロックが一つのビットラインセンスアンプ部を共有する共有ビットライン構造を示す回路図である。

図２に示すように、共有ビットライン構造は一つのセルブロックごとにビットラインセンスアンプを備えるのではなく、二つのセルブロックが一つのビットラインセンスアンプ部を共有する構造である。したがって、セルブロックの単位セルに格納されたデータ信号を増幅するためには、まずセルブロックと隣接するビットラインセンスアンプとを接続しなければならない。

例えば、データアクセスのために第２第２セルブロック２_２が選択されれば、第１及び第２センスアンプ制御部２００、３００から出力される制御信号ＢＩＳＨ１、ＢＩＳＬ１、ＢＩＳＨ２、ＢＩＳＬ２によって、ビットラインセンスアンプ部１４_２のスイッチＮ５〜Ｎ８はターンオン状態となり、スイッチＮ１〜Ｎ４はターンオフとなる。また、ビットラインセンスアンプ部１４_３のスイッチングＮ９〜Ｎ１２はターンオン状態となり、スイッチＮ１３〜Ｎ１６はターンオフ状態となる。

したがって、第２第２セルブロック２_２は隣接する１ビットラインセンスアンプ１４_２、１４_３と接続し、選択された第２第２セルブロック２_２の単位セルに格納されたデータは、ビットラインセンスアンプ１４_２、１４_３によって感知増幅される。

上述のように、従来にはセルブロックごとに一つのセンスアンプ部が備えられていたが、メモリ装置の高集積のために現在では上述のように２個のセルブロック当り一つのビットラインセンスアンプ部を備える共有ビットライン構造を使用し、適切な制御信号ＢＩＳＨ、ＢＩＳＬによってビットラインセンスアンプ部とセルブロックとを接続または分離させている。

以下、図１と図２を参照して従来技術に係るメモリ装置の全般的な動作を説明する。リードまたはライトのための命令を実行するために、アドレスが入力され一つのセルブロック、例えば第２セルブロックが選択されれば、第２セルブロックの隣接したビットラインセンスアンプ部１４_２、１４_３が第２セルブロックと接続する。

次いで、前記の命令に対応する第２セルブロックの単位セルに格納されたデータが、ビットラインセンスアンプ部１４_２、１４_３によって感知増幅されて、感知、増幅されたデータはＩ/Ｏセンスアンプ部に伝送される。

セルブロックには、複数のワードラインとビットラインとが交差しているが、命令語に対応する入力されるアドレスによって、一つのワードラインが活性化されて入力され、活性化されるワードラインに対応する全ての単位セルに格納されたデータが、ビットラインセンスアンプ部によって感知増幅される。例えば、一つのワードラインに対応する単位セルが１０２４個であれば、ビットラインセンスアンプ部１４_２、１４_３はそれぞれ５１２個のセンスアンプを備え、活性化されたワードラインに対応する単位セルのデータを感知増幅するようになる。

ビットラインセンスアンプ部によって感知、増幅されたデータのうち選択された所定個数のデータがＩ/Ｏセンスアンプ部に伝送される。この時、選択されるデータの数はメモリ装置が一度に出力するデータの数によって決まるが、×１６で動作するメモリ装置の場合には１６個のデータがビットラインセンスアンプ部からＩ/Ｏセンスアンプ部１０ａに伝送される。

Ｉ/Ｏセンスアンプ部１０ａでは、ビットラインセンスアンプ部から伝送されたデータをデータ出力バッファ部５０に伝送し、データ出力バッファ部５０はこれを出力タイミングに合せて外部に出力する。

上述のように、メモリ装置をさらに高速に動作させるために２ビットプリチャージまたは４ビットプリチャージ方式で動作させるが、このためには各ビットラインセンスアンプ部とＩ/Ｏセンスアンプ部とを接続するデータラインの数を２倍または４倍に拡張しなければならないため、回路面積が大きく増加する。また、２倍または４倍に増加したデータラインは互いの干渉現象のためデータをエラーなしで伝送することも困難である。

一方、メモリ装置が高集積化されると同時に、一つのビットラインセンスアンプ部に備えられるセンスアンプの数も大きく増加する傾向にある。

したがって、制限された面積からさらに多くの数のセンスアンプをビットラインセンスアンプ部に配置させるためには、各センスアンプの駆動能力が減少されように具現するしかない。このような場合には、Ｉ/Ｏセンスアンプ部に伝送されるデータの伝送速度が下がるため、全体的な動作速度が相当下がるという問題が発生する。

各ビットラインセンスアンプ部からＩ/Ｏセンスアンプ部まで伝送されるデータ信号の信号幅を一定に維持するために、すなわち、ビットラインセンスアンプ部に備えられる各センスアンプの駆動能力を維持させるためには、ビットラインセンスアンプ部の回路面積を減少するよりむしろ増加させなければならない。

本発明は上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、ビットラインセンスアンプ部の回路面積を減らしながら、内部的なデータ伝送速度をさらに早くできるメモリ装置を提供することにある。

上記目的を達成するために、共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、複数の単位セルをそれぞれ備えるＮ個のセルブロックと、前記Ｎ個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのＮ+１個のローカルビットラインセンスアンプ部と、前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第１及び第２グローバルビットラインセンスアンプ部と、前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第１データは、前記第１グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第２データは、前記第２グローバルセンスアンプ部に伝送するためのデータ信号伝送部とを備えることを特徴とするメモリ装置を提供する。

また本発明は、複数のメモリーセルブロックと、一方に互いに隣接したメモリーセルブロックのビットラインを共有し、前記ビットラインに印加された信号を増幅する複数のローカルセンスアンプと、前記複数のローカルセンスアンプの他方に共通接続されたグローバルビットラインと、前記グローバルビットラインに接続された第１及び第２グローバルセンスアンプと、前記ビットラインと前記ローカルセンスアンプとの間をスイッチングする複数の第１スイッチング手段と、前記グローバルビットラインと前記ローカルセンスアンプとの間をスイッチングする複数の第２スイッチング手段と、同一のメモリーセルブロックから、同時に提供される第１及び第２データを、前記第１グローバルセンスアンプと前記第２グローバルセンスアンプとにそれぞれ伝送するために、前記グローバルビットラインを分離する第３スイッチング手段とを備えることを特徴とする半導体メモリ装置を提供する。

本発明によれば、共有ビットラインセンスアンプを有するメモリ装置の回路面積は減少させながら、データ伝送速度を向上させることが期待できる。

また本発明によれば、メモリ装置は従来に通常使用するメモリ装置の構造を大部分そのまま使用し、グローバルビットラインスイッチとグローバルビットラインなどのいくつかの回路だけを追加し、内部のデータ伝送速度を大きく向上させることができるため、本発明によって高速に動作するメモリ装置をさらに容易に開発できるという効果を奏する。

以下、本発明の最も好ましい実施の形態を添付する図面を参照しながら説明する。

図３は、本発明の好ましい実施の形態に係る半導体メモリ装置を示すブロック構成図である。

図３を参照すれば、本実施の形態に係るメモリ装置は共有ビットラインセンスアンプ部の構造を有する複数のバンク１０００〜４０００を備える。

バンク１０００は、複数の単位セルをそれぞれ備える４個の第２セルブロック００〜４００と、４個の第２セルブロック００〜４００の一方と他方にそれぞれ備え、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するための５個のローカルビットラインセンスアンプ部１１０〜１５０と、ローカルビットラインセンスアンプ部１１０〜１５０によって感知、増幅されたデータ信号をラッチするための第１及び第２グローバルビットラインセンスアンプ部５００、６００と、選択された一つのセルブロック(例を上げて、第１セルブロック(１００))の一方に備えられたローカルビットラインセンスアンプ部１１０によって感知、増幅された第１データは、第１グローバルビットラインセンスアンプ部５００に伝送し、選択されたセルブロック(例えば、第１セルブロック(１００))の他方に備えられたローカルビットラインセンスアンプ部１２０によって感知、増幅された第２データは、第２グローバルセンスアンプ部６００に伝送するためのデータ信号伝送部７００を備える。他のバンク２０００〜４０００もバンク１０００のような構成を有していて、詳細な構成説明は省略する。

本実施の形態に係るメモリ装置は、一つのローカルビットラインを隣接したセルブロックが共有して使用する共有ビットラインセンスアンプ部の構造を有するようになるので、上述のようにセルブロックが４個である場合には総５個のローカルビットラインセンスアンプ部が必要となる。

また、本実施の形態に係るメモリ装置は、共有ビットラインセンスアンプ部の構造であるために、一つのセルブロックが選択されれば隣接したローカルビットラインセンスアンプ部が選択されたセルブロックに接続される。したがって、ローカルビットラインセンスアンプ部は隣接したセルブロックとそれぞれ接続するための２対のローカルビットラインスイッチを備える。

一つのセルブロックが選択されれば、選択されたセルブロックに備えられる複数のワードラインのうち一つのワードラインが活性化されるが、活性化されたワードラインに対応する複数のデータのうち１/２個のデータは、一方に備えられたローカルビットラインセンスアンプ部によって感知増幅され、残りの１/２個のデータは、他方に備えられたローカルビットラインセンスアンプ部によって感知増幅される。

第１グローバルビットラインセンスアンプ部５００は、一方に接続したローカルビットラインセンスアンプ部によって感知、増幅された１/２個のデータをラッチするためのもので、第２グローバルビットラインセンスアンプ部６００は、他方に接続したローカルビットラインセンスアンプ部によって感知、増幅された１/２個のデータをラッチするためのものである。ここでグローバルビットラインセンスアンプ部に備えられるセンスアンプは、通常ローカルビットラインセンスアンプ部に備えられるセンスアンプのような回路を使用すればよい。

データ信号伝送部７００は、一つのセルブロックの一方と他方とに接続したローカルビットラインセンスアンプ部によって感知、増幅されたデータをそれぞれ第１グローバルビットラインセンスアンプ部５００と第２グローバルビットラインセンスアンプ部６００とに伝送するためのものである。

このため、データ信号伝送部７００は、グローバルビットラインと複数のグローバルビットラインスイッチとを備える。

図４は、図３に示す半導体メモリ装置を具体的に示すブロック構成図であり、特に、データ信号伝送部７００に備えられるグローバルビットラインスイッチと、グローバルビットラインとがどのように接続しているかについて示している。特に、図４は一つのセルブロックで４個のビットラインがある時を示すものであり、セルブロックに備えられる４個のビットライン当り２個のグローバルビットラインＧＢＬ、/ＧＢＬが備えられて、２個のグローバルビットラインＧＢＬ、/ＧＢＬに印加される信号差をラッチするための第１及び第２グローバルビットラインセンスアンプを示すものである。セルブロックに備えられるビットラインの数が増加すれば、それによってグローバルビットラインの数も増加するようになる。

図４を参照すれば、本実施の形態に係るメモリ装置は複数のメモリブロック１００〜４００と、一方に互いに隣接したメモリセルブロック２００、３００のビットラインを共有して、ビットラインに印加された信号を増幅する複数のローカルセンスアンプＬＳＡと、複数のローカルセンスアンプの他方に共通接続されたグローバルビットラインＧＢＬ、/ＧＢＬと、グローバルビットラインＧＢＬ、/ＧＢＬに接続された第１及び第２グローバルセンスアンプ５００、６００とビットラインとローカルセンスアンプＬＳＡとの間をスイッチングする複数のローカルビットラインスイッチＢＩＳ０、ＢＩＳ１、ＢＩＳ３と、グローバルビットラインＧＢＬ、/ＧＢＬとローカルセンスアンプＬＳＡとの間をスイッチングする複数の第１グローバルビットラインスイッチＬＢＧ０、ＬＢＧ３、ＬＢＧ２、ＬＢＧ３、ＬＢＧ４、ＬＢＧ５、ＬＢＧ０′、ＬＢＧ３′、ＬＢＧ２′、ＬＢＧ３′、ＬＢＧ４′、ＬＢＧ５′と、同一のメモリセルブロックで同時に提供されている第１及び第２データを第１グローバルセンスアンプ５００と第２グローバルセンスアンプ６００とにそれぞれ伝送するために、グローバルビットラインＧＢＬ、/ＧＢＬを分離する第２グローバルスイッチＧＢＩＳ０、ＧＢＩＳ１、ＧＢＩＳ２、ＧＢＩＳ０′、ＧＢＩＳ１′、ＧＢＩＳ２′を備える。ここで、ローカルビットラインセンスアンプ部１１０〜１５０に備えられるローカルビットラインスイッチＢＩＳ０、ＢＩＳ１、ＢＩＳ２、ＢＩＳ３は、ローカルビットラインセンスアンプＬＳＡと隣接したセルブロックと接続するためである。

メモリ装置は、単位セルにあるデータを判別する時、一対のビットラインＢＬ、/ＢＬに印加された信号差を使用するため、一対のビットラインＢＬ、/ＢＬが必要となる。

本実施の形態に係るメモリ装置の信号伝送部７００は、このためにメモリセルブロックのビットラインＢＬに印加された信号を、第１または第２グローバルビットラインセンスアンプ５００、６００に伝送するための第１信号伝送部７００aと、セルブロックのビットラインバー/ＢＬに印加された信号を、第１または第２グローバルビットラインセンスアンプ５００、６００に伝送するための第１信号伝送部７００ｂとを備える。

第１信号伝送部７００ａは、グローバルビットラインＧＢＬと、複数のグローバルビットラインスイッチＧＢＩＳ０、ＧＢＩＳ１、ＧＢＩＳ２、ＬＢＧ０、ＬＢＧ３、ＬＢＧ２、ＬＢＧ３、ＬＢＧ４、ＬＢＧ５とを備えているが、ここで第１グローバルビットラインスイッチＬＢＧ０、ＬＢＧ３、ＬＢＧ２、ＬＢＧ３、ＬＢＧ４、ＬＢＧ５は、ローカルビットラインセンスアンプＬＳＡによって感知、増幅されたデータをグローバルビットラインＧＢＬに伝送するためのスイッチであり、第２グローバルビットラインスイッチＧＢＩＳ０、ＧＢＩＳ１４_１、ＧＢＩＳ２は、一つのセルブロックの一方と他方とに接続したローカルビットラインセンスアンプＬＳＡによって感知、増幅された第１データ及び第２データをそれぞれ第１及び第２グローバルセンスアンプに伝送するために、グローバルビットラインＧＢＬを分離するスイッチである。

第２信号伝送部７００ｂも、グローバルビットライン/ＧＢＬと、複数のグローバルビットラインＧＢＩＳ０′、ＧＢＩＳ１′、ＧＢＩＳ２′、ＬＢＧ０′、ＬＢＧ３′、ＬＢＧ２′、ＬＢＧ３′、ＬＢＧ４′、ＬＢＧ５′とを備えているが、ここで第１グローバルビットラインスイッチＬＢＧ０′、ＬＢＧ３′、ＬＢＧ２′、ＬＢＧ３′、ＬＢＧ４′、ＬＢＧ５′は、ローカルビットラインセンスアンプによって感知、増幅されたデータをグローバルビットライン/ＧＢＬに伝送するためのスイッチであり、第２グローバルビットラインスイッチＧＢＩＳ０′、ＧＢＩＳ１′、ＧＢＩＳ２′は、一つのセルブロックの一方と他方とに接続したローカルセンスアンプＬＳＡによって感知、増幅された第１データ及び第２データをそれぞれ第１及び第２グローバルセンスアンプ５００、６００に伝送するために、グローバルビットライン/ＧＢＬを分離するスイッチである。

第１及び第２信号伝送部７００a、７００ｂに備えられた複数の第１及び第２グローバルビットラインスイッチは、データアクセスのために選択されたセルブロックの一方と他方とに備えられたローカルビットラインセンスアンプによって、それぞれ感知、増幅された第１及び第２データが第１及び第２グローバルセンスアンプ５００、６００にそれぞれ伝送されるように適切にターンオンまたはターンオフされる。

図５は、図４に示す半導体メモリ装置の第２セルブロックからデータアクセスが発生するときを示すブロック構成図である。

図５を参照すれば、第２セルブロックからデータアクセスが発生するときの動作を説明すれば、選択された第２セルブロックの隣接したローカルビットラインセンスアンプ１２０と１３０とのＬＳＡが、ローカルビットラインスイッチＢＩＳ１によってセルブロック２００と接続する。

次いで、第２セルブロック２００に格納されたデータが、ローカルビットラインセンスアンプ１２０と１３０とのＬＳＡにより感知増幅される。次いで、ローカルビットラインセンスアンプ１２０のＬＳＡによって感知、増幅された第１データは、第１グローバルセンスアンプ５００に伝えられてラッチされ、ローカルビットラインセンスアンプ１３０のＬＳＡによって感知、増幅された第２データは第２グローバルセンスアンプ６００に伝えられてラッチされる。

このため、グローバルビットラインスイッチＬＢＧ３、ＧＢＩＳ０、ＬＢＧ３′、ＧＢＩＳ０′とグローバルビットラインスイッチＬＢＧ３、ＧＢＩＳ２、ＬＢＧ３′、ＧＢＩＳ２′はターンオン状態を維持し、グローバルビットラインスイッチＬＢＧ０、ＬＢＧ３、ＬＢＧ０′、ＬＢＧ３′と、グローバルビットラインスイッチＬＢＧ２、ＧＢＩＳ１、ＬＢＧ４、ＬＢＧ５、ＬＢＧ２′、ＧＢＩＳ１′、ＬＢＧ４′、ＬＢＧ５′はターンオフ状態を維持する。

第１及び第２グローバルビットラインセンスアンプ５００、６００にラッチされるデータは、グローバルデータライン(Ｇｌｏｂａｌ ＩＯ、図示せず)を介して、Ｉ/Ｏセンスアンプ部(図３の１１００参照)に伝送される。

第１及び第２グローバルビットラインセンスアンプ５００、６００は、グローバルビットラインを介して、データが伝送時減少される信号を増幅し、ラッチする役割と共にＩ/Ｏセンスアンプ部にデータを伝送する役割も行う。

Ｉ/Ｏセンスアンプ部に伝送されたデータは、データ出力バッファ部(図３の５０００参照)を介して外部に出力される。

図６は、図４に示す半導体メモリ装置の第３セルブロックでデータアクセスが発生するときを示すブロック構成図である。

図６を参照すれば、第３セルブロックからデータアクセスが発生するときの動作を説明すれば、第３セルブロックが選択されれば選択された第３セルブロックの隣接したローカルビットラインセンスアンプ１３０と１４０とのＬＳＡが、ローカルビットラインスイッチＢＩＳ２によって第３セルブロックと接続する。

次いで、第３セルブロックに格納されたデータが、ローカルビットラインセンスアンプ１３０と１４０とのＬＳＡによって感知増幅される。次いで、ローカルビットラインセンスアンプ１３０のＬＳＡによって感知、増幅されたデータは、第１グローバルセンスアンプ５００に伝えられてラッチされ、ローカルビットラインセンスアンプ１４０のＬＳＡによって感知、増幅されたデータは、第２グローバルセンスアンプ６００に伝えられてラッチされる。

このため、グローバルビットラインスイッチＬＢＧ２、ＧＢＩＳ０、ＬＢＧ２′、ＧＢＩＳ０′と、グローバルビットラインスイッチＬＢＧ４、ＧＢＩＳ２、ＬＢＧ４′、ＧＢＩＳ５′はターンオン状態を維持して、グローバルビットラインスイッチＬＢＧ０、ＬＢＧ３、/ＬＢＧ０、/ＬＢＧ３と、グローバルビットラインスイッチＬＢＧ３、ＧＢＩＳ１、ＬＢＧ４、ＬＢＧ５、ＬＢＧ３′、ＧＢＩＳ１′、ＬＢＧ４′、ＬＢＧ５′はターンオフ状態を維持する。

第１及び第２グローバルビットラインセンスアンプ５００、６００にラッチされるデータは、グローバルデータライン(Ｇｌｏｂａｌ ＩＯ、図示せず)を介して、Ｉ/Ｏセンスアンプ部(図３の１１００参照)に伝送される。次いで、Ｉ/Ｏセンスアンプ部に伝送されたデータは、データ出力バッファ部を介して、外部に出力される。

図７は、図４に示すメモリ装置の動作を示すタイミングチャートであり、図５と図６に示すように第２セルブロックと第３セルブロックからデータがアクセスされて出力される時の動作タイミングチャートを示すものである。

図７で、ＰＣＧはプリチャージ動作区間を示す。

図７を参照すれば、本実施の形態に係るメモリ装置はプリチャージ動作区間ＰＣＧの後に、隣接した二つのローカルビットラインセンスアンプが第２セルブロック２００に接続した後、第２セルブロックのデータが接続したローカルビットラインセンスアンプによって感知増幅される動作区間と、後続のローカルビットラインセンスアンプＬＳＡによって感知増幅されてラッチされているデータがグローバルビットラインを介して、グローバルビットラインセンスアンプＧＳＡに伝送される動作区間が必要で、この時のローカルビットラインスイッチとグローバルビットラインスイッチとのオン/オフ動作状態は図７に示す通りである。

上述のように、本実施の形態に係るメモリ装置は、ローカルビットラインセンスアンプ部と、Ｉ/Ｏビットラインセンスアンプ部の間に、グローバルビットラインセンスアンプ部５００、６００とグローバルビットラインＧＢＬ、/ＧＢＬとを備えるが、このようにグローバルビットライン、グローバルビットラインスイッチを追加することで、回路面積は大幅に減少しローカルビットラインセンスアンプ部でＩ/Ｏビットラインセンスアンプ部に伝送されるデータの伝送速度はさらに高速に出来るようになる。

従来には、データ伝送速度をさらに高めるためには、全てのローカルセンスアンプ部に備えられるセンスアンプの駆動能力を増加させなければならなかった。したがって、全てのローカルセンスアンプ部に備えられるセンスアンプのサイズを増加させなければならなかった。

しかし、本実施の形態に係るメモリ装置はローカルセンスアンプによって感知、増幅されたデータは、一旦グローバルビットラインセンスアンプ部にラッチされるために、ローカルセンスアンプはグローバルビットラインセンスアンプ部に伝送されることができる程度の駆動能力を有していればよい。

Ｉ/Ｏセンスアンプ部にデータを伝送することは、グローバルビットラインセンスアンプ部であるために、グローバルビットラインセンスアンプ部の駆動能力を増加させればよい。したがって、全体的に回路面積を大幅に減少しながらも效率的にデータ伝送速度を高めることができる。すなわち、単位時間当り多くのデータを処理できる。

また、従来技術によるメモリ装置は全てのローカルセンスアンプ付加Ｉ/Ｏセンスアンプ部に接続するために、全てのローカルセンスアンプ部の出力ラインがＩ/Ｏセンスアンプ部に接続されなければならないため、配線接続関係が非常に複雑であった。

しかし、本実施の形態に係るメモリ装置は全てのローカルセンスアンプ部の出力ラインはグローバルビットラインに伝達されて、グローバルビットラインでＩ/Ｏセンスアンプ部に配線が接続されなければならないため、配線接続関係も非常に簡単にでき、配線が占める回路面積も大幅に減少され得る。

尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。

従来技術に係る半導体メモリ装置を示すブロック構成図である。 図１に示す半導体メモリ装置で二つのセルブロックが一つのビットラインセンスアンプ部を共有する共有ビットライン構造を示す回路図である。 本発明の好ましい実施の形態に係る半導体メモリ装置を示すブロック構成図である。 図３に示す半導体メモリ装置を具体的に示すブロック構成図である。 図４に示す半導体メモリ装置の第２セルブロックでデータアクセスが発生するときを示すブロック構成図である。 図４に示す半導体メモリ装置の第３セルブロックでデータアクセスが起きる時を示すブロック構成図である。 図３に示すメモリ装置の動作を示すタイミングチャートである。

符号の説明

ＢＩＳ０~ＢＩＳ３ ビットラインセンスアンプ接続用スイッチ
ＬＢＧ３、ＬＢＧ２、ＬＢＧ４ ローカルビットラインスイッチ
ＧＢＩＳ０、ＧＢＩＳ１、ＧＢＩＳ２ グローバルビットラインスイッチ

Claims (2)

1. 共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、
   複数の単位セルをそれぞれ備えるＮ個のセルブロックと、
   前記Ｎ個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのＮ+１個のローカルビットラインセンスアンプ部と、
   前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第１及び第２グローバルビットラインセンスアンプ部と、
   前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第１データは、前記第１グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第２データは、前記第２グローバルセンスアンプ部に伝送するためのデータ信号伝送部と
   を備えることを特徴とするメモリ装置。
2. 複数のメモリーセルブロックと、
   一方に互いに隣接したメモリーセルブロックのビットラインを共有し、前記ビットラインに印加された信号を増幅する複数のローカルセンスアンプと、
   前記複数のローカルセンスアンプの他方に共通接続されたグローバルビットラインと、
   前記グローバルビットラインに接続された第１及び第２グローバルセンスアンプと、
   前記ビットラインと前記ローカルセンスアンプとの間をスイッチングする複数の第１スイッチング手段と、
   前記グローバルビットラインと前記ローカルセンスアンプとの間をスイッチングする複数の第２スイッチング手段と、
   同一のメモリーセルブロックから、同時に提供される第１及び第２データを、前記第１グローバルセンスアンプと前記第２グローバルセンスアンプとにそれぞれ伝送するために、前記グローバルビットラインを分離する第３スイッチング手段と
   を備えることを特徴とする半導体メモリ装置。
   
   

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