TWI296116B - Semiconductor memory device for high speed data access - Google Patents

Description

1296116 I 9皋12.〆日修正本 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體記憶體裝置；以及更特別地 是有關於能提供一減少之資料存取時間的半導體記憶體裝 置。 【先前技術】 通常，將一半導體記憶體裝置分類成一隨機存取記憶 體（RAM)及一唯讀記憶體（ROM)。 上述隨機存取記憶體包括動態隨機存取記憶體（DRAM) 及一靜態隨機存取記憶體（SRAM)。上述動態隨機存取記憶 體之一胞元具有一個電晶體及一個電容器，以及上述靜態 隨機存取記憶體之一胞兀具有一四個電晶體及兩個負載電 阻。因爲在一晶片整合及一製程中上述動態隨機存取記憶 體比上述靜態隨機存取記憶體有效率，所以上述動態隨機 存取記憶體比上述靜態隨機存取記憶體更受到廣泛地使 用。 現在’一中央處理胞元（CPU)之操作速度比上述動態隨 機存取δδ憶體快。結果’因爲上述記憶體裝置之操作速度 比上述CPU慢，所以會發生許多的問題。爲了克服這些問 題’已針對高速資料傳送在上述記憶體裝置中發展出幾個 方案， 另外一方面，爲了改善上述傳統半導體記憶體之操作 速度的增加，上述半導體記憶體裝置以同步於一外部時鐘 信號方式來操作。因此，已發展出一以同步於上述外部時 1296116丨9幕、7曰修； 鐘信號方式來操作之同步半導體記憶體裝置（SDRAM)。 特別將在上述外部時鐘信號之一個週期內實施一次資 料存取操作的SDRAM稱爲一單倍資料速率SDRAM(SDR SDRAM)。 然而，爲了使用於一高速系統中，必須進一步改良上 述SDR SDRAM。因而發展出一雙倍資料速率SDRAM(DDR SDRAM) 〇上述DDR SDRAM在上述外部時鐘信號之上升邊 緣及下降邊緣處貫施上述資料存取之操作。亦即，上述DDR SDRAM在上述外部時鐘信號之一個週期內實施兩次資料存 取操作。

因爲上述DDR SDRAM應該在上述外部時鐘信號之一 個週期內實施兩次資料存取操作，所以使用於上述SDR

SDRAM中之資料存取方法係無法使用於上述DDR SDRAM 〇 如果上述外部時鐘信號之一個週期係1 0毫微秒，則除 一操作邊際（包括上述外部時鐘信號之上升及下降邊緣（大 約〇·5毫微秒χ4 = 2))外，上述DDR SDRAM只有約6毫微 秒來實施上述資料存取之操作。上述6毫微秒係太短，而 無法允許上述DDR SDRAM處理及存取兩個連續資料。 第1圖係顯示一傳統半導體記憶體裝置之方塊圖。 如圖所示，上述傳統半導體記憶體裝置包括複數個記 憶體組10、20、30及40、複數個I/O感測放大方塊10a、 2〇a、3 0a及40a及一資料輸出緩衝器50。 每一記憶體組包括複數個胞元方塊1 2_ 1 - 1 2_n及複數 1296116 I %12.F 日修。 個位元線感測放大方塊14_l-14_n+l。在此，n係正整數。 每一胞元方塊具有複數個用以儲存資料之單位胞元。每一 位元線感測放大方塊係用以感測儲存在上述胞元方塊中之 資料及放大上述所感測之資料，藉此輸出上述經放大之資 料至每一 I/O感測放大方塊。在此，每一記憶體組（例如·· 1 〇) 係耦接至每一對應I/O感測放大方塊（例如：10_a)。 然後，從每一記憶體組所輸出之資料藉由每一 I/O感 測放大方塊來放大，並且輸出至上述資料輸出緩衝器50。 第2圖係第1圖所示之記憶體組（例如：1 〇)之方塊圖。 如圖所示，上述記憶體組1 〇包括複數個胞元方塊（例 如：12_1-12_3)，每一胞元方塊具有複數個單位胞元。在此， 每一單位胞元具有一包含有一個電容器及一個電晶體之典 型結構。每一胞元方塊係經由一對位元線BL及/BL耦接至 每一位元線感測放大方.塊（例如：1 4_2)，其中上述位元線感 測放大方塊係用以感測及放大供應至上述位元線BL及/BL 之資料。同樣地，第一及第二感測放大器控制器200及300 分別輸出一第一控制信號（例如：BISH1)及一第二控制信號 (例如：BISL1)，用以使上述第一及第二位元線感測放大方塊 14_2及14_3之每一位元線感測放大方塊連接至每一胞元方 塊12_1·12_3或者從每一胞元方塊12_1-12_3斷開。 在此，爲了增加晶片之整合度，每一胞元方塊（例 如：12_2)係耦接至兩個相鄰位元線感測放大方塊（例如：14_2 及14_3)。同樣地，每一位元線感測放大方塊（例如：14_2)係 耦接至兩個相鄰胞元方塊（例如：12_1及12_2)。結果，如果 1296116 ff 12-i7 在每一記憶體組中具有N個胞元方塊，則需要有N + i個位 元線感測放大方塊。在此，N係正整數。亦即，如果以前 要存取在上述第一胞元方塊12-1中所儲存之資料，則上述 感測放大方塊感測及放大資料（如果胞元陣列之一胞元的資 料分別具有一供應至上述位元線之感測放大器（sense_ amp))。然而，爲了使上述記憶體裝置能有高的表現，現在 有兩個胞元陣列12_1及12_2耦接至上述第二位元線感測 放大方塊14_2;以及上述第二位元線感測放大方塊14_2係 藉由上述第一及第二控制信號BISH1及BISL1連接至上述 第一及第二胞元方塊12_1及12_2或者從上述第一及第二 胞元方塊12_1及12_2斷開。 以下，參考第1及2圖，將詳細描上述傳統半導體記 憶體裝置之操作。 首先，爲了資料存取，將一位址輸入至上述傳統半導 體記憶體裝置；以及解碼上述所輸入之位址。依據上述經解 碼之位址，選擇上述胞元方塊。例如：如果選擇上述第二胞 元方塊12_2,則使上述第二及第三位元線感測放大方塊14_2 及14_3連接至上述第二胞元方塊ΐί_2。 然後，爲了回應上述所輸入之位址，會藉由上述第二 及第三位元線感測放大方塊1 4_2及1 4_3來感測及放大在 上述第二胞元方塊12_2中所儲存之資料；以及將上述經放 大之資料輸出至上述I/O感測放大方塊l〇a。 在此，輸出在每一胞元方塊中所儲存之資料，以回應 一已啓動字元線（對應於上述經解碼之位址）。如果回應一 T2Q^1 λ (λ »6. 12. 17 -- 年月日修正本 字元線之單位胞元的數目爲1 0 2 4，則上述第二及第三位元 線感測放大方塊（例如：14 — 2及14_3)分別放大一半之資料（亦 即，5 1 2個位元資料）。亦即，每一位元線感測放大方塊具 有5 1 2個感測放大器。 之後，將上述經放大之資料中的一預定數目的資料輸 出至上述I/O感測放大方塊1 Oa。在此時，從上述每一位元 線感測放大方塊一次所輸出之資料數目係依上述半導體記 憶體裝置之能力而定（亦即，上述半導體記憶體裝置一次輸 出多少資料）。例如：如果上述半導體記憶體裝置具有一 X1 6 模式，則會從上述位元線感測放大方塊一次輸出1 6個資料 至上述I / 0感測放大方塊。 · 上述I/O感測放大方塊（例如：10a)將自上述位元線感測 放大方塊所輸出之資料傳送至上述資料輸出緩衝器5 0。上 述資料輸出緩衝器5 0在適當時間將上述資料輸出至一外部 部件。 如上所述’爲了增加上述半導體記憶體裝置之操作速 度，上述半導體記憶體裝置實施2-位元或4-位元預取操作。 然而，對於上述2 -位元或4 -位元預取操作而言，將每一位 元線感測放大方塊連接至上述I/O感測放大方塊之資料線 的數目會增加兩倍或四倍；因而會增加上述半導體記憶體裝 置之晶片尺寸。此外，如果快速增加資料線之數目，則由 於複數條增加資料線間之干擾，因而無法穩定地傳送上述 資料。 另一方面，當以更緊密方式來整合上述半導體記憶體 1296116 9暴12』g修正本 裝置（例如：快速增加上述半導體記憶體裝置中所包含之單位 胞元的數目）時，會增加在每一位元線感測放大方塊中所包 含之感測放大器的數目。 因此，爲了在一有限面積中將更多感測放大器整合於 每一位元線感測放大方塊中，使每一感測放大器變小（亦 即，使每一感測放大器之驅動能力變弱）。結果，上述胞元 方塊所儲存之資料會以較慢速度傳送至上述I/O感測放大 方塊。亦即，會顯著地減少上述半導體記憶體裝置之操作 速度。 因此，爲了保持每一感測放大器之驅動能力，以便上 述資料可穩定地從上述位元線感測放大方塊傳送至上述I/O 感測放大方塊及改善上述半導體記憶體裝置之操作速度， 應該要增加每一位元線感測放大方塊之尺寸（亦即，應該顯 著地增加上述半導體記憶體裝置之整個尺寸）。 【發明內容】 因此，本發明之一目的在於提供一種用以改善半導體 記憶體裝置內部資料傳送速度之半導體記憶體裝置，而不 需增加一位元線感測放大方塊之尺寸。 依據本發明之一觀點，提供一種具有高資料傳送速度 之半導體記憶體裝置，其包括：複數個胞元方塊，每一胞元 方塊具有複數個用以儲存資料之單位胞元；複數個區域位元 線感測放大方塊，每一區域位元線感測放大方塊係用以感 測及放大在上述N個胞元方塊所儲存之資料；一總體位元線 感測放大方塊，用以鎖存上述區域位元線感測放大方塊所 -10 - 1296116 9α1ζ 17 年月日修正本 放大之資料；以及一資料轉移方塊，用以將上述資料從上述 區域位元線感測放大方塊傳送至上述總體位元線感測放大 方塊。 從下面較佳實施例之說明並配合所附圖式可更加了解 本發明之上述及其它目的以及特徵。 【實施方式】 以下，將配合所附圖式來詳細描述依據本發明之一半 導體記憶體裝置。 第3圖係顯示依據本發明之一半導體記憶體裝置的方 塊圖。 如圖所示，上述半導體記憶體裝置包括複數個記憶體 組1 00 0、20 00、3 00 0及4000、複數個I/O感測放大方塊1 1〇〇、 2100、3 100及4100及一資料輸出緩衝器5 000。 每一記憶體組（例如：1 〇〇〇)包括第一至第四胞元方塊 100、200、300及400;第一至第五區域位元線感測放大方 塊1 10、120、130、140及150;第一至第二總體位元線感 測放大方塊500及600及一資料轉移方塊700。其它記憶體 組在結構上係相同於上述第一記憶體組1 〇〇〇。 每一胞元方塊（例如：100)具有用以儲存資料之複數個單 位胞元，以及耦接至兩個相鄰區域位元線感測放大方塊（例 如：1 10及120)。每一區域位元線感測放大方塊（例如：1 10) 係用以感.測在上述胞元方塊中所儲存之資料及放大上述所 感測之資料，藉此輸出上述經放大資料至每一 I/O感測放 大方塊（例如：1100)。在此，每一記憶體組（例如：1〇〇〇)係耦 1296116 96. 12. 17 ^年月 日修正本 接至每一對應I/O感測放大方塊（例如：1100)。 上述資料輸出緩衝器5000接收來自上述複數個I/O感 測放大方塊所之輸出資料及輸出上述緩衝資料至一外部部 件。 在此’爲了增加晶片之整合度，每一胞兀方塊（例如：1〇〇) 係耦接至兩個相鄰區域位元線感測放大方塊（例如：1 1 0及 12 0)。同樣地，每一區域位元線感測放大方塊（例如：120)係 耦接至兩個相鄰胞元方塊（例如：100及200)。結果，如果在 每一記憶體組中具有N個胞元方塊，則需要有N + 1個區域 位元線感測放大方塊。在此，N係正整數。參考第1圖， 如果胞元方塊之數目爲4，則區域位元線感測放大方塊之數 目爲5。 此外，上述區域位元線感測放大方塊係相似於第2圖 所示之位元線感測放大方塊。亦即，當啓動上述第一胞元 方塊1 00中之一字元線時，必須將兩個相鄰區域位元線感 測放大方塊（亦即，110及120)耦接至上述第一胞元方塊 1 〇〇。爲了將上述第一及第二區域位元線感測放大方塊1 1 0 及1 20之每一區域位元線感測放大方塊連接至上述第一胞 元方塊100或者從上述第一胞元方塊100斷開，上述第一 及第二區域位元線感測放大方塊（1 10及120)之每一區域位 元線感測放大方塊包括一由控制信號（例如：第2圖所示之 BISH及BISL)所控制之區域位元線開關。 通常，如果將位址及命令輸入至上述半導體記憶體裝 置，解碼上述位址及命令；然後，選擇一胞元方塊，以回應 -12- 1296116 上述已解碼之位址及命令。同樣地，在自動更新操作（autorefresh operation) 中 ，選擇 一^未貫施資料存取之胞兀方塊。 之後，輸出每一胞元方塊中所儲存之資料，以回應在上述 已啓動之胞元方塊中之一啓動字元線。如果回應一字元線 之單位胞元的數目係1 〇 2 4，則因爲兩個相鄰區域位元線感 測放大方塊係耦接至一胞元方塊，所以上述兩個相鄰區域 位元線感測放大方塊個別放大上述資料之一半（亦即，5 1 2 個位元資料）。亦即，每一區域位元線感測放大方塊具有5 1 2 個感測放大器。在此，一普通感測放大器可用以做爲包含 在上述區域位元線感測放大方塊中之每一感測放大器。 上述資料轉移方塊700係用以將每一區域位元線感測 放大方塊所放大之資料傳送至上述第一及第二總體位元線 感測放大方塊中之每一總體位元線感測放大方塊。詳而言 之，上述資料轉移方塊700包括一總體位元線及複數個總 體位元線開關。 第4圖係描述第3圖所示之第一記憶體組1 〇〇〇中一區 域位元線感測放大器與一總體位元線感測放大器間的資料 傳送之方塊圖。特別地，將詳細描述上述資料轉移方塊7 0 0。 如圖所示，每一區域位元線感測放大方塊（例如：1 1 〇)更 具有一由控制彳g號所控制之區域位元線開關（例如：BIS 0 )， 用以將上述胞元方塊（例如：1 0 0)中所儲存之資料傳送至上述 區域位元線感測放大器。 每一記憶體組具有上述資料轉移方塊7 〇 〇。在上述資 料轉移方塊7 0 0中，具有第一及第二資料總體線方塊7 〇 〇 a -13- 1296116 γιοι it 年月日修正本 及7 0 0 b。上述第一資料總體線方塊7 0 0 a包括一第一總體線 GBL、第一至第六區域至總體開關LBG0-LBG5及第一至第 三總體位元線開關GBIS0-GBIS2。同樣地，上述第二資料 總體線方塊700b包括一第二總體線/GBL '第一至第六區域 至總體互補開關LB GO’-LBG5’及第一至第三總體位元線互 補開關GBIS0’-GBIS2·。在此，可依據位元線之數目、包含 於一胞元方塊中之單位胞元的數目及上述半導體記憶體裝 置之操作方法來增加總體線之數目 參考第4圖，藉由上述第一至第六區域至總體開關 及上述第一至第六區域至總體互補開關LBOO、 LB G5·將上述第一至第五區域位元線感測放大方塊110、 1 2 0、1 3 0、1 4 0及1 5 0之每一區域位元線感測放大方塊連接 至上述第一及第二總體線GBL及/GBL或者從上述第一及 第二總體線GBL及/GBL斷開。每一區域位元線感測放大 方塊（例如：1 10)係耦接至一區域至總體開關（例如：LBG0)及 一區域至總體互補開關（例如：LGB0·)。亦即，上述區域至總 體開關（例如：LB G0)係用以將上述區域位元線感測放大方塊 連接至上述總體位元線感測放大方塊或者從上述總體位元 線感測放大方塊斷開。上述總體線開關（例如：GBIS0)決定 上述區域位元線感測放大器所放大之資料要傳送至上述第 一及第二總體位元線感測放大方塊中之那一個。 在上述半導體記憶體裝置中，藉由使用一對位元線BL 及/BL間之電壓位準差來感測資料。因此，在上述資料轉 移方塊7〇〇中，上述第一及第二總體線GBL及/GBL分別 -14- 1296116 Γ^6Γΐ2. i7 ——] 年月 日修正本 經由每一區域至總體開關（例如·· LB GO)及每一區域至總體互 補開關（例如：LBGOf)耦接至上述位元線BL及互補位元線 /BL。 亦即，將供應至上述位元線BL之資料藉由上述區域位 元線感測放大方塊來放大，然後經由上述第一資料轉移方 塊700a輸入至上述第一或第二總體位元線感測放大方塊 5 00或600。同樣地，將供應至上述互補位元線/BL之其它 資料藉由上述區域位元線感測放大方塊來放大，然後經由 上述第二資料轉移方塊700b輸入至上述第一或第二總體位 元線感測放大方塊5 0 0或6 0 0。 再者，上述第三區域位元線感測放大方塊1 3 0係耦接 至上述第二及第三區域至總體開關LBG2及LBG3以及上述 第二及第三區域至總體互補開關LBG2’及LBG3’。此外，在 上述資料轉移方塊700中，上述第二總體位元線開關GBIS1 係用以將上述第一總體線G B L連接或斷接於上述第三及第 四區域至總體開關LBG2及LBG3之間。上述第二總體位元 線互補開關GBIS 1 ’係用以將上述第二總體線/GBL連接或斷 接於上述第三及第四區域至總體互補開關LBG2,及LBG3’之 間。 亦即，將包含於上述第一及第二資料轉移方塊700a及 7 00b中之所有開關（亦即，上述區域至總體開關、上述總體 線開關、上述區域至總體互補開關及上述總體線互補開關） 適當地打開及關閉，以回應上述所選擇之胞元方塊。結果， 可防止資料碰撞（data collision)。 以下，參考第5及6圖，將詳細描述如何藉由控制上 -15- 1296116 WWT? ^~一年月日修正本 述第一及第二資料轉移方塊700a及700b中之開關來防止 上述資料碰撞。 第5圖係描述在存取第4圖所示之第二胞元方塊2 00 中所儲存的資料時上述區域位元線感測放大器LSA與上述 總體位元線感測放大器GSA間之資料傳送的方塊圖。 當選擇上述第二胞元方塊200時，藉由上述第二區域 位元線感測放大方塊1 2 0來放大一部分資料及藉由上述第 三區域位元線感測放大方塊1 3 0來放大其它資料。然後， 在上述第一資料總體線方塊700a中，上述一部分資料係經 由上述第二區域至總體開關LB S 1及上述第一總體位元線開 關GBIS0來轉移；以及上述其它資料係經由上述第四區域至 總體開關LB S3及上述第三總體位元線開關GBIS2來轉移。 在此時，爲了防止上述資料碰撞，打開上述第三區域至總 體開關LBS2及上述第二總體位元線開關GBIS1。 同時，在上述第二資料總體線方塊700b中，關閉上述 第二及第四區域至總體互補開關LBS1’及LBS3’以及上述第 一及第三總體位元線開關GBIS0’及GBIS2’；以及爲了防止 上述資料碰撞，打開上述第三區域至總體互補開關LBS 2,及 上述第二總體位元線互補開關GBIS1’。 第6圖係描述在存取第4圖所示之第三胞元方塊300 中所儲存的資料時上述區域位元線感測放大器LSA與上述 總體位元線感測放大器GSA間之資料傳送的方塊圖。 當選擇上述第三胞元方塊300時，藉由上述第三區域 位元線感測放大方塊1 3 0來放大一部分資料及藉由上述第 -16- 1296116 9皋12·月17曰修正本 四區域位元線感測放大方塊1 4 0來放大其它資料。然後， 在上述弟一*資料總體線方塊7 0 0 a中，上述一部分資料係經 由上述弟二區域至總體開關L B S 2及上述第一*總體位元線開 關G B I S 0來轉移；以及上述其它資料係經由上述第五區域至 總體開關LBS4及上述第三總體位元線開關GBIS2來轉移。 在此時，爲了防止上述資料碰撞，打開上述第四區域至總 體開關LB S3及上述第二總體位元線開關GB IS 1。 同時，在上述第二資料總體線方塊700b中，關閉上述 弟二及第五區域至總體互補開關LBS2·及LBS4’以及上述第 一及第三總體位元線開關GBIS0’及GB IS 2’；以及爲了防止 上述資料碰撞，打開上述第四區域至總體互補開關LBS 3,及 上述第二總體位元線互補開關GB I S Γ。 第7圖係顯示第3圖所示之半導體記憶體裝置的操作 之波形。 如圖所示，描述在上述第二胞元方塊200及上述第三 胞元方塊3 00中實施上述資料存取操作時會啓動那一個開 關。 首先，在上述第二胞元方塊200中實施上述資料存取 之期間中，具有三個步驟。在一第一期間PCG中，預充電 上述位元線。然後，在一第二期間中，打開一區域位元線 開關（亦即，BIS 1)，以將上述第二胞元方塊200中所儲存 之資料轉移至上述第二及第三區域位元線感測放大方塊 (LSA) 120及130。最後，在一第三期間中，打開上述第一 及第四區域至總體開關LBG1及LBG3以及上述第一及第三 -17- 1^^0110 年月日修正本 總體位元線開關GBISO及GBIS3，以將上述第二及三區域 位元線感測放大方塊120及130所放大之資料傳送至上述 第一及第二總體位元線感測放大方塊5 00及600。雖然未顯 示，但是同樣會打開上述第二總體位元線方塊700b中第一 及第四區域至總體互補開關LBG1’及LBG3’以及第一及第三 總體位元線互補開關GBIS0’及GBIS3’。 同樣地，當在上述第三胞元方塊3 0 0中實施上述資料 存取操作時，打開一區域位元線開關（亦即，BIS 2)，以在 一預充電操作後之一第二期間中將上述第三胞元方塊200 中所儲存之資料轉移至上述第三及第四區域位元線感測放 大方塊（LSA) 130及140。在一第三期間中，打開上述第三 及第五區域至總體開關LBG2及LBG4以及上述第一及第三 總體位元線開關GBIS0及GBIS3，以將上述第三及第四區 域位元線感測放大方塊120及140所放大之資料傳送至上 述第一及第二總體位元線感測放大方塊5 00及600。雖然未 顯示，但是同樣會打開上述第二總體位元線方塊700b中第 三及第五區域至總體互補開關LBG2’及LBG4’以及第一及第 三總體位元線互補開關GBIS0’及GBIS3*。 如以上所述，依據本發明之半導體記憶體裝置包括在 一區域位元線感測放大方塊與一 I / Ο感測放大方塊間之一 總體位元線感測放大方塊。再者，依據本發明之半導體記 億體裝置包括在上述區域位元線感測放大方塊與上述總體 位元線感測放大方塊間之一資料轉移方塊。因此，本發明 可改善在上述半導體記憶體裝置中之資料傳送的速度。 -18- 1296116 在習知技藝中，爲了改善上述資料傳送之速度’而增 加包含在上述區域位元線感測放大方塊中之每一感測放大 器的驅動能力。然而，在本發明中，雖然包含於上述區域 位元線感測放大方塊中之感測放大器不具有大的驅動能 力，但是由於具有上述總體位元線感測放大方塊，所以可 改善上述資料傳送之速度。 因此，上述半導體記憶體裝置可改善上述資料傳送之 速度，而不會顯著地增加電路尺寸。此外，可更加簡化用 以將資料從上述區域位元線感測放大方塊傳送至上述I/O 感測放大方塊之資料線；然後，可減少上述資料線所佔據之 面積。 結果’本發明可藉由在上述傳統半導體記憶體裝置中 加入上述總體位元線感測放大方塊及上述資料轉移方塊， 來顯著地改善上述資料傳送之速度。 本專利申請案包含有關於2003年12月29日在韓國專 利局所提出之韓國專利申請案第2003-98456號之標的，在 此以提及方式倂入上述專利申請案之整個內容。 雖然以特定實施例來描述本發明，但是熟知該項技藝 者可明顯了解到，在不脫離所附申請專利範圍所界定之本 發明的精神及範圍內，可做各種變化及潤飾。 【圖式簡單說明】 第1圖係顯示一傳統半導體記憶體裝置之方塊圖； 第2圖係描述第1圖所示之一記憶體組的方塊圖； 第3圖係顯示依據本發明之一半導體記憶體裝置的方 -19- 1296116 爾 12: 17 --- 年月日修正本 塊圖； 第4圖係描述第3圖所示之一記憶體組中一區域位元 線感測放大器與一總體位元線感測放大器間的資料傳送之 方塊圖； 第5圖係描述在存取第4圖所示之一第二胞元方塊中 所儲存的資料時一區域位元線感測放大器與一總體位元線 感測放大器間之資料傳送的方塊圖； 第6圖係描述在存取第1 2 3圖所示之一第三胞元方塊中 所儲存的資料時一區域位元線感測放大器與一總體位元線 感測放大器間之資料傳送的方塊圖； 第7圖係顯示第3圖所示之半導體記憶體裝置的操作 之波形。 元件符號說明 10、 20、 30 及 40 10a、 20a、 30a 及 40a 12_l-12_n 14_l-14_n+l 50 100 、 200 、 300 及 400 110、 120、 130、 140 及 15〇 200 記憶體組 I/O感測放大方塊 胞元方塊 位元線感測放大方塊 資料輸出緩衝器 胞元方塊 區域位元線感測放大方塊 第一感測放大器控制器 700 -20- 1 00 第二感測放大器控制器 2 5 0 0及6 0 0 總體位元線感測放大方塊 3 資料轉移方塊 129611’y.y日修正本 700a 700b

1000 、 2000 、 3000 及 4000 1100、 2100 、 3100¾ 4100 5 000 BL /BL GBIS0-GBIS2 GBIS0f-GBIS2f

GBL

/GBL

GSA LBG0-LBG5 LBGO^LBGS1 LBS 1 LBS 1 ? LBS2 LBS2f LBS3 LBS3f LBS41

LS A 第一資料總體線方塊 第二資料總體線方塊 記憶體組 I/O感測放大方塊 資料輸出緩衝器 位元線 互補位元線 總體位元線開關 總體位元線互補開關 第一總體線 第二總體線 總體位元線感測放大器 區域至總體開關 區域至總體互補開關 第二區域至總體開關 第二區域至總體互補開關 第三區域至總體開關 第三區域至總體互補開關 第四區域至總體開關 第四區域至總體互補開關 第五區域至總體互補開關 區域位元線感測放大器 21-

Claims (1)

1296116 輩.12¾17曰修正本 第93 1 1 8425號「用於高速資料存取之半導體記憶體裝置」 專利案 (2007年12月修正） 十、申請專利範圍： 1. 一種半導體記憶體裝置，具有高速度之資料傳送，包括： 複數個胞元方塊，每一胞元方塊具有複數個用以儲存 資料之單位胞元； 複數個區域位元線感測放大方塊，每一區域位元線感 測放大方塊用以感測及放大在該等複數個胞元方塊中所 儲存之資料； 第一總體位元線感測放大方塊，用以鎖存該等區域位 元線感測放大方塊所放大之一個資料； 第二總體位元線感測放大方塊，用以鎖存該等區域位 元線感測放大方塊所放大之其它資料；以及 資料轉移方塊，用以將該等複數個區域位元線感測放 大方塊所提供之資料選擇傳送至該等第一與第二總體位 元線感測放大方塊所對應之一。 2. 如申請專利範圍第1項之半導體記憶體裝置，其中每一 胞元方塊係耦接至兩個相鄰區域位元線感測放大方塊。 3. 如申請專利範圍第2項之半導體記憶體裝置，其中該等 複數個區域位元線感測放大方塊之每一個接收從兩個相 鄰胞元方塊所輸出之資料。 4. 如申請專利範圍第3項之半導體記憶體裝置，其中如果 該等胞元方塊之數目爲N，則該等區域位元線感測放大 方塊之數目係N+1，其中N係一正整數。 1296116 5 ·如申請專利範圍第4項之半導體記憶體 一胞元方塊中實施資料存取操作時，將 兩個相鄰區域位元線感測放大方塊中之 資料輸入至該兩個相鄰區域位元線感測 一區域位元線感測放大方塊。 6.如申請專利範圍第5項之半導體記憶體 料轉移方塊包括： 第一資料轉移方塊，用以將該等複數 測放大方塊所輸出之第一電壓位準傳送 線感測放大方塊；以及 第二資料轉移方塊，用以將該等複數 測放大方塊所輸出之第二電壓位準傳送 線感測放大方塊；其中從該等區域位元 所提供之資料係依據該第一及第二電壓 準差來決定。 裝置，其中當在 一資料輸入至該 一，以及將另一 放大方塊中之另 裝置，其中該資 個區域位元線感 至第一總體位元 個區域位元線感 至第二總體位元 線感測放大區塊 位準間之電壓位