JPH06333388A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06333388A JPH06333388A JP5116815A JP11681593A JPH06333388A JP H06333388 A JPH06333388 A JP H06333388A JP 5116815 A JP5116815 A JP 5116815A JP 11681593 A JP11681593 A JP 11681593A JP H06333388 A JPH06333388 A JP H06333388A
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- frequency
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】外部から供給されるクロック信号により動作周
波数が規制される半導体記憶装置、例えば、ＳＤＲＡＭ
（シンクロナス・ダイナミック・ランダム・アクセス・
メモリ）に関し、最高動作周波数で動作させた場合にお
いても、最高動作周波数よりも低い周波数で動作させた
場合においても、動作電流が同一又は略同一となるよう
にし、最高動作周波数よりも低い周波数で動作させた場
合における消費電力の低減化を図る。 【構成】外部から供給されるクロック信号ＣＬＫＡと同
一周波数、かつ、外部から供給されるクロック信号ＣＬ
ＫＡが最高動作周波数である場合におけるＨレベル期間
（活性レベル期間）と同一長のＨレベル期間（活性レベ
ル期間）を有する内部クロック信号ＣＬＫＢを生成し、
これをタイミング信号としてデータバス・アンプ等に供
給する。
波数が規制される半導体記憶装置、例えば、ＳＤＲＡＭ
（シンクロナス・ダイナミック・ランダム・アクセス・
メモリ）に関し、最高動作周波数で動作させた場合にお
いても、最高動作周波数よりも低い周波数で動作させた
場合においても、動作電流が同一又は略同一となるよう
にし、最高動作周波数よりも低い周波数で動作させた場
合における消費電力の低減化を図る。 【構成】外部から供給されるクロック信号ＣＬＫＡと同
一周波数、かつ、外部から供給されるクロック信号ＣＬ
ＫＡが最高動作周波数である場合におけるＨレベル期間
（活性レベル期間）と同一長のＨレベル期間（活性レベ
ル期間）を有する内部クロック信号ＣＬＫＢを生成し、
これをタイミング信号としてデータバス・アンプ等に供
給する。
Description
【０００１】
【産業上の利用分野】本発明は、シンクロナス・ダイナ
ミック・ランダム・アクセス・メモリ（syn-chronous d
ynamic random access memory．以下、ＳＤＲＡＭとい
う）等のように、外部から供給されるクロック信号によ
り動作周波数が規制される半導体記憶装置に関する。
ミック・ランダム・アクセス・メモリ（syn-chronous d
ynamic random access memory．以下、ＳＤＲＡＭとい
う）等のように、外部から供給されるクロック信号によ
り動作周波数が規制される半導体記憶装置に関する。
【０００２】
【従来の技術】従来、ＳＤＲＡＭとして、図７に、その
要部をブロック図で示すようなものが知られている。
要部をブロック図で示すようなものが知られている。
【０００３】図中、１はチップ本体、２はメモリセルが
配列されてなるメモリセルアレイ、３は外部から供給さ
れるアドレス信号のうち、ロウアドレス信号を取込み、
これを相補信号化してなる内部ロウアドレス信号を出力
するロウアドレス・バッファである。
配列されてなるメモリセルアレイ、３は外部から供給さ
れるアドレス信号のうち、ロウアドレス信号を取込み、
これを相補信号化してなる内部ロウアドレス信号を出力
するロウアドレス・バッファである。
【０００４】また、４はロウアドレス・バッファ３から
出力される内部ロウアドレス信号をデコードしてワード
線の選択を行うロウデコーダであり、ＷＬ０、ＷＬ１・
・・ＷＬｎはワード線である。
出力される内部ロウアドレス信号をデコードしてワード
線の選択を行うロウデコーダであり、ＷＬ０、ＷＬ１・
・・ＷＬｎはワード線である。
【０００５】また、５は外部から供給されるアドレス信
号のうち、コラムアドレス信号を取込み、これを相補信
号化してなる内部コラムアドレス信号を出力するコラム
アドレス・バッファである。
号のうち、コラムアドレス信号を取込み、これを相補信
号化してなる内部コラムアドレス信号を出力するコラム
アドレス・バッファである。
【０００６】また、６はコラムアドレス・バッファ５か
ら出力される内部コラムアドレス信号をデコードしてコ
ラム選択信号ＣＬ０、ＣＬ１・・・ＣＬｎを出力するコ
ラムデコーダである。
ら出力される内部コラムアドレス信号をデコードしてコ
ラム選択信号ＣＬ０、ＣＬ１・・・ＣＬｎを出力するコ
ラムデコーダである。
【０００７】また、７はコラムデコーダ６から出力され
るコラム選択信号ＣＬ０、ＣＬ１・・・ＣＬｎに基づい
てメモリセルアレイ２のコラム（ビット線）の選択を行
うコラムゲートが配列されてなるコラムゲート列であ
る。
るコラム選択信号ＣＬ０、ＣＬ１・・・ＣＬｎに基づい
てメモリセルアレイ２のコラム（ビット線）の選択を行
うコラムゲートが配列されてなるコラムゲート列であ
る。
【０００８】また、８はメモリセルアレイ２から読み出
されたデータを増幅するセンスアンプが配列されてなる
センスアンプ列、ＤＢ、／ＤＢはメモリセルアレイ２に
設けられているビット線に共用されるデータ転送路をな
すデータバスである。
されたデータを増幅するセンスアンプが配列されてなる
センスアンプ列、ＤＢ、／ＤＢはメモリセルアレイ２に
設けられているビット線に共用されるデータ転送路をな
すデータバスである。
【０００９】また、９はデータバスＤＢ、／ＤＢに読み
出されたデータを増幅するデータバス・アンプ、１０は
出力データＤＯＵＴを外部に出力するためのデータ出力
バッファである。
出されたデータを増幅するデータバス・アンプ、１０は
出力データＤＯＵＴを外部に出力するためのデータ出力
バッファである。
【００１０】また、１１は外部から供給される書込みデ
ータＤＩＮを取込み、これを相補信号化してなる書込み
データを出力するデータ入力バッファ、１２は書込みに
使用されるライトアンプである。
ータＤＩＮを取込み、これを相補信号化してなる書込み
データを出力するデータ入力バッファ、１２は書込みに
使用されるライトアンプである。
【００１１】また、１３は外部から供給されるクロック
信号ＣＬＫＡ、ロウアドレス・ストローブ信号／ＲＡ
Ｓ、コラムアドレス・ストローブ信号／ＣＡＳを取込
み、内部クロック信号ＣＬＫＢを出力し、これをデータ
バス・アンプ９等、所定の内部回路にタイミング信号と
して供給するタイミング制御回路である。
信号ＣＬＫＡ、ロウアドレス・ストローブ信号／ＲＡ
Ｓ、コラムアドレス・ストローブ信号／ＣＡＳを取込
み、内部クロック信号ＣＬＫＢを出力し、これをデータ
バス・アンプ９等、所定の内部回路にタイミング信号と
して供給するタイミング制御回路である。
【００１２】ここに、図８はメモリセルアレイ２、セン
スアンプ列８、コラムゲート列７の一部分を示す回路図
であり、図中、１４、１５はメモリセルであり、１６、
１７は記憶素子をなすキャパシタ、１８、１９はトラン
スファゲートをなすｎＭＯＳトランジスタ、ＶＰはプレ
ート電圧である。
スアンプ列８、コラムゲート列７の一部分を示す回路図
であり、図中、１４、１５はメモリセルであり、１６、
１７は記憶素子をなすキャパシタ、１８、１９はトラン
スファゲートをなすｎＭＯＳトランジスタ、ＶＰはプレ
ート電圧である。
【００１３】また、ＢＬ０、／ＢＬ０はビット線、２０
はセンスアンプであり、２１、２２はｐＭＯＳトランジ
スタ、２３、２４はｎＭＯＳトランジスタ、ＰＳＡ、Ｎ
ＳＡはセンスアンプ駆動信号である。
はセンスアンプであり、２１、２２はｐＭＯＳトランジ
スタ、２３、２４はｎＭＯＳトランジスタ、ＰＳＡ、Ｎ
ＳＡはセンスアンプ駆動信号である。
【００１４】また、２５はコラムゲートであり、２６、
２７はコラム選択信号ＣＬ０によりＯＮ、ＯＦＦが制御
されるｎＭＯＳトランジスタである。
２７はコラム選択信号ＣＬ０によりＯＮ、ＯＦＦが制御
されるｎＭＯＳトランジスタである。
【００１５】なお、コラム選択信号ＣＬ０がＨレベルと
される場合、そのＨレベル期間は、内部クロック信号Ｃ
ＬＫＢのＨレベル期間と同一となるようにされる。コラ
ム選択信号ＣＬ１〜ＣＬｎについても、同様である。
される場合、そのＨレベル期間は、内部クロック信号Ｃ
ＬＫＢのＨレベル期間と同一となるようにされる。コラ
ム選択信号ＣＬ１〜ＣＬｎについても、同様である。
【００１６】また、図９はデータバス・アンプ９の回路
構成を示す図であり、図中、２８はデータバス負荷回路
であり、φWEは書込み制御信号、２９はインバータ、３
０、３１はｎＭＯＳトランジスタ、ＶＣＣは電源電圧で
ある。
構成を示す図であり、図中、２８はデータバス負荷回路
であり、φWEは書込み制御信号、２９はインバータ、３
０、３１はｎＭＯＳトランジスタ、ＶＣＣは電源電圧で
ある。
【００１７】なお、書込み制御信号φWEは、書込み時に
はＨレベル、読出し時にはＬレベルとされる信号であ
り、書込み時には、ｎＭＯＳトランジスタ３０、３１＝
ＯＦＦ、読出し時には、ｎＭＯＳトランジスタ３０、３
１＝ＯＮとされ、これらｎＭＯＳトランジスタ３０、３
１は、読出し時、データバスＤＢ、／ＤＢの負荷として
機能する。
はＨレベル、読出し時にはＬレベルとされる信号であ
り、書込み時には、ｎＭＯＳトランジスタ３０、３１＝
ＯＦＦ、読出し時には、ｎＭＯＳトランジスタ３０、３
１＝ＯＮとされ、これらｎＭＯＳトランジスタ３０、３
１は、読出し時、データバスＤＢ、／ＤＢの負荷として
機能する。
【００１８】また、３２、３３は定電流源を同一とする
差動アンプであり、３４〜３７は駆動トランジスタをな
すｎＭＯＳトランジスタ、３８〜４１は負荷トランジス
タをなすｐＭＯＳトランジスタ、４２は内部クロック信
号ＣＬＫＢによりＯＮ、ＯＦＦが制御される定電流源を
なすｎＭＯＳトランジスタである。
差動アンプであり、３４〜３７は駆動トランジスタをな
すｎＭＯＳトランジスタ、３８〜４１は負荷トランジス
タをなすｐＭＯＳトランジスタ、４２は内部クロック信
号ＣＬＫＢによりＯＮ、ＯＦＦが制御される定電流源を
なすｎＭＯＳトランジスタである。
【００１９】また、４３、４４は定電流源を同一とする
差動アンプであり、４５〜４８は駆動トランジスタをな
すｎＭＯＳトランジスタ、４９〜５２は負荷トランジス
タをなすｐＭＯＳトランジスタ、５３は内部クロック信
号ＣＬＫＢによりＯＮ、ＯＦＦが制御される定電流源を
なすｎＭＯＳトランジスタである。
差動アンプであり、４５〜４８は駆動トランジスタをな
すｎＭＯＳトランジスタ、４９〜５２は負荷トランジス
タをなすｐＭＯＳトランジスタ、５３は内部クロック信
号ＣＬＫＢによりＯＮ、ＯＦＦが制御される定電流源を
なすｎＭＯＳトランジスタである。
【００２０】ここに、内部クロック信号ＣＬＫＢ＝Ｈレ
ベルの場合には、ｎＭＯＳトランジスタ４２、５３＝Ｏ
Ｎとされて、差動アンプ３２、３３、４３、４４＝活性
とされる。
ベルの場合には、ｎＭＯＳトランジスタ４２、５３＝Ｏ
Ｎとされて、差動アンプ３２、３３、４３、４４＝活性
とされる。
【００２１】これに対して、内部クロック信号ＣＬＫＢ
＝Ｌレベルの場合には、ｎＭＯＳトランジスタ４２、５
３＝ＯＦＦとされて、差動アンプ３２、３３、４３、４
４＝非活性とされる。
＝Ｌレベルの場合には、ｎＭＯＳトランジスタ４２、５
３＝ＯＦＦとされて、差動アンプ３２、３３、４３、４
４＝非活性とされる。
【００２２】また、５４は差動アンプ４３、４４の出力
をラッチするフリップフロップであり、５５、５６はＮ
ＡＮＤ回路である。
をラッチするフリップフロップであり、５５、５６はＮ
ＡＮＤ回路である。
【００２３】また、５７はフリップフロップ５４の動作
を制御するフリップフロップ制御回路であり、５８、５
９は内部クロック信号ＣＬＫＢによりＯＮ、ＯＦＦが制
御されるｐＭＯＳトランジスタである。
を制御するフリップフロップ制御回路であり、５８、５
９は内部クロック信号ＣＬＫＢによりＯＮ、ＯＦＦが制
御されるｐＭＯＳトランジスタである。
【００２４】ここに、内部クロック信号ＣＬＫＢ＝Ｈレ
ベルの場合、ｐＭＯＳトランジスタ５８、５９＝ＯＦＦ
とされ、フリップフロップ５４は、差動アンプ４３、４
４の出力に対応した出力ＤＯ、／ＤＯを出力する。
ベルの場合、ｐＭＯＳトランジスタ５８、５９＝ＯＦＦ
とされ、フリップフロップ５４は、差動アンプ４３、４
４の出力に対応した出力ＤＯ、／ＤＯを出力する。
【００２５】そして、この状態から、内部クロック信号
ＣＬＫＢ＝Ｌレベルとされると、ｐＭＯＳトランジスタ
５８、５９＝ＯＮとされ、ノード６０、６１＝Ｈレベル
とされる。この結果、フリップフロップ５４は、保持状
態とされ、これまで入力されていたデータを保持する。
ＣＬＫＢ＝Ｌレベルとされると、ｐＭＯＳトランジスタ
５８、５９＝ＯＮとされ、ノード６０、６１＝Ｈレベル
とされる。この結果、フリップフロップ５４は、保持状
態とされ、これまで入力されていたデータを保持する。
【００２６】また、図１０はタイミング制御回路１３の
動作を示す波形図であり、外部から供給されるクロック
信号ＣＬＫＡと内部クロック信号ＣＬＫＢとの関係を示
している。
動作を示す波形図であり、外部から供給されるクロック
信号ＣＬＫＡと内部クロック信号ＣＬＫＢとの関係を示
している。
【００２７】ここに、図１０Ａは外部から供給されるク
ロック信号ＣＬＫＡ（その周波数＝最高動作周波数の場
合）、図１０Ｂは図１０Ａに示すクロック信号ＣＬＫＡ
が供給された場合にタイミング制御回路１３から出力さ
れる内部クロック信号ＣＬＫＢを示している。
ロック信号ＣＬＫＡ（その周波数＝最高動作周波数の場
合）、図１０Ｂは図１０Ａに示すクロック信号ＣＬＫＡ
が供給された場合にタイミング制御回路１３から出力さ
れる内部クロック信号ＣＬＫＢを示している。
【００２８】また、図１０Ｃは外部から供給されるクロ
ック信号ＣＬＫＡ（その周波数＝最高動作周波数の１／
２である場合）、図１０Ｄは図１０Ｃに示すクロック信
号ＣＬＫＡが供給された場合にタイミング制御回路１３
から出力される内部クロック信号ＣＬＫＢを示してい
る。
ック信号ＣＬＫＡ（その周波数＝最高動作周波数の１／
２である場合）、図１０Ｄは図１０Ｃに示すクロック信
号ＣＬＫＡが供給された場合にタイミング制御回路１３
から出力される内部クロック信号ＣＬＫＢを示してい
る。
【００２９】このように、このタイミング制御回路１３
は、外部から供給されるクロック信号ＣＬＫＡと同一周
波数、同一幅（同一時間長）のＨレベル期間を有する内
部クロック信号ＣＬＫＢを出力し、これをコラムデコー
ダ６や、データバス・アンプ９等に供給するようにされ
ている。
は、外部から供給されるクロック信号ＣＬＫＡと同一周
波数、同一幅（同一時間長）のＨレベル期間を有する内
部クロック信号ＣＬＫＢを出力し、これをコラムデコー
ダ６や、データバス・アンプ９等に供給するようにされ
ている。
【００３０】ここに、図１１は図７に示す従来のＳＤＲ
ＡＭにおけるランダム・コラムアドレス・モード、即
ち、ページ・モードによる読出し動作を示す波形図であ
り、図１１Ａは外部から供給されるクロック信号ＣＬＫ
Ａ（その周波数＝最高動作周波数の１／２の場合）を示
している。
ＡＭにおけるランダム・コラムアドレス・モード、即
ち、ページ・モードによる読出し動作を示す波形図であ
り、図１１Ａは外部から供給されるクロック信号ＣＬＫ
Ａ（その周波数＝最高動作周波数の１／２の場合）を示
している。
【００３１】また、図１１Ｂはロウアドレス・ストロー
ブ信号／ＲＡＳ、図１１Ｃはコラムアドレス・ストロー
ブ信号／ＣＡＳ、図１１Ｄは取り込まれたアドレス信号
を示しており、Ｒはロウアドレス信号、Ｃａ〜Ｃｆはコ
ラムアドレス信号である。
ブ信号／ＲＡＳ、図１１Ｃはコラムアドレス・ストロー
ブ信号／ＣＡＳ、図１１Ｄは取り込まれたアドレス信号
を示しており、Ｒはロウアドレス信号、Ｃａ〜Ｃｆはコ
ラムアドレス信号である。
【００３２】また、図１１Ｅはタイミング制御回路１３
から出力される内部クロック信号ＣＬＫＢ、図１１Ｆは
コラムデコーダ６からコラムゲート列７に出力されるコ
ラム選択信号、図１１Ｇは出力データＤＯＵＴを示して
いる。
から出力される内部クロック信号ＣＬＫＢ、図１１Ｆは
コラムデコーダ６からコラムゲート列７に出力されるコ
ラム選択信号、図１１Ｇは出力データＤＯＵＴを示して
いる。
【００３３】即ち、このＳＤＲＡＭにおいては、ページ
・モード時、ロウアドレス・ストローブ信号／ＲＡＳが
Ｌレベル（活性レベル）にされると、ロウアドレス信号
Ｒが取り込まれ、対応するワード線の選択が行われる。
・モード時、ロウアドレス・ストローブ信号／ＲＡＳが
Ｌレベル（活性レベル）にされると、ロウアドレス信号
Ｒが取り込まれ、対応するワード線の選択が行われる。
【００３４】その後、コラムアドレス・ストローブ信号
／ＣＡＳが一定周期で繰り返してＬレベル（活性レベ
ル）とされ、コラムアドレス信号Ｃａ〜Ｃｆが順に取込
まれ、コラムデコーダ６からコラムゲート列７に対し
て、コラムを選択するためのコラム選択信号ＣＬａ〜Ｃ
Ｌｆが順に出力される。
／ＣＡＳが一定周期で繰り返してＬレベル（活性レベ
ル）とされ、コラムアドレス信号Ｃａ〜Ｃｆが順に取込
まれ、コラムデコーダ６からコラムゲート列７に対し
て、コラムを選択するためのコラム選択信号ＣＬａ〜Ｃ
Ｌｆが順に出力される。
【００３５】この結果、アドレス信号［Ｒ、Ｃａ］〜
［Ｒ、Ｃｆ］に対応するメモリセルの記憶データが順に
データバスＤＢ、／ＤＢに順に読み出され、データバス
・アンプ９及びデータ出力バッファ１０を介して出力デ
ータＤＯＵＴとして外部に出力される。
［Ｒ、Ｃｆ］に対応するメモリセルの記憶データが順に
データバスＤＢ、／ＤＢに順に読み出され、データバス
・アンプ９及びデータ出力バッファ１０を介して出力デ
ータＤＯＵＴとして外部に出力される。
【００３６】
【発明が解決しようとする課題】ここに、データバス・
アンプ９においては、内部クロック信号ＣＬＫＢ＝Ｈレ
ベルの場合、差動アンプ３２、３３、４３、４４＝活性
とされ、ＶＣＣ電源線側から接地側に電流が流れ、電力
が消費される。
アンプ９においては、内部クロック信号ＣＬＫＢ＝Ｈレ
ベルの場合、差動アンプ３２、３３、４３、４４＝活性
とされ、ＶＣＣ電源線側から接地側に電流が流れ、電力
が消費される。
【００３７】他方、タイミング制御回路１３は、外部か
ら供給されるクロック信号ＣＬＫＡと同一周波数、同一
幅（同一時間長）のＨレベル期間を有する内部クロック
信号ＣＬＫＢをデータバス・アンプ９に出力するように
構成されている。
ら供給されるクロック信号ＣＬＫＡと同一周波数、同一
幅（同一時間長）のＨレベル期間を有する内部クロック
信号ＣＬＫＢをデータバス・アンプ９に出力するように
構成されている。
【００３８】この結果、外部から供給されるクロック信
号ＣＬＫＡの周波数が最高動作周波数の１／２とされる
場合、内部クロック信号ＣＬＫＢのＨレベル期間は、外
部から供給されるクロック信号ＣＬＫＡの周波数が最高
動作周波数とされる場合の２倍となってしまい、その
分、データバス・アンプ９においては、動作期間が増大
し、動作電流が増大してしまう。
号ＣＬＫＡの周波数が最高動作周波数の１／２とされる
場合、内部クロック信号ＣＬＫＢのＨレベル期間は、外
部から供給されるクロック信号ＣＬＫＡの周波数が最高
動作周波数とされる場合の２倍となってしまい、その
分、データバス・アンプ９においては、動作期間が増大
し、動作電流が増大してしまう。
【００３９】このように、図７に示す従来のＳＤＲＡＭ
においては、最高動作周波数よりも低い周波数で動作さ
せると、動作期間が長くなることにより動作電流が増大
し、最高動作周波数で動作させた場合よりも消費電力が
増大してしまうという問題点があった。
においては、最高動作周波数よりも低い周波数で動作さ
せると、動作期間が長くなることにより動作電流が増大
し、最高動作周波数で動作させた場合よりも消費電力が
増大してしまうという問題点があった。
【００４０】本発明は、かかる点に鑑み、最高動作周波
数で動作させた場合においても、最高動作周波数よりも
低い周波数で動作させた場合においても、動作期間が同
一又は略同一となり、動作電流が同一又は略同一となる
ようにし、最高動作周波数よりも低い周波数で動作させ
た場合における消費電力の低減化を図ることができるよ
うにした半導体記憶装置を提供することを目的とする。
数で動作させた場合においても、最高動作周波数よりも
低い周波数で動作させた場合においても、動作期間が同
一又は略同一となり、動作電流が同一又は略同一となる
ようにし、最高動作周波数よりも低い周波数で動作させ
た場合における消費電力の低減化を図ることができるよ
うにした半導体記憶装置を提供することを目的とする。
【００４１】
【課題を解決するための手段】本発明による半導体記憶
装置は、外部から供給されるクロック信号を取込み、こ
の外部から供給されるクロック信号と同一周波数の内部
クロック信号を発生し、この内部クロック信号を所定の
内部回路にタイミング信号として供給するタイミング制
御回路を設けて構成される半導体記憶装置を改良するも
のであり、前記タイミング制御回路を、前記外部から供
給されるクロック信号の許容周波数範囲においては、前
記外部から供給されるクロック信号の周波数に関係な
く、一定の活性レベル期間を有する内部クロック信号を
前記所定の内部回路に供給するように構成するというも
のである。
装置は、外部から供給されるクロック信号を取込み、こ
の外部から供給されるクロック信号と同一周波数の内部
クロック信号を発生し、この内部クロック信号を所定の
内部回路にタイミング信号として供給するタイミング制
御回路を設けて構成される半導体記憶装置を改良するも
のであり、前記タイミング制御回路を、前記外部から供
給されるクロック信号の許容周波数範囲においては、前
記外部から供給されるクロック信号の周波数に関係な
く、一定の活性レベル期間を有する内部クロック信号を
前記所定の内部回路に供給するように構成するというも
のである。
【００４２】
【作用】本発明においては、外部から供給されるクロッ
ク信号を取込み、この外部から供給されるクロック信号
と同一周波数の内部クロック信号を生成し、この内部ク
ロック信号を所定の内部回路にタイミング信号として供
給するタイミング制御回路を、外部から供給されるクロ
ック信号の許容周波数範囲においては、外部から供給さ
れるクロック信号の周波数に関係なく、一定の活性レベ
ル期間を有する内部クロック信号を所定の内部回路に供
給するように構成するとしている。
ク信号を取込み、この外部から供給されるクロック信号
と同一周波数の内部クロック信号を生成し、この内部ク
ロック信号を所定の内部回路にタイミング信号として供
給するタイミング制御回路を、外部から供給されるクロ
ック信号の許容周波数範囲においては、外部から供給さ
れるクロック信号の周波数に関係なく、一定の活性レベ
ル期間を有する内部クロック信号を所定の内部回路に供
給するように構成するとしている。
【００４３】この結果、最高動作周波数で動作させた場
合においても、最高動作周波数よりも低い周波数で動作
させた場合においても、動作期間が同一又は略同一とな
るので、動作電流を同一又は略同一とすることができ、
最高動作周波数よりも低い周波数で動作させた場合にお
ける消費電力の低減化を図ることができる。
合においても、最高動作周波数よりも低い周波数で動作
させた場合においても、動作期間が同一又は略同一とな
るので、動作電流を同一又は略同一とすることができ、
最高動作周波数よりも低い周波数で動作させた場合にお
ける消費電力の低減化を図ることができる。
【００４４】
【実施例】以下、図１〜図６を参照して、本発明の一実
施例につき、本発明をＳＤＲＡＭに適用した場合を例に
して説明する。なお、図１において、図７に対応する部
分には同一符号を付し、その重複説明は省略する。
施例につき、本発明をＳＤＲＡＭに適用した場合を例に
して説明する。なお、図１において、図７に対応する部
分には同一符号を付し、その重複説明は省略する。
【００４５】図１は本発明の一実施例の要部を示すブロ
ック図であり、本実施例は、図７に示す従来のＳＤＲＡ
Ｍが設けるタイミング制御回路１３と回路構成を異にす
るタイミング制御回路６２を設け、その他については、
図７に示す従来のＳＤＲＡＭと同様に構成したものであ
る。
ック図であり、本実施例は、図７に示す従来のＳＤＲＡ
Ｍが設けるタイミング制御回路１３と回路構成を異にす
るタイミング制御回路６２を設け、その他については、
図７に示す従来のＳＤＲＡＭと同様に構成したものであ
る。
【００４６】ここに、図２は本実施例が設けるタイミン
グ制御回路６２の要部を示す回路図であり、６３は外部
から供給されるクロック信号ＣＬＫＡが入力されるクロ
ック信号入力端子である。
グ制御回路６２の要部を示す回路図であり、６３は外部
から供給されるクロック信号ＣＬＫＡが入力されるクロ
ック信号入力端子である。
【００４７】また、６４は外部から供給されるロウアド
レス・ストローブ信号／ＲＡＳが入力されるロウアドレ
ス・ストローブ信号入力端子、６５は外部から供給され
るコラムアドレス・ストローブ信号／ＣＡＳが入力され
るコラムアドレス・ストローブ信号入力端子である。
レス・ストローブ信号／ＲＡＳが入力されるロウアドレ
ス・ストローブ信号入力端子、６５は外部から供給され
るコラムアドレス・ストローブ信号／ＣＡＳが入力され
るコラムアドレス・ストローブ信号入力端子である。
【００４８】また、６６〜７９はインバータ、８０はＮ
ＯＲ回路、８１〜８４はｎＭＯＳトランジスタ、８５、
８６はｎＭＯＳトランジスタである。
ＯＲ回路、８１〜８４はｎＭＯＳトランジスタ、８５、
８６はｎＭＯＳトランジスタである。
【００４９】図３は、タイミング制御回路６２の図２に
示す部分の動作を示す波形図であり、図３Ａは外部から
供給されるクロック信号ＣＬＫＡ（その周波数＝最高動
作周波数の１／２の場合）、図３Ｂはコラムアドレス・
ストローブ信号／ＣＡＳを示している。
示す部分の動作を示す波形図であり、図３Ａは外部から
供給されるクロック信号ＣＬＫＡ（その周波数＝最高動
作周波数の１／２の場合）、図３Ｂはコラムアドレス・
ストローブ信号／ＣＡＳを示している。
【００５０】また、図３Ｃはノード８７の電圧変化、図
３Ｄはノード８８の電圧変化、図３Ｅはノード８９の電
圧変化、図３Ｆはノード９０の電圧変化、図３Ｇはタイ
ミング制御回路６２から出力される内部クロック信号Ｃ
ＬＫＢを示している。
３Ｄはノード８８の電圧変化、図３Ｅはノード８９の電
圧変化、図３Ｆはノード９０の電圧変化、図３Ｇはタイ
ミング制御回路６２から出力される内部クロック信号Ｃ
ＬＫＢを示している。
【００５１】このように、タイミング制御回路６２の図
２に示す部分は、外部から供給されるクロック信号ＣＬ
ＫＡの立ち上がりエッジでコラムアドレス・ストローブ
信号／ＣＡＳのＬレベルを検出し、Ｈレベル幅を一定、
例えば、最高動作周波数の場合における外部から供給さ
れるクロック信号ＣＬＫＡのＨレベル幅と同一とする内
部クロック信号ＣＬＫＢを出力するというものである。
２に示す部分は、外部から供給されるクロック信号ＣＬ
ＫＡの立ち上がりエッジでコラムアドレス・ストローブ
信号／ＣＡＳのＬレベルを検出し、Ｈレベル幅を一定、
例えば、最高動作周波数の場合における外部から供給さ
れるクロック信号ＣＬＫＡのＨレベル幅と同一とする内
部クロック信号ＣＬＫＢを出力するというものである。
【００５２】即ち、タイミング制御回路６２の図２に示
す部分は、図４に示すように、外部から供給されるクロ
ック信号ＣＬＫＡと同一周波数、かつ、外部から供給さ
れるクロック信号ＣＬＫＡが最高動作周波数である場合
におけるＨレベル期間（活性レベル期間）と同一期間の
Ｈレベル期間を有する内部クロック信号ＣＬＫＢを出力
し、この内部クロック信号ＣＬＫＢをコラムデコーダ６
や、図５に示すように、データバス・アンプ９のｎＭＯ
Ｓトランジスタ４２、５３等に供給するというものであ
る。
す部分は、図４に示すように、外部から供給されるクロ
ック信号ＣＬＫＡと同一周波数、かつ、外部から供給さ
れるクロック信号ＣＬＫＡが最高動作周波数である場合
におけるＨレベル期間（活性レベル期間）と同一期間の
Ｈレベル期間を有する内部クロック信号ＣＬＫＢを出力
し、この内部クロック信号ＣＬＫＢをコラムデコーダ６
や、図５に示すように、データバス・アンプ９のｎＭＯ
Ｓトランジスタ４２、５３等に供給するというものであ
る。
【００５３】なお、図４Ａは外部から供給されるクロッ
ク信号ＣＬＫＡ（その周波数＝最高動作周波数の場
合）、図４Ｂは図４Ａに示すクロック信号ＣＬＫＡが入
力された場合にタイミング制御回路６２から出力される
内部クロック信号ＣＬＫＢを示している。
ク信号ＣＬＫＡ（その周波数＝最高動作周波数の場
合）、図４Ｂは図４Ａに示すクロック信号ＣＬＫＡが入
力された場合にタイミング制御回路６２から出力される
内部クロック信号ＣＬＫＢを示している。
【００５４】図４Ｃは外部から供給されるクロック信号
ＣＬＫＡ（その周波数＝最高動作周波数の１／２の場
合）、図４Ｄは図４Ｃに示すクロック信号ＣＬＫＡが供
給された場合にタイミング制御回路６２から出力される
内部クロック信号ＣＬＫＢを示している。
ＣＬＫＡ（その周波数＝最高動作周波数の１／２の場
合）、図４Ｄは図４Ｃに示すクロック信号ＣＬＫＡが供
給された場合にタイミング制御回路６２から出力される
内部クロック信号ＣＬＫＢを示している。
【００５５】ここに、図６は、本実施例のページ・モー
ドによる読出し動作を示す波形図であり、図６Ａは外部
から供給されるクロック信号ＣＬＫＡ（その周波数＝最
高動作周波数の１／２の場合）を示している。
ドによる読出し動作を示す波形図であり、図６Ａは外部
から供給されるクロック信号ＣＬＫＡ（その周波数＝最
高動作周波数の１／２の場合）を示している。
【００５６】また、図６Ｂはロウアドレス・ストローブ
信号／ＲＡＳ、図６Ｃはコラムアドレス・ストローブ信
号／ＣＡＳ、図６Ｄは取り込まれたアドレス信号を示し
ており、Ｒはロウアドレス信号、Ｃａ〜Ｃｆはコラムア
ドレス信号である。
信号／ＲＡＳ、図６Ｃはコラムアドレス・ストローブ信
号／ＣＡＳ、図６Ｄは取り込まれたアドレス信号を示し
ており、Ｒはロウアドレス信号、Ｃａ〜Ｃｆはコラムア
ドレス信号である。
【００５７】また、図６Ｅはタイミング制御回路６２か
ら出力される内部クロック信号ＣＬＫＢ、図６Ｆはコラ
ムデコーダ６からコラムゲート列７に出力されるコラム
選択信号、図６Ｇは出力データＤＯＵＴを示している。
ら出力される内部クロック信号ＣＬＫＢ、図６Ｆはコラ
ムデコーダ６からコラムゲート列７に出力されるコラム
選択信号、図６Ｇは出力データＤＯＵＴを示している。
【００５８】即ち、本実施例においては、ページ・モー
ド時、ロウアドレス・ストローブ信号／ＲＡＳがＬレベ
ル（活性レベル）にされると、ロウアドレス信号Ｒが取
り込まれ、対応するワード線の選択が行われる。
ド時、ロウアドレス・ストローブ信号／ＲＡＳがＬレベ
ル（活性レベル）にされると、ロウアドレス信号Ｒが取
り込まれ、対応するワード線の選択が行われる。
【００５９】その後、コラムアドレス・ストローブ信号
／ＣＡＳが一定周期で繰り返してＬレベル（活性レベ
ル）とされて、コラムアドレス信号Ｃａ〜Ｃｆが順に取
り込まれ、コラムデコーダ６からコラムゲート列７に対
してコラムを選択するためのコラム選択信号ＣＬａ〜Ｃ
Ｌｆが順に出力される。
／ＣＡＳが一定周期で繰り返してＬレベル（活性レベ
ル）とされて、コラムアドレス信号Ｃａ〜Ｃｆが順に取
り込まれ、コラムデコーダ６からコラムゲート列７に対
してコラムを選択するためのコラム選択信号ＣＬａ〜Ｃ
Ｌｆが順に出力される。
【００６０】この結果、アドレス信号［Ｒ、Ｃａ］〜
［Ｒ、Ｃｆ］に対応するメモリセルの記憶データが順に
データバスＤＢ、／ＤＢに順に読み出され、データバス
・アンプ９及びデータ出力バッファ１０を介して出力デ
ータＤＯＵＴとして外部に出力される。
［Ｒ、Ｃｆ］に対応するメモリセルの記憶データが順に
データバスＤＢ、／ＤＢに順に読み出され、データバス
・アンプ９及びデータ出力バッファ１０を介して出力デ
ータＤＯＵＴとして外部に出力される。
【００６１】ここに、本実施例においては、データバス
・アンプ９は、図５に示すように、図７に示す従来のＳ
ＤＲＡＭが設けるデータバス・アンプ９と同一の回路構
成とされている。
・アンプ９は、図５に示すように、図７に示す従来のＳ
ＤＲＡＭが設けるデータバス・アンプ９と同一の回路構
成とされている。
【００６２】したがって、本実施例においても、データ
バス・アンプ９においては、内部クロック信号ＣＬＫＢ
がＨレベルの場合、差動アンプ３２、３３、４３、４４
＝活性とされ、ＶＣＣ電源線側から接地側に電流が流
れ、電力が消費される。
バス・アンプ９においては、内部クロック信号ＣＬＫＢ
がＨレベルの場合、差動アンプ３２、３３、４３、４４
＝活性とされ、ＶＣＣ電源線側から接地側に電流が流
れ、電力が消費される。
【００６３】ところが、本実施例においては、タイミン
グ制御回路６２は、外部から供給されるクロック信号Ｃ
ＬＫＡと同一周波数、かつ、外部から供給されるクロッ
ク信号ＣＬＫＡが最高動作周波数の場合におけるＨレベ
ル期間（活性レベル期間）と同一期間のＨレベル期間を
有する内部クロック信号ＣＬＫＢをデータバス・アンプ
９に出力するように構成されている。
グ制御回路６２は、外部から供給されるクロック信号Ｃ
ＬＫＡと同一周波数、かつ、外部から供給されるクロッ
ク信号ＣＬＫＡが最高動作周波数の場合におけるＨレベ
ル期間（活性レベル期間）と同一期間のＨレベル期間を
有する内部クロック信号ＣＬＫＢをデータバス・アンプ
９に出力するように構成されている。
【００６４】この結果、データバス・アンプ９において
は、最高動作周波数で動作させた場合においても、図６
に示すように、最高動作周波数の１／２で動作させた場
合においても、動作期間は同一となり、動作電流は同一
となる。
は、最高動作周波数で動作させた場合においても、図６
に示すように、最高動作周波数の１／２で動作させた場
合においても、動作期間は同一となり、動作電流は同一
となる。
【００６５】このように、本実施例によれば、タイミン
グ制御回路６２は、外部から供給されるクロック信号Ｃ
ＬＫＡと同一周波数、かつ、外部から供給されるクロッ
ク信号ＣＬＫＡが最高動作周波数の場合におけるＨレベ
ル期間（活性レベル期間）と同一期間のＨレベル期間を
有する内部クロック信号ＣＬＫＢをデータバス・アンプ
９に供給するように構成したことにより、最高動作周波
数で動作させた場合においても、最高動作周波数よりも
低い周波数で動作させた場合においても、データバス・
アンプ９の動作期間を同一にしてデータバス・アンプ９
における動作電流を同一とすることができるので、最高
動作周波数よりも低い周波数で動作させた場合における
消費電力の低減化を図ることができる。
グ制御回路６２は、外部から供給されるクロック信号Ｃ
ＬＫＡと同一周波数、かつ、外部から供給されるクロッ
ク信号ＣＬＫＡが最高動作周波数の場合におけるＨレベ
ル期間（活性レベル期間）と同一期間のＨレベル期間を
有する内部クロック信号ＣＬＫＢをデータバス・アンプ
９に供給するように構成したことにより、最高動作周波
数で動作させた場合においても、最高動作周波数よりも
低い周波数で動作させた場合においても、データバス・
アンプ９の動作期間を同一にしてデータバス・アンプ９
における動作電流を同一とすることができるので、最高
動作周波数よりも低い周波数で動作させた場合における
消費電力の低減化を図ることができる。
【００６６】なお、上述の実施例においては、本発明を
ＳＤＲＡＭに適用した場合について説明したが、本発明
は、外部から供給されるクロック信号を取込み、この外
部から供給されるクロック信号と同一周波数の内部クロ
ック信号を発生し、この内部クロック信号を所定の内部
回路にタイミング信号として供給するタイミング制御回
路を設けて構成される半導体記憶装置一般に適用するこ
とができる。
ＳＤＲＡＭに適用した場合について説明したが、本発明
は、外部から供給されるクロック信号を取込み、この外
部から供給されるクロック信号と同一周波数の内部クロ
ック信号を発生し、この内部クロック信号を所定の内部
回路にタイミング信号として供給するタイミング制御回
路を設けて構成される半導体記憶装置一般に適用するこ
とができる。
【００６７】
【発明の効果】以上のように、本発明によれば、外部か
ら供給されるクロック信号を取込み、この外部から供給
されるクロック信号と同一周波数の内部クロック信号を
発生し、この内部クロック信号を所定の内部回路にタイ
ミング信号として供給するタイミング制御回路を、外部
から供給されるクロック信号の許容周波数範囲において
は、外部から供給されるクロック信号の周波数に関係な
く、一定の活性レベル期間を有する内部クロック信号を
前記所定の内部回路に供給するように構成するとしたこ
とにより、最高動作周波数で動作させた場合において
も、最高動作周波数よりも低い周波数で動作させた場合
においても、動作期間を同一又は略同一とし、動作電流
を同一又は略同一とすることができるので、最高動作周
波数よりも低い周波数で動作させた場合における消費電
力の低減化を図ることができる。
ら供給されるクロック信号を取込み、この外部から供給
されるクロック信号と同一周波数の内部クロック信号を
発生し、この内部クロック信号を所定の内部回路にタイ
ミング信号として供給するタイミング制御回路を、外部
から供給されるクロック信号の許容周波数範囲において
は、外部から供給されるクロック信号の周波数に関係な
く、一定の活性レベル期間を有する内部クロック信号を
前記所定の内部回路に供給するように構成するとしたこ
とにより、最高動作周波数で動作させた場合において
も、最高動作周波数よりも低い周波数で動作させた場合
においても、動作期間を同一又は略同一とし、動作電流
を同一又は略同一とすることができるので、最高動作周
波数よりも低い周波数で動作させた場合における消費電
力の低減化を図ることができる。
【図１】本発明の一実施例の要部を示すブロック図であ
る。
る。
【図２】本発明の一実施例が設けるタイミング制御回路
の要部を示す回路図である。
の要部を示す回路図である。
【図３】本発明の一実施例が設けるタイミング制御回路
の図２に示す部分の動作を示す波形図である。
の図２に示す部分の動作を示す波形図である。
【図４】本発明の一実施例における外部から供給される
クロック信号と内部クロック信号との関係を示す波形図
である。
クロック信号と内部クロック信号との関係を示す波形図
である。
【図５】本発明の一実施例が設けるデータバス・アンプ
とタイミング制御回路との関係を示す回路図である。
とタイミング制御回路との関係を示す回路図である。
【図６】本発明の一実施例のページ・モードによる読出
し動作を示す波形図である。
し動作を示す波形図である。
【図７】従来のＳＤＲＡＭの一例の要部を示すブロック
図である。
図である。
【図８】図７に示す従来のＳＤＲＡＭが設けるメモリセ
ルアレイ、センスアンプ列、コラムゲート列の一部分を
示す回路図である。
ルアレイ、センスアンプ列、コラムゲート列の一部分を
示す回路図である。
【図９】図７に示す従来のＳＤＲＡＭが設けるデータバ
ス・アンプを示す回路図である。
ス・アンプを示す回路図である。
【図１０】図７に示す従来のＳＤＲＡＭが設けるタイミ
ング制御回路の動作を示す波形図である。
ング制御回路の動作を示す波形図である。
【図１１】図７に示す従来のＳＤＲＡＭのページ・モー
ドによる読出し動作を示す波形図である。
ドによる読出し動作を示す波形図である。
（図１） １ チップ本体 ２ メモリセルアレイ ３ ロウアドレス・バッファ ４ ロウデコーダ ５ コラムアドレス・バッファ ６ コラムデコーダ ７ コラムゲート列 ８ センスアンプ列 ９ データバス・アンプ １０ データ出力バッファ １１ データ入力バッファ １２ ライトアンプ ６２ タイミング制御回路
Claims (4)
- 【請求項１】外部から供給されるクロック信号を取込
み、この外部から供給されるクロック信号と同一周波数
の内部クロック信号を発生し、この内部クロック信号を
所定の内部回路にタイミング信号として供給するタイミ
ング制御回路を設けて構成される半導体記憶装置におい
て、前記タイミング制御回路は、前記外部から供給され
るクロック信号の許容周波数範囲においては、前記外部
から供給されるクロック信号の周波数に関係なく、一定
の活性レベル期間を有する内部クロック信号を前記所定
の内部回路に供給するように構成されていることを特徴
とする半導体記憶装置。 - 【請求項２】前記一定の活性レベル期間は、前記外部か
ら供給されるクロック信号が最高動作周波数の場合にお
ける活性レベル期間と同一又は略同一の期間であること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】キャパシタを基本素子としてメモリセルが
構成されていることを特徴とする請求項１又は２記載の
半導体記憶装置。 - 【請求項４】前記所定の内部回路は、メモリセルのデー
タ入出力端に接続されている複数のビット線に共用され
るデータバスに読み出されたデータを増幅するデータバ
ス・アンプを含んでいることを特徴とする請求項３記載
の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11681593A JP3277603B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体記憶装置 |
| US08/231,677 US5455803A (en) | 1993-05-19 | 1994-04-25 | Semiconductor device which operates at a frequency controlled by an external clock signal |
| EP94302935A EP0630024B1 (en) | 1993-05-19 | 1994-04-25 | Semiconductor memory device |
| DE69414760T DE69414760T2 (de) | 1993-05-19 | 1994-04-25 | Halbleiter-Speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11681593A JP3277603B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333388A true JPH06333388A (ja) | 1994-12-02 |
| JP3277603B2 JP3277603B2 (ja) | 2002-04-22 |
Family
ID=14696333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11681593A Expired - Lifetime JP3277603B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5455803A (ja) |
| EP (1) | EP0630024B1 (ja) |
| JP (1) | JP3277603B2 (ja) |
| DE (1) | DE69414760T2 (ja) |
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| JPH09180435A (ja) * | 1995-12-28 | 1997-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3893167B2 (ja) * | 1996-04-26 | 2007-03-14 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
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- 1993-05-19 JP JP11681593A patent/JP3277603B2/ja not_active Expired - Lifetime
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1994
- 1994-04-25 EP EP94302935A patent/EP0630024B1/en not_active Expired - Lifetime
- 1994-04-25 DE DE69414760T patent/DE69414760T2/de not_active Expired - Lifetime
- 1994-04-25 US US08/231,677 patent/US5455803A/en not_active Expired - Lifetime
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