JP2002358778A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2002358778A JP2002358778A JP2001162793A JP2001162793A JP2002358778A JP 2002358778 A JP2002358778 A JP 2002358778A JP 2001162793 A JP2001162793 A JP 2001162793A JP 2001162793 A JP2001162793 A JP 2001162793A JP 2002358778 A JP2002358778 A JP 2002358778A
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Abstract
(57)【要約】
【課題】 オーバドライブ期間を可変することにより、
オートリフレッシュ動作時に最適なオーバドライブ期間
を設定する。 【解決手段】 シンクロナスＤＲＡＭのセンスアンプに
は、オーバドライブ制御回路１４が設けられている。こ
のオーバドライブ制御回路１４は、オートリフレッシュ
時において、オートリフレッシュ信号ＡＲＥＦが入力さ
れた際に、オーバドライブ制御信号ＯＤＣＴ２をディレ
イ回路１５によってある時間だけ遅延し、通常動作時よ
りも長い期間のオーバドライブ信号ＳＡＯＤを出力す
る。これにより、オートリフレッシュ時であっても最適
な期間でビット線をオーバドライブすることができる。
オートリフレッシュ動作時に最適なオーバドライブ期間
を設定する。 【解決手段】 シンクロナスＤＲＡＭのセンスアンプに
は、オーバドライブ制御回路１４が設けられている。こ
のオーバドライブ制御回路１４は、オートリフレッシュ
時において、オートリフレッシュ信号ＡＲＥＦが入力さ
れた際に、オーバドライブ制御信号ＯＤＣＴ２をディレ
イ回路１５によってある時間だけ遅延し、通常動作時よ
りも長い期間のオーバドライブ信号ＳＡＯＤを出力す
る。これにより、オートリフレッシュ時であっても最適
な期間でビット線をオーバドライブすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の高速動作技術に関し、特に、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
おけるリード／ライト動作の高速化に適用して有効な技
術に関するものである。
置の高速動作技術に関し、特に、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
おけるリード／ライト動作の高速化に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭなどの半導体メモリでは、デー
タ保持のために一定時間毎に電荷を際注入する、いわゆ
るリフレッシュ動作が行われている。このリフレッシュ
動作においては、半導体メモリに内蔵されたリフレッシ
ュカウンタがリフレッシュアドレス（行アドレス）を自
動的に生成して与えるオートリフレッシュが知られてい
る。
タ保持のために一定時間毎に電荷を際注入する、いわゆ
るリフレッシュ動作が行われている。このリフレッシュ
動作においては、半導体メモリに内蔵されたリフレッシ
ュカウンタがリフレッシュアドレス（行アドレス）を自
動的に生成して与えるオートリフレッシュが知られてい
る。
【０００３】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社 培風館発行、伊藤 清男（著）、「アド
バンテスト エレクトロニクスＩ−９ 超ＬＳＩメモ
リ」Ｐ１７６，Ｐ１７７があり、この文献には、ＤＲＡ
Ｍのリフレッシュ系回路について記載されている。
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社 培風館発行、伊藤 清男（著）、「アド
バンテスト エレクトロニクスＩ−９ 超ＬＳＩメモ
リ」Ｐ１７６，Ｐ１７７があり、この文献には、ＤＲＡ
Ｍのリフレッシュ系回路について記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置におけるオートリフレッシュ動作
の技術では、次のような問題点があることが本発明者に
より見い出された。
な半導体集積回路装置におけるオートリフレッシュ動作
の技術では、次のような問題点があることが本発明者に
より見い出された。
【０００５】すなわち、ビット線を増幅するオーバドラ
イブ期間は固定されているので、このオーバドライブ期
間をオートリフレッシュ動作に最適な期間に設定する
と、通常のリード／ライト動作の際には過剰オーバドラ
イブとなり、リード／ライト時間が長くなってしまうと
いう問題がある。
イブ期間は固定されているので、このオーバドライブ期
間をオートリフレッシュ動作に最適な期間に設定する
と、通常のリード／ライト動作の際には過剰オーバドラ
イブとなり、リード／ライト時間が長くなってしまうと
いう問題がある。
【０００６】反対にオーバドライブ期間を通常のリード
／ライト動作に最適な期間に設定すると、リフレッシュ
動作時にはオーバドライブ期間が不足し、リライトレベ
ル（リフレッシュ）が悪化してしまうという問題があ
る。
／ライト動作に最適な期間に設定すると、リフレッシュ
動作時にはオーバドライブ期間が不足し、リライトレベ
ル（リフレッシュ）が悪化してしまうという問題があ
る。
【０００７】たとえば、シンクロナスＤＲＡＭなどのメ
モリマットが複数のバンクに分割されている半導体メモ
リでは、これら複数のバンクすべてを同時にオートリフ
レッシュするので電圧降下が生じてしまい、オーバドラ
イブがより不足してしまうことになり、最適なオーバド
ライブ期間の設定が困難となっている。
モリマットが複数のバンクに分割されている半導体メモ
リでは、これら複数のバンクすべてを同時にオートリフ
レッシュするので電圧降下が生じてしまい、オーバドラ
イブがより不足してしまうことになり、最適なオーバド
ライブ期間の設定が困難となっている。
【０００８】本発明の目的は、オーバドライブ期間を可
変することにより、オートリフレッシュ動作時に最適な
オーバドライブ期間を設定することのできる半導体集積
回路装置を提供することにある。
変することにより、オートリフレッシュ動作時に最適な
オーバドライブ期間を設定することのできる半導体集積
回路装置を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、オートリフレッシュ動作時に出力されるオートリフ
レッシュ信号が入力された際に、ビット線のオーバドラ
イブ期間をある時間だけ延長するオーバドライブ制御手
段を備えたものである。
は、オートリフレッシュ動作時に出力されるオートリフ
レッシュ信号が入力された際に、ビット線のオーバドラ
イブ期間をある時間だけ延長するオーバドライブ制御手
段を備えたものである。
【００１２】また、本発明の半導体集積回路装置は、セ
ンスアンプのオーバドライブ期間を設定するオーバドラ
イブ信号とオートリフレッシュ動作時に出力されるオー
トリフレッシュ信号とが入力された際に、ビット線のオ
ーバドライブ期間をある時間だけ延長するオーバドライ
ブ制御手段を備えたものである。
ンスアンプのオーバドライブ期間を設定するオーバドラ
イブ信号とオートリフレッシュ動作時に出力されるオー
トリフレッシュ信号とが入力された際に、ビット線のオ
ーバドライブ期間をある時間だけ延長するオーバドライ
ブ制御手段を備えたものである。
【００１３】さらに、本発明の半導体集積回路装置は、
センスアンプのオーバドライブ期間を設定するオーバド
ライブ信号とオートリフレッシュ動作時に出力されるオ
ートリフレッシュ信号とが入力された際に、該オーバド
ライブ信号を遅延させて、ビット線のオーバドライブ期
間をある時間だけ延長するオーバドライブ制御手段を備
えたものである。
センスアンプのオーバドライブ期間を設定するオーバド
ライブ信号とオートリフレッシュ動作時に出力されるオ
ートリフレッシュ信号とが入力された際に、該オーバド
ライブ信号を遅延させて、ビット線のオーバドライブ期
間をある時間だけ延長するオーバドライブ制御手段を備
えたものである。
【００１４】以上のことにより、半導体集積回路装置の
通常動作時、およびオートリフレッシュ時において、最
適な期間でビット線をそれぞれオーバドライブすること
ができ、データの読み出しエラーなどを防止するととも
に、動作速度を向上することができる。
通常動作時、およびオートリフレッシュ時において、最
適な期間でビット線をそれぞれオーバドライブすること
ができ、データの読み出しエラーなどを防止するととも
に、動作速度を向上することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】図１は、本発明の一実施の形態による半導
体集積回路装置のブロック図、図２は、図１の半導体集
積回路装置に設けられたセンスアンプの回路図、図３
は、図２のセンスアンプに設けられたオーバドライブ制
御回路の回路図、図４は、図１の半導体集積回路装置に
設けられたメインアンプの回路図、図５は、図１の半導
体集積回路装置の通常動作時におけるセンスアンプの信
号タイミングチャート、図６は、図１の半導体集積回路
装置のオートリフレッシュ時におけるセンスアンプの信
号タイミングチャートである。
体集積回路装置のブロック図、図２は、図１の半導体集
積回路装置に設けられたセンスアンプの回路図、図３
は、図２のセンスアンプに設けられたオーバドライブ制
御回路の回路図、図４は、図１の半導体集積回路装置に
設けられたメインアンプの回路図、図５は、図１の半導
体集積回路装置の通常動作時におけるセンスアンプの信
号タイミングチャート、図６は、図１の半導体集積回路
装置のオートリフレッシュ時におけるセンスアンプの信
号タイミングチャートである。
【００１７】本実施の形態において、シンクロナスＤＲ
ＡＭである半導体集積回路装置１は、記憶の最小単位で
あるメモリセルが規則正しくアレイ状に並べられてメモ
リアレイ２が設けられており、このメモリアレイ２が、
Ｂａｎｋ０〜Ｂａｎｋ３の４つ設けられた４バンク構成
となっている。
ＡＭである半導体集積回路装置１は、記憶の最小単位で
あるメモリセルが規則正しくアレイ状に並べられてメモ
リアレイ２が設けられており、このメモリアレイ２が、
Ｂａｎｋ０〜Ｂａｎｋ３の４つ設けられた４バンク構成
となっている。
【００１８】また、それぞれのメモリアレイ２には、ロ
ウデコーダ３が接続されており、このロウデコーダ３
は、該メモリアレイ２の内、ロウ（行）方向のワード線
を選択する。
ウデコーダ３が接続されており、このロウデコーダ３
は、該メモリアレイ２の内、ロウ（行）方向のワード線
を選択する。
【００１９】さらに、各々のメモリアレイ２には、セン
スアンプ４ならびにカラムデコーダ５が接続されてい
る。センスアンプ４は、カラムデコーダ５のデータの増
幅を行い、カラムデコーダ５は、カラム（列）方向のビ
ット線の選択を行う。
スアンプ４ならびにカラムデコーダ５が接続されてい
る。センスアンプ４は、カラムデコーダ５のデータの増
幅を行い、カラムデコーダ５は、カラム（列）方向のビ
ット線の選択を行う。
【００２０】これらカラムデコーダ５には、カラムアド
レスカウンタ６が接続されている。このカラムアドレス
カウンタ６にはカラムアドレスバッファ７が接続されて
おり、それぞれのロウデコーダ３には、ロウアドレスバ
ッファ８が接続されている。
レスカウンタ６が接続されている。このカラムアドレス
カウンタ６にはカラムアドレスバッファ７が接続されて
おり、それぞれのロウデコーダ３には、ロウアドレスバ
ッファ８が接続されている。
【００２１】カラムアドレスカウンタ６は、カラムアド
レスバッファ７から入力されたアドレス信号に基づいて
バーストモードのアドレスを発生する。カラムアドレス
バッファ７、およびロウアドレスバッファ８は、入力さ
れたカラム方向、ならびにロウ方向のアドレス信号に基
づいて、それぞれの内部アドレス信号を発生させ、カラ
ムアドレスカウンタ６とそれぞれのロウデコーダ３とに
出力する。
レスバッファ７から入力されたアドレス信号に基づいて
バーストモードのアドレスを発生する。カラムアドレス
バッファ７、およびロウアドレスバッファ８は、入力さ
れたカラム方向、ならびにロウ方向のアドレス信号に基
づいて、それぞれの内部アドレス信号を発生させ、カラ
ムアドレスカウンタ６とそれぞれのロウデコーダ３とに
出力する。
【００２２】半導体集積回路装置１には、コントロール
回路９が設けられている。このコントロール回路９に
は、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥ、ならびに入出力マス
ク信号ＤＱＭＵ，／ＤＱＭＬなどの入力信号やコマンド
用信号が入力端子を介して入力されるとともに、各種の
制御信号ならびにコマンドバッファ／デコーダによりコ
マンド用信号がデコードされた制御信号を出力する。
回路９が設けられている。このコントロール回路９に
は、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥ、ならびに入出力マス
ク信号ＤＱＭＵ，／ＤＱＭＬなどの入力信号やコマンド
用信号が入力端子を介して入力されるとともに、各種の
制御信号ならびにコマンドバッファ／デコーダによりコ
マンド用信号がデコードされた制御信号を出力する。
【００２３】クロック信号ＣＬＫは外部から入力され、
クロックイネーブル信号ＣＫＥはクロック信号を受け付
ける許可信号である。チップセレクト信号／ＣＳはチッ
プの選択を行い、ロウアドレスストローブ信号／ＲＡＳ
はロウ方向のアドレスを適当なタイミングで読み込むた
めの制御信号である。
クロックイネーブル信号ＣＫＥはクロック信号を受け付
ける許可信号である。チップセレクト信号／ＣＳはチッ
プの選択を行い、ロウアドレスストローブ信号／ＲＡＳ
はロウ方向のアドレスを適当なタイミングで読み込むた
めの制御信号である。
【００２４】カラムアドレスストローブ信号／ＣＡＳは
カラム方向のアドレスを適当なタイミングで読み込むた
めの制御信号であり、ライトイネーブル信号／ＷＥは書
き込み許可信号である。入出力マスク信号ＤＱＭＵ，／
ＤＱＭＬは選択信号である。
カラム方向のアドレスを適当なタイミングで読み込むた
めの制御信号であり、ライトイネーブル信号／ＷＥは書
き込み許可信号である。入出力マスク信号ＤＱＭＵ，／
ＤＱＭＬは選択信号である。
【００２５】ここで、前述したコマンドバッファ／デコ
ーダは、コントロール回路９内に設けられている。
ーダは、コントロール回路９内に設けられている。
【００２６】また、コントロール回路９には、クロック
信号ＣＬＫに同期した信号を生成し、半導体集積回路装
置１の動作の基本となるクロック信号として供給を行う
クロック生成回路が設けられており、該クロック生成回
路によって生成されたクロック信号が内部クロックバス
を介して供給されている。
信号ＣＬＫに同期した信号を生成し、半導体集積回路装
置１の動作の基本となるクロック信号として供給を行う
クロック生成回路が設けられており、該クロック生成回
路によって生成されたクロック信号が内部クロックバス
を介して供給されている。
【００２７】センスアンプ４には、メインアンプ／ライ
トバッファ１０が接続されている。このメインアンプ／
ライトバッファ１０は、センスアンプ４から入出力され
る信号の増幅を行う。
トバッファ１０が接続されている。このメインアンプ／
ライトバッファ１０は、センスアンプ４から入出力され
る信号の増幅を行う。
【００２８】メインアンプ／ライトバッファ１０には、
入力バッファ１１、ならびに出力バッファ１２が接続さ
れている。入力バッファ１１は、入力データを所定のタ
イミングによって取り込み、出力バッファ１２は、出力
データを一時的に保管する。
入力バッファ１１、ならびに出力バッファ１２が接続さ
れている。入力バッファ１１は、入力データを所定のタ
イミングによって取り込み、出力バッファ１２は、出力
データを一時的に保管する。
【００２９】また、ロウアドレスバッファ８には、リフ
レッシュカウンタ１３が接続されており、このリフレッ
シュカウンタ１３は、リフレッシュ動作のカウントを行
う。
レッシュカウンタ１３が接続されており、このリフレッ
シュカウンタ１３は、リフレッシュ動作のカウントを行
う。
【００３０】また、センスアンプ４の回路構成について
説明する。
説明する。
【００３１】センスアンプ４は、図２に示すように、シ
ェアード用のトランジスタＴＳＨＲ１〜ＴＳＨＲ４、メ
モリセル用のトランジスタＴＭＳ１〜ＴＭＳ４、センス
アンプ用のトランジスタＴＳＡ１〜ＴＳＡ４、ビット線
イコライズ用のトランジスタＴＢＱ１〜ＴＢＱ３、セン
スアンプドライバ用のトランジスタＴＤ１，ＴＤ２、Ｉ
／Ｏ線接続用のトランジスタＴＣＮ１，ＴＣＮ２、オー
バドライブ用のトランジスタＴＯＤ、ならびにオーバド
ライブ制御回路（オーバドライブ制御手段）１４（図
３）から構成されている。
ェアード用のトランジスタＴＳＨＲ１〜ＴＳＨＲ４、メ
モリセル用のトランジスタＴＭＳ１〜ＴＭＳ４、センス
アンプ用のトランジスタＴＳＡ１〜ＴＳＡ４、ビット線
イコライズ用のトランジスタＴＢＱ１〜ＴＢＱ３、セン
スアンプドライバ用のトランジスタＴＤ１，ＴＤ２、Ｉ
／Ｏ線接続用のトランジスタＴＣＮ１，ＴＣＮ２、オー
バドライブ用のトランジスタＴＯＤ、ならびにオーバド
ライブ制御回路（オーバドライブ制御手段）１４（図
３）から構成されている。
【００３２】トランジスタＴＳＨＲ１〜ＴＳＨＲ４、ト
ランジスタＴＭＳ１〜４、トランジスタＴＳＡ１，ＴＳ
Ａ２、トランジスタＴＢＱ１〜ＴＢＱ３、トランジスタ
ＴＤ１，ＴＤ２、トランジスタＴＣＮ１，ＴＣＮ２、お
よびトランジスタＴＯＤは、ＮチャネルＭＯＳ（Ｍｅｔ
ａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トラ
ンジスタからなり、トランジスタＴＳＡ３，ＴＳＡ４
は、ＰチャネルＭＯＳトランジスタからなる。
ランジスタＴＭＳ１〜４、トランジスタＴＳＡ１，ＴＳ
Ａ２、トランジスタＴＢＱ１〜ＴＢＱ３、トランジスタ
ＴＤ１，ＴＤ２、トランジスタＴＣＮ１，ＴＣＮ２、お
よびトランジスタＴＯＤは、ＮチャネルＭＯＳ（Ｍｅｔ
ａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トラ
ンジスタからなり、トランジスタＴＳＡ３，ＴＳＡ４
は、ＰチャネルＭＯＳトランジスタからなる。
【００３３】トランジスタＴＳＨＲ１の一方の接続部に
は、一方のビット線ＢＬＬ−Ｔ（トゥルーとバーのう
ち、トゥルー側）が接続されており、このトランジスタ
ＴＳＨＲ１の他方の接続部には、センスアンプ４の一方
のビット線ＳＡ−Ｔ（トゥルー側）が接続されている。
トランジスタＴＳＨＲ１のベースには、トランジスタＴ
ＳＨＲ２のベース、および一方のシェアード線ＳＨＲ−
Ｌが接続されている。
は、一方のビット線ＢＬＬ−Ｔ（トゥルーとバーのう
ち、トゥルー側）が接続されており、このトランジスタ
ＴＳＨＲ１の他方の接続部には、センスアンプ４の一方
のビット線ＳＡ−Ｔ（トゥルー側）が接続されている。
トランジスタＴＳＨＲ１のベースには、トランジスタＴ
ＳＨＲ２のベース、および一方のシェアード線ＳＨＲ−
Ｌが接続されている。
【００３４】トランジスタＴＳＨＲ２の一方の接続部に
は、他方のビット線ＢＬＬ−Ｂ（トゥルーとバーのう
ち、バー側）が接続されている。トランジスタＴＳＨＲ
２の他方の接続部には、センスアンプ４の他方のビット
線ＳＡ−Ｂ（バー側）が接続されている。
は、他方のビット線ＢＬＬ−Ｂ（トゥルーとバーのう
ち、バー側）が接続されている。トランジスタＴＳＨＲ
２の他方の接続部には、センスアンプ４の他方のビット
線ＳＡ−Ｂ（バー側）が接続されている。
【００３５】さらに、トランジスタＴＳＨＲ３の一方の
接続部には、一方のビット線ＢＬＲ−Ｔ（トゥルーとバ
ーのうち、トゥルー側）が接続されており、このトラン
ジスタＴＳＨＲ３の他方の接続部には、センスアンプ４
の一方のビット線ＳＡ−Ｔが接続されている。トランジ
スタＴＳＨＲ３のベースには、トランジスタＴＳＨＲ４
のベース、および他方のシェアード線ＳＨＲ−Ｒが接続
されている。
接続部には、一方のビット線ＢＬＲ−Ｔ（トゥルーとバ
ーのうち、トゥルー側）が接続されており、このトラン
ジスタＴＳＨＲ３の他方の接続部には、センスアンプ４
の一方のビット線ＳＡ−Ｔが接続されている。トランジ
スタＴＳＨＲ３のベースには、トランジスタＴＳＨＲ４
のベース、および他方のシェアード線ＳＨＲ−Ｒが接続
されている。
【００３６】トランジスタＴＳＨＲ４の一方の接続部に
は、他方のビット線ＢＬＲ−Ｂ（バー側）が接続されて
いる。トランジスタＴＳＨＲ４の他方の接続部には、セ
ンスアンプ４の他方のビット線ＳＡ−Ｂが接続されてい
る。
は、他方のビット線ＢＬＲ−Ｂ（バー側）が接続されて
いる。トランジスタＴＳＨＲ４の他方の接続部には、セ
ンスアンプ４の他方のビット線ＳＡ−Ｂが接続されてい
る。
【００３７】トランジスタＴＭＳ１の一方の接続部に
は、ビット線ＢＬＬ−Ｔが接続されており、このトラン
ジスタＴＭＳ１のベースには、ワード線ＷＬ２が接続さ
れている。トランジスタＴＭＳ１の他方の接続部には、
静電容量素子を介して基準電位が接続されている。
は、ビット線ＢＬＬ−Ｔが接続されており、このトラン
ジスタＴＭＳ１のベースには、ワード線ＷＬ２が接続さ
れている。トランジスタＴＭＳ１の他方の接続部には、
静電容量素子を介して基準電位が接続されている。
【００３８】トランジスタＴＭＳ２の一方の接続部に
は、ビット線ＢＬＬ−Ｂが接続されており、ベースには
ワード線ＷＬ１が接続されており、他方の接続部には、
静電容量素子を介して基準電位が接続されている。
は、ビット線ＢＬＬ−Ｂが接続されており、ベースには
ワード線ＷＬ１が接続されており、他方の接続部には、
静電容量素子を介して基準電位が接続されている。
【００３９】また、トランジスタＴＭＳ３の一方の接続
部にはビット線ＢＬＲ−Ｔが接続され、他方の接続部に
は静電容量素子を介して基準電位が接続されている。ト
ランジスタＴＭＳ３のベースにはワード線ＷＬ４が接続
されている。
部にはビット線ＢＬＲ−Ｔが接続され、他方の接続部に
は静電容量素子を介して基準電位が接続されている。ト
ランジスタＴＭＳ３のベースにはワード線ＷＬ４が接続
されている。
【００４０】トランジスタＴＭＳ４の一方の接続部には
ビット線ＢＬＲ−Ｂが接続されており、他方の接続部に
は静電容量素子を介して基準電位が接続されている。ト
ランジスタＴＭＳ４のベースにはワード線ＷＬ３が接続
されている。
ビット線ＢＬＲ−Ｂが接続されており、他方の接続部に
は静電容量素子を介して基準電位が接続されている。ト
ランジスタＴＭＳ４のベースにはワード線ＷＬ３が接続
されている。
【００４１】トランジスタＴＳＡ１，ＴＳＡ３の一方の
接続部には、ビット線ＳＡ−Ｔがそれぞれ接続されてい
る。これらトランジスタＴＳＡ１，ＴＳＡ３のベースに
は、ビット線ＳＡ−Ｂがそれぞれ接続されている。トラ
ンジスタＴＳＡ１，ＴＳＡ２の他方の接続部には、コモ
ンソース信号線ＣＳＮが接続されている。
接続部には、ビット線ＳＡ−Ｔがそれぞれ接続されてい
る。これらトランジスタＴＳＡ１，ＴＳＡ３のベースに
は、ビット線ＳＡ−Ｂがそれぞれ接続されている。トラ
ンジスタＴＳＡ１，ＴＳＡ２の他方の接続部には、コモ
ンソース信号線ＣＳＮが接続されている。
【００４２】また、トランジスタＴＳＡ２，ＴＳＡ４の
一方の接続部には、ビット線ＳＡ−Ｂが接続されてお
り、トランジスタＴＳＡ３，ＴＳＡ４の他方の接続部に
は、コモンソース信号線ＳＣＰが接続されている。トラ
ンジスタＴＳＡ２，ＴＳＡ４のベースには、ビット線Ｓ
Ａ−Ｔが接続されている。
一方の接続部には、ビット線ＳＡ−Ｂが接続されてお
り、トランジスタＴＳＡ３，ＴＳＡ４の他方の接続部に
は、コモンソース信号線ＳＣＰが接続されている。トラ
ンジスタＴＳＡ２，ＴＳＡ４のベースには、ビット線Ｓ
Ａ−Ｔが接続されている。
【００４３】トランジスタＴＢＱ１，ＴＢＱ２の一方の
接続部には、ビット線ＳＡ−Ｔがそれぞれ接続されてい
る。これらトランジスタＴＢＱ１，ＴＢＱ３の他方の接
続部には、ビット線ＳＡ−Ｂがそれぞれ接続されてい
る。
接続部には、ビット線ＳＡ−Ｔがそれぞれ接続されてい
る。これらトランジスタＴＢＱ１，ＴＢＱ３の他方の接
続部には、ビット線ＳＡ−Ｂがそれぞれ接続されてい
る。
【００４４】トランジスタＴＢＱ２の他方の接続部、お
よびトランジスタＴＢＱ３の一方の接続部には、降圧電
圧ＶＢＬＲが接続されており、トランジスタＴＢＱ１〜
ＴＢＱ３のベースには、データの読み出し／書き込み時
にビット線をイコライズするビット線イコライズＢＬＥ
Ｑが接続されている。
よびトランジスタＴＢＱ３の一方の接続部には、降圧電
圧ＶＢＬＲが接続されており、トランジスタＴＢＱ１〜
ＴＢＱ３のベースには、データの読み出し／書き込み時
にビット線をイコライズするビット線イコライズＢＬＥ
Ｑが接続されている。
【００４５】トランジスタＴＤ１の一方の接続部にはコ
モンソース信号線ＣＳＮが接続されており、他方の接続
部には基準電位ＶＳＳＡに接続されている。トランジス
タＴＤ２の一方の接続部にはコモンソース信号線ＣＳＰ
が接続されており、他方の接続部には、メモリの書き込
み用などに用いられる降圧電圧ＶＤＬが接続されてい
る。
モンソース信号線ＣＳＮが接続されており、他方の接続
部には基準電位ＶＳＳＡに接続されている。トランジス
タＴＤ２の一方の接続部にはコモンソース信号線ＣＳＰ
が接続されており、他方の接続部には、メモリの書き込
み用などに用いられる降圧電圧ＶＤＬが接続されてい
る。
【００４６】これらトランジスタＴＤ１，ＴＤ２のベー
スには、コントロール信号ＳＡＮ，ＳＡＰがそれぞれ入
力されるように接続されている。コントロール信号ＳＡ
Ｎ，ＳＡＰは、センスアンプ４の動作を制御する信号で
あり、コントール回路９から出力される。
スには、コントロール信号ＳＡＮ，ＳＡＰがそれぞれ入
力されるように接続されている。コントロール信号ＳＡ
Ｎ，ＳＡＰは、センスアンプ４の動作を制御する信号で
あり、コントール回路９から出力される。
【００４７】トランジスタＴＣＮ１の一方の接続部に
は、ビット線ＳＡ−Ｔが接続されており、トランジスタ
ＴＣＮ２の一方の接続部には、ビット線ＳＡ−Ｂが接続
されている。トランジスタＴＣＮ１，トランジスタＴＣ
Ｎ２のベースにはＹセレクト信号線ＹＳがそれぞれ接続
されている。
は、ビット線ＳＡ−Ｔが接続されており、トランジスタ
ＴＣＮ２の一方の接続部には、ビット線ＳＡ−Ｂが接続
されている。トランジスタＴＣＮ１，トランジスタＴＣ
Ｎ２のベースにはＹセレクト信号線ＹＳがそれぞれ接続
されている。
【００４８】トランジスタＴＣＮ１の他方の接続部に
は、センスアンプ４の出力となるＩ／Ｏ線ＩＯＴが接続
されており、トランジスタＴＣＮ２の他方の接続部に
は、Ｉ／Ｏ線ＩＯＢが接続されている。
は、センスアンプ４の出力となるＩ／Ｏ線ＩＯＴが接続
されており、トランジスタＴＣＮ２の他方の接続部に
は、Ｉ／Ｏ線ＩＯＢが接続されている。
【００４９】トランジスタＴＯＤの一方の接続部には、
コモンソース信号線ＣＳＰが接続されており、他方の接
続部には、電源電圧ＶＤＤが接続されている。トランジ
スタＴＯＤのベースには、オーバドライブ制御回路１４
が接続されている。
コモンソース信号線ＣＳＰが接続されており、他方の接
続部には、電源電圧ＶＤＤが接続されている。トランジ
スタＴＯＤのベースには、オーバドライブ制御回路１４
が接続されている。
【００５０】また、オーバドライブ制御回路１４は、図
３に示すように、ディレイ回路１５、インバータ１６〜
１９、否定論理積回路２０，２１、ならびに否定論理和
回路２２から構成されている。
３に示すように、ディレイ回路１５、インバータ１６〜
１９、否定論理積回路２０，２１、ならびに否定論理和
回路２２から構成されている。
【００５１】オーバドライブ制御回路１４には、オーバ
ドライブ制御信号ＯＤＣＴ１、ならびにオーバドライブ
制御信号ＯＤＣＴ２がそれぞれ入力される。これらオー
バドライブ制御信号ＯＤＣＴ１，ＯＤＣＴ２は、オート
リフレッシュ、ならびに書き込み／読み出しなどの通常
動作時においてセンスアンプ４のオーバドライブ動作を
制御する信号であり、コントール回路９から出力され
る。
ドライブ制御信号ＯＤＣＴ１、ならびにオーバドライブ
制御信号ＯＤＣＴ２がそれぞれ入力される。これらオー
バドライブ制御信号ＯＤＣＴ１，ＯＤＣＴ２は、オート
リフレッシュ、ならびに書き込み／読み出しなどの通常
動作時においてセンスアンプ４のオーバドライブ動作を
制御する信号であり、コントール回路９から出力され
る。
【００５２】ディレイ回路１５は、たとえば、複数のイ
ンバータを直列接続した構成からなり、該ディレイ回路
１５の入力部、および否定論理積回路２１の一方の入力
部には、オーバドライブ制御信号ＯＤＣＴ２が入力され
るように接続されている。
ンバータを直列接続した構成からなり、該ディレイ回路
１５の入力部、および否定論理積回路２１の一方の入力
部には、オーバドライブ制御信号ＯＤＣＴ２が入力され
るように接続されている。
【００５３】また、否定論理和回路２２の一方の入力部
には、オーバドライブ制御回路１４に入力されたオーバ
ドライブ制御信号ＯＤＣＴ１が、オーバドライブセット
信号ＯＤＳＥＴとして入力されるように接続されてい
る。
には、オーバドライブ制御回路１４に入力されたオーバ
ドライブ制御信号ＯＤＣＴ１が、オーバドライブセット
信号ＯＤＳＥＴとして入力されるように接続されてい
る。
【００５４】ディレイ回路１５の出力部には、インバー
タ１６の入力部が接続されており、このインバータ１６
の出力部には、否定論理積回路２０の一方の入力部が接
続されている。
タ１６の入力部が接続されており、このインバータ１６
の出力部には、否定論理積回路２０の一方の入力部が接
続されている。
【００５５】否定論理積回路２０の他方の入力部には、
オートリフレッシュ信号ＡＲＥＦが入力されるように接
続されている。オートリフレッシュ信号ＡＲＥＦは、オ
ートリフレッシュ動作時にコントール回路９から出力さ
れる制御信号である。
オートリフレッシュ信号ＡＲＥＦが入力されるように接
続されている。オートリフレッシュ信号ＡＲＥＦは、オ
ートリフレッシュ動作時にコントール回路９から出力さ
れる制御信号である。
【００５６】否定論理積回路２０の出力部には、否定論
理積回路２１の他方の入力部が接続されており、該否定
論理積回路２１の出力部には、インバータ１７の入力部
が接続されている。このインバータ１７から出力される
信号がオーバドライブリセット信号ＯＤＲＥＳＥＴとな
る。
理積回路２１の他方の入力部が接続されており、該否定
論理積回路２１の出力部には、インバータ１７の入力部
が接続されている。このインバータ１７から出力される
信号がオーバドライブリセット信号ＯＤＲＥＳＥＴとな
る。
【００５７】インバータ１７から出力されるオーバドラ
イブリセット信号ＯＤＲＥＳＥＴは、否定論理和回路２
２の他方の入力部に入力されるように接続されており、
この否定論理和回路２２の出力部には、インバータ１８
の入力部が接続されている。
イブリセット信号ＯＤＲＥＳＥＴは、否定論理和回路２
２の他方の入力部に入力されるように接続されており、
この否定論理和回路２２の出力部には、インバータ１８
の入力部が接続されている。
【００５８】インバータ１８の出力部には、インバータ
１９の入力部が接続されており、このインバータ１９の
出力部からは、オーバドライブ信号ＳＡＯＤが出力され
る。オーバドライブ信号ＳＡＯＤは、前述したようにト
ランジスタＴＯＤのベースに入力されるように接続され
ており、センスアンプ４のオーバドライブ期間を設定す
る信号である。
１９の入力部が接続されており、このインバータ１９の
出力部からは、オーバドライブ信号ＳＡＯＤが出力され
る。オーバドライブ信号ＳＡＯＤは、前述したようにト
ランジスタＴＯＤのベースに入力されるように接続され
ており、センスアンプ４のオーバドライブ期間を設定す
る信号である。
【００５９】さらに、メインアンプ／ライトバッファ１
０におけるメインアンプ部１０ａの回路構成について説
明する。
０におけるメインアンプ部１０ａの回路構成について説
明する。
【００６０】メインアンプ部１０ａは、図４に示すよう
に、信号増幅用のトランジスタＴ１〜Ｔ４、ならびにメ
インアンプ起動用のトランジスタＴＷから構成されてい
る。
に、信号増幅用のトランジスタＴ１〜Ｔ４、ならびにメ
インアンプ起動用のトランジスタＴＷから構成されてい
る。
【００６１】トランジスタＴ１，Ｔ２，ＴＷは、Ｎチャ
ネルＭＯＳトランジスタからなり、トランジスタＴ３，
Ｔ４は、ＰチャネルＭＯＳトランジスタからなる。
ネルＭＯＳトランジスタからなり、トランジスタＴ３，
Ｔ４は、ＰチャネルＭＯＳトランジスタからなる。
【００６２】トランジスタＴ１，Ｔ３の一方の接続部、
およびトランジスタＴ２，Ｔ４のベースには、Ｉ／Ｏ線
ＩＯＴがそれぞれ接続されている。トランジスタＴ１，
Ｔ３のベース、ならびにトランジスタＴ２，Ｔ４の一方
の接続部には、Ｉ／Ｏ線ＩＯＢがそれぞれ接続されてい
る。
およびトランジスタＴ２，Ｔ４のベースには、Ｉ／Ｏ線
ＩＯＴがそれぞれ接続されている。トランジスタＴ１，
Ｔ３のベース、ならびにトランジスタＴ２，Ｔ４の一方
の接続部には、Ｉ／Ｏ線ＩＯＢがそれぞれ接続されてい
る。
【００６３】トランジスタＴ１，Ｔ２の他方の接続部に
は、トランジスタＴＷの一方の接続部が接続されてお
り、トランジスタＴ３，Ｔ４の他方の接続部には、降圧
電圧ＶＤＬが接続されている。
は、トランジスタＴＷの一方の接続部が接続されてお
り、トランジスタＴ３，Ｔ４の他方の接続部には、降圧
電圧ＶＤＬが接続されている。
【００６４】トランジスタＴＷの他方の接続部には、基
準電位ＶＳＳＡが接続されており、このトランジスタＴ
Ｗのベースには、コントール回路９から出力される起動
信号ＭＡＥが入力されるように接続されている。
準電位ＶＳＳＡが接続されており、このトランジスタＴ
Ｗのベースには、コントール回路９から出力される起動
信号ＭＡＥが入力されるように接続されている。
【００６５】次に、本実施の形態の半導体集積回路装置
１の動作について説明する。
１の動作について説明する。
【００６６】半導体集積回路装置１におけるセンスアン
プ４のデータ読み出し／書き込み時などの通常動作につ
いて、図５のタイミングチャートを用いて説明する。
プ４のデータ読み出し／書き込み時などの通常動作につ
いて、図５のタイミングチャートを用いて説明する。
【００６７】また、図５においては、上方から下方にか
けて、シェアード線ＳＨＲ−Ｌ，ＳＨＲ−Ｒ、ワード線
ＷＬ１〜ＷＬ４、コントロール信号ＳＡＮ，ＳＡＰ、オ
ートリフレッシュ信号ＡＲＥＦ、オーバドライブ制御信
号ＯＤＣＴ１，ＯＤＣＴ２、オーバドライブセット信号
ＯＤＳＥＴ、オーバドライブリセット信号ＯＤＲＥＳＥ
Ｔ、オーバドライブ信号ＳＡＯＤ、コモンソース信号線
ＣＳＰ，ＣＳＮ、ならびにビット線ＳＡ−Ｔ，ＳＡ−Ｂ
の信号タイミングをそれぞれ示している。
けて、シェアード線ＳＨＲ−Ｌ，ＳＨＲ−Ｒ、ワード線
ＷＬ１〜ＷＬ４、コントロール信号ＳＡＮ，ＳＡＰ、オ
ートリフレッシュ信号ＡＲＥＦ、オーバドライブ制御信
号ＯＤＣＴ１，ＯＤＣＴ２、オーバドライブセット信号
ＯＤＳＥＴ、オーバドライブリセット信号ＯＤＲＥＳＥ
Ｔ、オーバドライブ信号ＳＡＯＤ、コモンソース信号線
ＣＳＰ，ＣＳＮ、ならびにビット線ＳＡ−Ｔ，ＳＡ−Ｂ
の信号タイミングをそれぞれ示している。
【００６８】まず、選択側のシェアード線ＳＨＲ−Ｌが
Ｈｉレベル（昇圧電圧ＶＰＰレベル）、非選択側のシェ
アード線ＳＨＲ−ＲがＬｏｗレベル（基準電位ＶＳＳレ
ベル）になると、あるワード線ＷＬが選択され、メモリ
のデータがビット線ＳＡ−Ｂに読み出される。
Ｈｉレベル（昇圧電圧ＶＰＰレベル）、非選択側のシェ
アード線ＳＨＲ−ＲがＬｏｗレベル（基準電位ＶＳＳレ
ベル）になると、あるワード線ＷＬが選択され、メモリ
のデータがビット線ＳＡ−Ｂに読み出される。
【００６９】その後、オーバドライブ制御信号ＯＤＣＴ
１がＨｉレベルからＬｏｗレベル、オーバドライブ制御
信号ＯＤＣＴ２がＬｏｗレベルからＨｉレベル、および
コントロール信号ＳＡＮがＬｏｗレベルからＨｉレベル
となる。ここで、オーバドライブ制御回路１４に入力さ
れるオートリフレッシュ信号ＡＲＥＦは、Ｌｏｗレベル
となっている。
１がＨｉレベルからＬｏｗレベル、オーバドライブ制御
信号ＯＤＣＴ２がＬｏｗレベルからＨｉレベル、および
コントロール信号ＳＡＮがＬｏｗレベルからＨｉレベル
となる。ここで、オーバドライブ制御回路１４に入力さ
れるオートリフレッシュ信号ＡＲＥＦは、Ｌｏｗレベル
となっている。
【００７０】否定論理和回路２２の一方の入力部には、
Ｌｏｗレベルのオーバドライブリセット信号ＯＤＳＥＴ
が入力され、該否定論理和回路２２の他方の入力部に
は、否定論理積回路２１、およびインバータ１７によっ
て遅延した時間だけＬｏｗレベルのオーバドライブリセ
ット信号ＯＤＲＥＳＥＴが入力されることになり、Ｈｉ
レベルのオーバドライブ信号ＳＡＯＤが出力される。
Ｌｏｗレベルのオーバドライブリセット信号ＯＤＳＥＴ
が入力され、該否定論理和回路２２の他方の入力部に
は、否定論理積回路２１、およびインバータ１７によっ
て遅延した時間だけＬｏｗレベルのオーバドライブリセ
ット信号ＯＤＲＥＳＥＴが入力されることになり、Ｈｉ
レベルのオーバドライブ信号ＳＡＯＤが出力される。
【００７１】これらＨｉレベルのコントロール信号ＳＡ
Ｎ、ならびにオーバドライブ信号ＳＡＯＤによって、コ
モンソース信号線ＣＳＮ，ＣＳＰが、基準電位ＶＳＳＡ
レベル、電源電圧ＶＤＤレベルにそれぞれ増幅し、ビッ
ト線ＳＡ−Ｔ，ＳＡ−Ｂが増幅される。
Ｎ、ならびにオーバドライブ信号ＳＡＯＤによって、コ
モンソース信号線ＣＳＮ，ＣＳＰが、基準電位ＶＳＳＡ
レベル、電源電圧ＶＤＤレベルにそれぞれ増幅し、ビッ
ト線ＳＡ−Ｔ，ＳＡ−Ｂが増幅される。
【００７２】その後、ビット線ＳＡ−Ｔが降圧電圧ＶＤ
Ｌレベル程度になるとオーバドライブリセット信号ＯＤ
ＲＥＳＥＴがＬｏｗレベルからＨｉレベルになる。これ
によって、オーバドライブ信号ＳＡＯＤが再びＬｏｗレ
ベルとなってコントロール信号ＳＡＰがＨｉレベルとな
り、コモンソース信号線ＣＳＰ電源電圧ＶＤＤレベルか
ら降圧電圧ＶＤＬレベルに切り替わり、ビット線ＳＡ−
Ｔの電位が降圧電圧ＶＤＬレベルに保持される。
Ｌレベル程度になるとオーバドライブリセット信号ＯＤ
ＲＥＳＥＴがＬｏｗレベルからＨｉレベルになる。これ
によって、オーバドライブ信号ＳＡＯＤが再びＬｏｗレ
ベルとなってコントロール信号ＳＡＰがＨｉレベルとな
り、コモンソース信号線ＣＳＰ電源電圧ＶＤＤレベルか
ら降圧電圧ＶＤＬレベルに切り替わり、ビット線ＳＡ−
Ｔの電位が降圧電圧ＶＤＬレベルに保持される。
【００７３】また、半導体集積回路装置１におけるオー
トリフレッシュ時のセンスアンプ４の動作について、図
６のタイミングチャートを用いて説明する。
トリフレッシュ時のセンスアンプ４の動作について、図
６のタイミングチャートを用いて説明する。
【００７４】また、図６において、上方から下方にかけ
て、コントロール信号ＳＡＮ，ＳＡＰ、オートリフレッ
シュ信号ＡＲＥＦ、オーバドライブ制御信号ＯＤＣＴ
１，ＯＤＣＴ２、オーバドライブセット信号ＯＤＳＥ
Ｔ、オーバドライブリセット信号ＯＤＲＥＳＥＴ、オー
バドライブ信号ＳＡＯＤ、コモンソース信号線ＣＳＰ，
ＣＳＮ、ならびにビット線ＳＡ−Ｔ，ＳＡ−Ｂの信号タ
イミングをそれぞれ示している。
て、コントロール信号ＳＡＮ，ＳＡＰ、オートリフレッ
シュ信号ＡＲＥＦ、オーバドライブ制御信号ＯＤＣＴ
１，ＯＤＣＴ２、オーバドライブセット信号ＯＤＳＥ
Ｔ、オーバドライブリセット信号ＯＤＲＥＳＥＴ、オー
バドライブ信号ＳＡＯＤ、コモンソース信号線ＣＳＰ，
ＣＳＮ、ならびにビット線ＳＡ−Ｔ，ＳＡ−Ｂの信号タ
イミングをそれぞれ示している。
【００７５】まず、オートリフレッシュ信号ＡＲＥＦ
が、ＬｏｗレベルからＨｉレベルになった後、オーバド
ライブ制御信号ＯＤＣＴ１がＨｉレベルからＬｏｗレベ
ル、オーバドライブ制御信号ＯＤＣＴ２がＬｏｗレベル
からＨｉレベルとなる。
が、ＬｏｗレベルからＨｉレベルになった後、オーバド
ライブ制御信号ＯＤＣＴ１がＨｉレベルからＬｏｗレベ
ル、オーバドライブ制御信号ＯＤＣＴ２がＬｏｗレベル
からＨｉレベルとなる。
【００７６】オートリフレッシュ信号ＡＲＥＦがＨｉレ
ベルであるので、否定論路積回路２０の他方の入力部に
は、ディレイ回路１５によって遅延された時間だけＬｏ
ｗレベル出力となり、通常動作時よりも長い期間のＨｉ
レベルのオーバドライブ信号ＳＡＯＤが出力される。
ベルであるので、否定論路積回路２０の他方の入力部に
は、ディレイ回路１５によって遅延された時間だけＬｏ
ｗレベル出力となり、通常動作時よりも長い期間のＨｉ
レベルのオーバドライブ信号ＳＡＯＤが出力される。
【００７７】これにより、コモンソース信号線ＣＳＮ，
ＣＳＰが、基準電位ＶＳＳＡレベル、電源電圧ＶＤＤレ
ベルにそれぞれ増幅し、ビット線ＳＡ−Ｔ，ＳＡ−Ｂが
増幅され、ビット線ＳＡ−Ｔが降圧電圧ＶＤＬレベル程
度になるとオーバドライブリセット信号ＯＤＲＥＳＥＴ
がＬｏｗレベルからＨｉレベルになる。
ＣＳＰが、基準電位ＶＳＳＡレベル、電源電圧ＶＤＤレ
ベルにそれぞれ増幅し、ビット線ＳＡ−Ｔ，ＳＡ−Ｂが
増幅され、ビット線ＳＡ−Ｔが降圧電圧ＶＤＬレベル程
度になるとオーバドライブリセット信号ＯＤＲＥＳＥＴ
がＬｏｗレベルからＨｉレベルになる。
【００７８】よって、オーバドライブ信号ＳＡＯＤが再
びＬｏｗレベルとなってコントロール信号ＳＡＰがＨｉ
レベルとなり、コモンソース信号線ＣＳＰは電源電圧Ｖ
ＤＤレベルから降圧電圧ＶＤＬレベルに切り替わり、ビ
ット線ＳＡ−Ｔの電位が降圧電圧ＶＤＬレベルに保持さ
れる。
びＬｏｗレベルとなってコントロール信号ＳＡＰがＨｉ
レベルとなり、コモンソース信号線ＣＳＰは電源電圧Ｖ
ＤＤレベルから降圧電圧ＶＤＬレベルに切り替わり、ビ
ット線ＳＡ−Ｔの電位が降圧電圧ＶＤＬレベルに保持さ
れる。
【００７９】それにより、本実施の形態によれば、セン
スアンプ４に設けたオーバドライブ制御回路１４が、通
常動作時、およびオートリフレッシュ時において、最適
な期間でビット線をそれぞれオーバドライブすることに
より、半導体集積回路装置１のデータの読み出しエラー
などを防止するとともに、動作速度を向上することがで
きる。
スアンプ４に設けたオーバドライブ制御回路１４が、通
常動作時、およびオートリフレッシュ時において、最適
な期間でビット線をそれぞれオーバドライブすることに
より、半導体集積回路装置１のデータの読み出しエラー
などを防止するとともに、動作速度を向上することがで
きる。
【００８０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８２】（１）オーバドライブ制御手段を設けたこ
とにより、通常動作時、ならびにオートリフレッシュの
際に、最適なオーバドライブ期間をそれぞれ設定するこ
とができる。
とにより、通常動作時、ならびにオートリフレッシュの
際に、最適なオーバドライブ期間をそれぞれ設定するこ
とができる。
【００８３】（２）上記（１）により、半導体集積回路
装置の信頼性を向上するとともに、高速動作を可能にす
ることができる。
装置の信頼性を向上するとともに、高速動作を可能にす
ることができる。
【図１】本発明の一実施の形態による半導体集積回路装
置のブロック図である。
置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたセンス
アンプの回路図である。
アンプの回路図である。
【図３】図２のセンスアンプに設けられたオーバドライ
ブ制御回路の回路図である。
ブ制御回路の回路図である。
【図４】図１の半導体集積回路装置に設けられたメイン
アンプの回路図である。
アンプの回路図である。
【図５】図１の半導体集積回路装置の通常動作時におけ
るセンスアンプの信号タイミングチャートである。
るセンスアンプの信号タイミングチャートである。
【図６】図１の半導体集積回路装置のオートリフレッシ
ュ時におけるセンスアンプの信号タイミングチャートで
ある。
ュ時におけるセンスアンプの信号タイミングチャートで
ある。
１ 半導体集積回路装置 ２ メモリアレイ ３ ロウデコーダ ４ センスアンプ ５ カラムデコーダ ６ カラムアドレスカウンタ ７ カラムアドレスバッファ ８ ロウアドレスバッファ ９ コントロール回路 １０ メインアンプ／ライトバッファ １０ａ メインアンプ部 １１ 入力バッファ １２ 出力バッファ １３ リフレッシュカウンタ １４ オーバドライブ制御回路（オーバドライブ制御手
段） １５ ディレイ回路 １６〜１８ インバータ １９，２０ 否定論理積回路 ２１ 否定論理積回路 ＴＳＨＲ１〜ＴＳＨＲ４ トランジスタ ＴＭＳ１〜ＴＭＳ４ トランジスタ ＴＳＡ１〜ＴＳＡ４ トランジスタ ＴＢＱ１〜ＴＢＱ３ トランジスタ ＴＤ１，ＴＤ２ トランジスタ ＴＣＮ１，ＴＣＮ２ トランジスタ ＴＯＤ トランジスタ Ｔ１〜Ｔ４ トランジスタ ＴＷ トランジスタ ＯＤＣＴ１，ＯＤＣＴ２ オーバドライブ制御信号 ＯＤＳＥＴ オーバドライブセット信号 ＯＤＲＥＳＥＴ オーバドライブリセット信号 ＡＲＥＦ オートリフレッシュ信号 ＳＡＯＤ オーバドライブ信号 ＭＡＥ 起動信号
段） １５ ディレイ回路 １６〜１８ インバータ １９，２０ 否定論理積回路 ２１ 否定論理積回路 ＴＳＨＲ１〜ＴＳＨＲ４ トランジスタ ＴＭＳ１〜ＴＭＳ４ トランジスタ ＴＳＡ１〜ＴＳＡ４ トランジスタ ＴＢＱ１〜ＴＢＱ３ トランジスタ ＴＤ１，ＴＤ２ トランジスタ ＴＣＮ１，ＴＣＮ２ トランジスタ ＴＯＤ トランジスタ Ｔ１〜Ｔ４ トランジスタ ＴＷ トランジスタ ＯＤＣＴ１，ＯＤＣＴ２ オーバドライブ制御信号 ＯＤＳＥＴ オーバドライブセット信号 ＯＤＲＥＳＥＴ オーバドライブリセット信号 ＡＲＥＦ オートリフレッシュ信号 ＳＡＯＤ オーバドライブ信号 ＭＡＥ 起動信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井手 成八 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 市川 博 東京都中央区八重洲二丁目２−１ エルピ ーダ・メモリ株式会社内 (72)発明者 坂本 達哉 東京都中央区八重洲二丁目２−１ エルピ ーダ・メモリ株式会社内 Ｆターム(参考） 5M024 AA50 BB13 BB14 BB39 CC70 CC77 CC79 CC84 EE02 GG02 HH01 PP01 PP02 PP03 PP07
Claims (3)
- 【請求項１】 オートリフレッシュ動作時に出力される
オートリフレッシュ信号が入力された際に、ビット線の
オーバドライブ期間をある時間だけ延長するオーバドラ
イブ制御手段を備えたことを特徴とする半導体集積回路
装置。 - 【請求項２】 センスアンプのオーバドライブ期間を設
定するオーバドライブ信号とオートリフレッシュ動作時
に出力されるオートリフレッシュ信号とが入力された際
に、ビット線のオーバドライブ期間をある時間だけ延長
するオーバドライブ制御手段を備えたことを特徴とする
半導体集積回路装置。 - 【請求項３】 センスアンプのオーバドライブ期間を設
定するオーバドライブ信号とオートリフレッシュ動作時
に出力されるオートリフレッシュ信号とが入力された際
に、前記オーバドライブ信号を遅延させて、ビット線の
オーバドライブ期間をある時間だけ延長するオーバドラ
イブ制御手段を備えたことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162793A JP2002358778A (ja) | 2001-05-30 | 2001-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162793A JP2002358778A (ja) | 2001-05-30 | 2001-05-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002358778A true JP2002358778A (ja) | 2002-12-13 |
Family
ID=19005863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001162793A Pending JP2002358778A (ja) | 2001-05-30 | 2001-05-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002358778A (ja) |
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| KR100625793B1 (ko) | 2004-12-28 | 2006-09-20 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| JP2006286163A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 半導体メモリ素子のオーバードライバ制御信号の生成回路 |
| KR100668497B1 (ko) | 2005-11-09 | 2007-01-12 | 주식회사 하이닉스반도체 | 비트라인 센스앰프 드라이버를 구비한 반도체 메모리 장치 |
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