JPH05135576A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05135576A JPH05135576A JP3327099A JP32709991A JPH05135576A JP H05135576 A JPH05135576 A JP H05135576A JP 3327099 A JP3327099 A JP 3327099A JP 32709991 A JP32709991 A JP 32709991A JP H05135576 A JPH05135576 A JP H05135576A
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- JP
- Japan
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- refresh
- signal
- sense amplifier
- refresh mode
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Abstract
(57)【要約】
【目的】 セルフリフレッシュ時に電源電圧をリフレッ
シュ時の誤動作を招くことなく降圧することができる半
導体記憶装置を得る。 【構成】 外部からのリフレッシュ信号に応答してリフ
レッシュモードであることを検出し、内部に送る制御信
号φS を発生するリフレッシュモード検出回路９１と、
上記制御信号φS を受けてセンスアンプ駆動回路９８の
動作信号を切り換える切換回路１００とを備え、リフレ
ッシュ動作時、センスアンプ８９の駆動タイミングを通
常動作時に比べて遅らせるようにした。
シュ時の誤動作を招くことなく降圧することができる半
導体記憶装置を得る。 【構成】 外部からのリフレッシュ信号に応答してリフ
レッシュモードであることを検出し、内部に送る制御信
号φS を発生するリフレッシュモード検出回路９１と、
上記制御信号φS を受けてセンスアンプ駆動回路９８の
動作信号を切り換える切換回路１００とを備え、リフレ
ッシュ動作時、センスアンプ８９の駆動タイミングを通
常動作時に比べて遅らせるようにした。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、オートリフレッシュ機能を有する半導体記憶
装置に関するものである。
し、特に、オートリフレッシュ機能を有する半導体記憶
装置に関するものである。
【０００２】
【従来の技術】近年、パーソナルコンピュータの普及は
著しく、様々な分野で用いられているが、最近では、特
に携帯型パーソナルコンピュータに対する需要が増大し
てきている。この携帯型パーソナルコンピュータに用い
られる記憶装置としては、電池保持（バッテリバックア
ップ）が可能な低消費電力の記憶装置が要求される。
著しく、様々な分野で用いられているが、最近では、特
に携帯型パーソナルコンピュータに対する需要が増大し
てきている。この携帯型パーソナルコンピュータに用い
られる記憶装置としては、電池保持（バッテリバックア
ップ）が可能な低消費電力の記憶装置が要求される。
【０００３】このような記憶装置として、通常、ダイナ
ミック型半導体記憶装置（ＤＲＡＭ）またはスタティッ
ク型半導体記憶装置（ＳＲＡＭ）が用いられる。このう
ち、ＤＲＡＭは、ＭＯＳキャパシタ（金属層を一方電極
とし、半導体領域を他方電極とし、その間の絶縁膜を誘
電体として用いるキャパシタ）に情報電荷を蓄積すると
いう原理を利用している。しかしながら、このようなＭ
ＯＳキャパシタにおいては、その他方電極となる半導体
領域と半導体基板との間に形成される接合におけるリー
クなどにより、蓄積電荷が徐々に失われるため、ある一
定時間ごとに蓄積情報を再書き込みする必要がある。こ
のような再書き込み動作はリフレッシュ動作と呼ばれて
おり、携帯用パーソナルコンピュータにおける記憶装置
としてＤＲＡＭを用いた場合、バッテリバックアップ時
においても一定時間ごとにリフレッシュを行う必要があ
る。
ミック型半導体記憶装置（ＤＲＡＭ）またはスタティッ
ク型半導体記憶装置（ＳＲＡＭ）が用いられる。このう
ち、ＤＲＡＭは、ＭＯＳキャパシタ（金属層を一方電極
とし、半導体領域を他方電極とし、その間の絶縁膜を誘
電体として用いるキャパシタ）に情報電荷を蓄積すると
いう原理を利用している。しかしながら、このようなＭ
ＯＳキャパシタにおいては、その他方電極となる半導体
領域と半導体基板との間に形成される接合におけるリー
クなどにより、蓄積電荷が徐々に失われるため、ある一
定時間ごとに蓄積情報を再書き込みする必要がある。こ
のような再書き込み動作はリフレッシュ動作と呼ばれて
おり、携帯用パーソナルコンピュータにおける記憶装置
としてＤＲＡＭを用いた場合、バッテリバックアップ時
においても一定時間ごとにリフレッシュを行う必要があ
る。
【０００４】ＤＲＡＭの通常のリフレッシュモードには
／ＲＡＳオンリリフレッシュ，／ＣＡＳビフォア／ＲＡ
Ｓリフレッシュがある。／ＲＡＳオンリリフレッシュ
は、外部からリフレッシュ用の行アドレス（リフレッシ
ュアドレス）を与え、ロウアドレスストローブ信号／Ｒ
ＡＳを立下げてＤＲＡＭを選択状態にして行うリフレッ
シュモードである。この／ＲＡＳオンリリフレッシュに
おいてはコラムアドレスストローブ信号／ＣＡＳは
“Ｈ”のレベルにある。／ＣＡＳビフォア／ＲＡＳリフ
レッシュモードは、信号／ＲＡＳを“Ｌ”レベルにする
前に先に信号／ＣＡＳを“Ｌ”レベルにしてリフレッシ
ュ指示信号を与え、この信号状態に応じてリフレッシュ
を自動的に行うモードである。これらの通常のリフレッ
シュモードにおいては、信号／ＲＡＳ，／ＣＡＳ等のよ
うな外部クロック信号により１サイクルずつ制御されて
リフレッシュが実行される。従って、バッテリバックア
ップ時にこのような通常のリフレッシュモードを用いる
のは複雑な制御が必要となり好ましくない。
／ＲＡＳオンリリフレッシュ，／ＣＡＳビフォア／ＲＡ
Ｓリフレッシュがある。／ＲＡＳオンリリフレッシュ
は、外部からリフレッシュ用の行アドレス（リフレッシ
ュアドレス）を与え、ロウアドレスストローブ信号／Ｒ
ＡＳを立下げてＤＲＡＭを選択状態にして行うリフレッ
シュモードである。この／ＲＡＳオンリリフレッシュに
おいてはコラムアドレスストローブ信号／ＣＡＳは
“Ｈ”のレベルにある。／ＣＡＳビフォア／ＲＡＳリフ
レッシュモードは、信号／ＲＡＳを“Ｌ”レベルにする
前に先に信号／ＣＡＳを“Ｌ”レベルにしてリフレッシ
ュ指示信号を与え、この信号状態に応じてリフレッシュ
を自動的に行うモードである。これらの通常のリフレッ
シュモードにおいては、信号／ＲＡＳ，／ＣＡＳ等のよ
うな外部クロック信号により１サイクルずつ制御されて
リフレッシュが実行される。従って、バッテリバックア
ップ時にこのような通常のリフレッシュモードを用いる
のは複雑な制御が必要となり好ましくない。
【０００５】そこで、バッテリバックアップ時にも容易
にリフレッシュを行うために、例えば山田等が“Auto/S
elf Refresh 機能内蔵64Kbit MOS ダイナミックRAM
”，電子通信学会論文誌、1983年１月、第Ｊ66-C巻、
第１号、第62頁〜第69頁に解説しているように、リフレ
ッシュ用のアドレスを発生するアドレスカウンタと、各
行のリフレッシュのタイミングを与えるタイマ回路とを
内蔵し、自動的にリフレッシュ動作を実行するセルフリ
フレッシュモードを有するＤＲＡＭが考案され実用化さ
れている。このセルフリフレッシュ動作については上述
の文献に詳しく解説されているが、以下に図面を参照し
て簡単に説明する。
にリフレッシュを行うために、例えば山田等が“Auto/S
elf Refresh 機能内蔵64Kbit MOS ダイナミックRAM
”，電子通信学会論文誌、1983年１月、第Ｊ66-C巻、
第１号、第62頁〜第69頁に解説しているように、リフレ
ッシュ用のアドレスを発生するアドレスカウンタと、各
行のリフレッシュのタイミングを与えるタイマ回路とを
内蔵し、自動的にリフレッシュ動作を実行するセルフリ
フレッシュモードを有するＤＲＡＭが考案され実用化さ
れている。このセルフリフレッシュ動作については上述
の文献に詳しく解説されているが、以下に図面を参照し
て簡単に説明する。
【０００６】図４は、従来の半導体記憶装置におけるセ
ルフリフレッシュモードを有する６４ＫビットＤＲＡＭ
の構成を示すブロック図であり、ここではリフレッシュ
動作に関連する部分のみが示されている。図において、
９７は２５６行（２8 ）×２５６列（２8 ）の行列状に
配置されたメモリセルを備えるメモリアレイ、９６はア
ドレス切換回路９５からのアドレス信号を受け、その信
号を一時的に保持し、かつ内部行アドレス信号ＲＡ0 〜
ＲＡ6 を発生するアドレスバッファ、８８はアドレスバ
ッファ９６からの７ビットの内部行アドレス信号ＲＡ0
〜ＲＡ6 に応答してメモリアレイ９７から対応の１行を
選択する行デコーダである。
ルフリフレッシュモードを有する６４ＫビットＤＲＡＭ
の構成を示すブロック図であり、ここではリフレッシュ
動作に関連する部分のみが示されている。図において、
９７は２５６行（２8 ）×２５６列（２8 ）の行列状に
配置されたメモリセルを備えるメモリアレイ、９６はア
ドレス切換回路９５からのアドレス信号を受け、その信
号を一時的に保持し、かつ内部行アドレス信号ＲＡ0 〜
ＲＡ6 を発生するアドレスバッファ、８８はアドレスバ
ッファ９６からの７ビットの内部行アドレス信号ＲＡ0
〜ＲＡ6 に応答してメモリアレイ９７から対応の１行を
選択する行デコーダである。
【０００７】明確には示さないが、メモリアレイ９７は
各々１２８行２５６列の２つのブロックに分割されてお
り、アドレスバッファ９６からの７ビットの下位アドレ
ス信号ＲＡ0 〜ＲＡ6 により、各ブロックから１本のワ
ード線、即ち２本のワード線が同時に選択される。ま
た、アドレスバッファ９６からの最上位アドレス信号Ｒ
Ａ7 はメモリアレイ９７内のブロック選択用のアドレス
信号として用いられる。８９はセンスアンプである。
各々１２８行２５６列の２つのブロックに分割されてお
り、アドレスバッファ９６からの７ビットの下位アドレ
ス信号ＲＡ0 〜ＲＡ6 により、各ブロックから１本のワ
ード線、即ち２本のワード線が同時に選択される。ま
た、アドレスバッファ９６からの最上位アドレス信号Ｒ
Ａ7 はメモリアレイ９７内のブロック選択用のアドレス
信号として用いられる。８９はセンスアンプである。
【０００８】１はＤＲＡＭのセルフリフレッシュ動作を
指定するための外部リフレッシュ信号／ＲＥＦが入力さ
れる入力端子、９１は入力端子１を介して与えられる信
号／ＲＥＦを受け、セルフリフレッシュモードが指示さ
れているか否かを検出するセルフリフレッシュモード検
出回路、９２はセルフリフレッシュモード検出回路９１
からのリフレッシュ検出信号φS に応答してアドレス切
換回路９５，リフレッシュアドレスカウンタ９４及びタ
イマ９３の動作を制御する信号を発生するリフレッシュ
制御回路、９３はリフレッシュ制御回路９２からのリフ
レッシュ指示信号φT に応答して予め定められた間隔で
リフレッシュ要求信号φR を出力するタイマ、９４はタ
イマ９３からのリフレッシュ要求信号φR に応答してリ
フレッシュ制御回路９２より出力された信号φA により
そのカウント値を１つずつ増分し、そのカウント値に対
応するリフレッシュアドレスｑ0 〜ｑ6 をアドレス切換
回路９５へ与えるリフレッシュアドレスカウンタ９４で
ある。
指定するための外部リフレッシュ信号／ＲＥＦが入力さ
れる入力端子、９１は入力端子１を介して与えられる信
号／ＲＥＦを受け、セルフリフレッシュモードが指示さ
れているか否かを検出するセルフリフレッシュモード検
出回路、９２はセルフリフレッシュモード検出回路９１
からのリフレッシュ検出信号φS に応答してアドレス切
換回路９５，リフレッシュアドレスカウンタ９４及びタ
イマ９３の動作を制御する信号を発生するリフレッシュ
制御回路、９３はリフレッシュ制御回路９２からのリフ
レッシュ指示信号φT に応答して予め定められた間隔で
リフレッシュ要求信号φR を出力するタイマ、９４はタ
イマ９３からのリフレッシュ要求信号φR に応答してリ
フレッシュ制御回路９２より出力された信号φA により
そのカウント値を１つずつ増分し、そのカウント値に対
応するリフレッシュアドレスｑ0 〜ｑ6 をアドレス切換
回路９５へ与えるリフレッシュアドレスカウンタ９４で
ある。
【０００９】９５は外部から与えられる行アドレス信号
Ａ0 〜Ａ7 とリフレッシュアドレスカウンタ９４から発
生されるリフレッシュアドレスｑ0 〜ｑ6 とを受け、そ
のいずれか一方を、リフレッシュ制御回路９２からのリ
フレッシュ検出信号φS に応答してアドレスバッファ９
６へ伝達するアドレス切換回路９５であり、ここでは、
外部から与えられるアドレス信号Ａ0 〜Ａ7 として、行
アドレス信号と列アドレス信号が時分割多重して与えら
れる。
Ａ0 〜Ａ7 とリフレッシュアドレスカウンタ９４から発
生されるリフレッシュアドレスｑ0 〜ｑ6 とを受け、そ
のいずれか一方を、リフレッシュ制御回路９２からのリ
フレッシュ検出信号φS に応答してアドレスバッファ９
６へ伝達するアドレス切換回路９５であり、ここでは、
外部から与えられるアドレス信号Ａ0 〜Ａ7 として、行
アドレス信号と列アドレス信号が時分割多重して与えら
れる。
【００１０】２はロウアドレスストローブ信号／ＲＡＳ
が入力される入力端子、９９は入力端子２からの信号／
ＲＡＳに応答して、ワード線駆動回路１０７及びアドレ
スバッファ９６へ所定の信号を与えるバッファ、１０７
は／ＲＡＳバッファ９９より受けた信号により発生した
信号ＲＸＴをセンスアンプ駆動回路９６に与えるワード
線駆動回路、９８はセンスアンプ８９を活性化する信号
ＳO を発生するセンスアンプ駆動回路である。
が入力される入力端子、９９は入力端子２からの信号／
ＲＡＳに応答して、ワード線駆動回路１０７及びアドレ
スバッファ９６へ所定の信号を与えるバッファ、１０７
は／ＲＡＳバッファ９９より受けた信号により発生した
信号ＲＸＴをセンスアンプ駆動回路９６に与えるワード
線駆動回路、９８はセンスアンプ８９を活性化する信号
ＳO を発生するセンスアンプ駆動回路である。
【００１１】図５は従来の半導体記憶装置におけるメモ
リセルの周辺部の構成を示すブロック図であり、Ｑ1 ，
Ｑ2 はＮ−ｃｈセンスアンプを構成するＮ型トランジス
タ、Ｑ3 ，Ｑ4 はＰ−ｃｈセンスアンプを構成するＰ型
トランジスタ、５１は遅延回路、５２はインバータ、Ｑ
0 はＮ型トランジスタ、Ｑ10はＮ−ｃｈセンスアンプを
活性化するＮ型ＭＯＳトランジスタ、Ｑ11はＰ−ｃｈセ
ンスアンプを活性化するＰ型ＭＯＳトランジスタであ
り、センスアンプ駆動回路９８は遅延回路５１，インバ
ータ５２，Ｎ型ＭＯＳトランジスタＱ10，Ｐ型ＭＯＳト
ランジスタＱ11より構成されており、ワード線駆動回路
１０７からの信号ＲＸＴを、遅延回路５１及びインバー
タ５２を通して、Ｎ型ＭＯＳトランジスタＱ10及びＰ型
ＭＯＳトランジスタＱ11のゲートに与え、センスアンプ
８９を活性化する。
リセルの周辺部の構成を示すブロック図であり、Ｑ1 ，
Ｑ2 はＮ−ｃｈセンスアンプを構成するＮ型トランジス
タ、Ｑ3 ，Ｑ4 はＰ−ｃｈセンスアンプを構成するＰ型
トランジスタ、５１は遅延回路、５２はインバータ、Ｑ
0 はＮ型トランジスタ、Ｑ10はＮ−ｃｈセンスアンプを
活性化するＮ型ＭＯＳトランジスタ、Ｑ11はＰ−ｃｈセ
ンスアンプを活性化するＰ型ＭＯＳトランジスタであ
り、センスアンプ駆動回路９８は遅延回路５１，インバ
ータ５２，Ｎ型ＭＯＳトランジスタＱ10，Ｐ型ＭＯＳト
ランジスタＱ11より構成されており、ワード線駆動回路
１０７からの信号ＲＸＴを、遅延回路５１及びインバー
タ５２を通して、Ｎ型ＭＯＳトランジスタＱ10及びＰ型
ＭＯＳトランジスタＱ11のゲートに与え、センスアンプ
８９を活性化する。
【００１２】次に動作について説明する。図６は従来の
半導体装置におけるＤＲＡＭの動作を示すタイミングチ
ャートであリ、図中、破線がセルフリフレッシュ時に相
当し、実線の波形は通常動作時の場合を示している。
半導体装置におけるＤＲＡＭの動作を示すタイミングチ
ャートであリ、図中、破線がセルフリフレッシュ時に相
当し、実線の波形は通常動作時の場合を示している。
【００１３】入力端子２へ与えられる信号／ＲＡＳを
“Ｈ”レベルに保ち（スタンバイ状態）、かつ入力端子
１へ与えられる外部リフレッシュ信号／ＲＥＦを“Ｌ”
レベルに立下げることにより、セルフリフレッシュモー
ド検出回路９１はリフレッシュが指示されたことを検出
し、リフレッシュ検出信号φS を出力する。このリフレ
ッシュ検出信号φS に応答してアドレス切換回路９５は
リフレッシュアドレスカウンタ９４からのリフレッシュ
アドレスｑ0 〜ｑ6 をアドレスバッファ９６へ与える。
アドレスバッファ９６はこの与えられたリフレッシュア
ドレスｑ0 〜ｑ6 から内部リフレッシュアドレスＲＡ0
〜ＲＡ6 を発生し行デコーダ８８へ与える。行デコーダ
８８はこの７ビットのリフレッシュアドレスｑ0 〜ｑ6
（ＲＡ0 〜ＲＡ6 ）をデコードし、メモリアレイ９７の
各ブロックにおいて１２８行のうちの１行、つまり１つ
のワード線を選択する。続いて図示しない回路によりこ
の選択された行に接続されるメモリセルのデータのリフ
レッシュが行われる。
“Ｈ”レベルに保ち（スタンバイ状態）、かつ入力端子
１へ与えられる外部リフレッシュ信号／ＲＥＦを“Ｌ”
レベルに立下げることにより、セルフリフレッシュモー
ド検出回路９１はリフレッシュが指示されたことを検出
し、リフレッシュ検出信号φS を出力する。このリフレ
ッシュ検出信号φS に応答してアドレス切換回路９５は
リフレッシュアドレスカウンタ９４からのリフレッシュ
アドレスｑ0 〜ｑ6 をアドレスバッファ９６へ与える。
アドレスバッファ９６はこの与えられたリフレッシュア
ドレスｑ0 〜ｑ6 から内部リフレッシュアドレスＲＡ0
〜ＲＡ6 を発生し行デコーダ８８へ与える。行デコーダ
８８はこの７ビットのリフレッシュアドレスｑ0 〜ｑ6
（ＲＡ0 〜ＲＡ6 ）をデコードし、メモリアレイ９７の
各ブロックにおいて１２８行のうちの１行、つまり１つ
のワード線を選択する。続いて図示しない回路によりこ
の選択された行に接続されるメモリセルのデータのリフ
レッシュが行われる。
【００１４】外部リフレッシュ信号／ＲＥＦが予め定め
られたセット時間（最大１６μｓ）以上、“Ｌ”レベル
に保持され続けると、セルフリフレッシュモードの指定
がセルフリフレッシュモード検出回路９１により検出さ
れる。リフレッシュ制御回路９２はこのセルフリフレッ
シュモード指定の検出に応答して、リフレッシュ指示信
号φT を立上げてタイマ９３を起動する。タイマ９３は
このリフレッシュ指示信号φT に応答して、予め定めら
れたセット時間（最大１６μｓ）が経過すると、リフレ
ッシュ要求信号φR を出力し、リフレッシュ制御回路９
２へ与える。リフレッシュ制御回路９２はこのリフレッ
シュ要求信号φR に応答して、信号φA をリフレッシュ
アドレスカウンタ９４へ出力し、リフレッシュアドレス
カウンタ９４はこの信号φA の立ち上がりにより、その
カウント値を増分する。また、この時上記信号φA は、
ワード線駆動回路１０７に入力され、これによって該回
路１０７は信号ＲＸ及び信号ＲＸＴを順次立ち上げる。
られたセット時間（最大１６μｓ）以上、“Ｌ”レベル
に保持され続けると、セルフリフレッシュモードの指定
がセルフリフレッシュモード検出回路９１により検出さ
れる。リフレッシュ制御回路９２はこのセルフリフレッ
シュモード指定の検出に応答して、リフレッシュ指示信
号φT を立上げてタイマ９３を起動する。タイマ９３は
このリフレッシュ指示信号φT に応答して、予め定めら
れたセット時間（最大１６μｓ）が経過すると、リフレ
ッシュ要求信号φR を出力し、リフレッシュ制御回路９
２へ与える。リフレッシュ制御回路９２はこのリフレッ
シュ要求信号φR に応答して、信号φA をリフレッシュ
アドレスカウンタ９４へ出力し、リフレッシュアドレス
カウンタ９４はこの信号φA の立ち上がりにより、その
カウント値を増分する。また、この時上記信号φA は、
ワード線駆動回路１０７に入力され、これによって該回
路１０７は信号ＲＸ及び信号ＲＸＴを順次立ち上げる。
【００１５】これに応答して、リフレッシュアドレスカ
ウンタ９４は先のリフレッシュサイクルで出力したリフ
レッシュアドレスと異なるリフレッシュアドレスｑ0 〜
ｑ6 をアドレス切換回路９５へ与える。先のリフレッシ
ュ動作と同様にして、この次のリフレッシュアドレスｑ
0 〜ｑ6 に対応する１行がメモリアレイ９７において選
択され、この選択された１行に選択されるメモリセルの
データのリフレッシュが行われる。
ウンタ９４は先のリフレッシュサイクルで出力したリフ
レッシュアドレスと異なるリフレッシュアドレスｑ0 〜
ｑ6 をアドレス切換回路９５へ与える。先のリフレッシ
ュ動作と同様にして、この次のリフレッシュアドレスｑ
0 〜ｑ6 に対応する１行がメモリアレイ９７において選
択され、この選択された１行に選択されるメモリセルの
データのリフレッシュが行われる。
【００１６】このタイマ９３からのリフレッシュ要求信
号φR は、外部リフレッシュ信号／ＲＥＦが“Ｌ”レベ
ルにあり、かつ信号／ＲＡＳが“Ｈ”レベルの状態にあ
る限り、予め定められた周期で繰り返し発生される。従
って、メモリアレイ９７の各ブロックにおいて、１２８
本のワード線がこのセルフリフレッシュモードにおいて
順次選択され、その選択されたワード線に接続されるメ
モリセルのデータがリフレッシュされる。例えば６４Ｋ
ビットのＤＲＡＭの場合、１６μｓ×１２８〜約２ｍｓ
ごとにメモリアレイ９７のすべてのメモリセルがリフレ
ッシュされることになる。主電源が切られたバッテリバ
ックアップ時には自動的に上述のセルフリフレッシュ動
作が行われる。
号φR は、外部リフレッシュ信号／ＲＥＦが“Ｌ”レベ
ルにあり、かつ信号／ＲＡＳが“Ｈ”レベルの状態にあ
る限り、予め定められた周期で繰り返し発生される。従
って、メモリアレイ９７の各ブロックにおいて、１２８
本のワード線がこのセルフリフレッシュモードにおいて
順次選択され、その選択されたワード線に接続されるメ
モリセルのデータがリフレッシュされる。例えば６４Ｋ
ビットのＤＲＡＭの場合、１６μｓ×１２８〜約２ｍｓ
ごとにメモリアレイ９７のすべてのメモリセルがリフレ
ッシュされることになる。主電源が切られたバッテリバ
ックアップ時には自動的に上述のセルフリフレッシュ動
作が行われる。
【００１７】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、セルフリフレッシ
ュ時も通常動作時も、ワード線が立上がってからセンス
アンプ８９が駆動を開始するまでの時間Ｔは全く同じで
あった。この時間Ｔは、通常動作時のアクセスタイム
（データ出力までの時間）を早くするために、ギリギリ
まで短くつめており、セルフリフレッシュ時に、例えば
消費電流をより少なくするために電源電圧レベルを下げ
るなどした場合、メモリセルから十分データが読み出せ
ないうちにセンスアンプ８９を駆動し始めてしまうの
で、誤動作するなどという問題点があった。
は以上のように構成されているので、セルフリフレッシ
ュ時も通常動作時も、ワード線が立上がってからセンス
アンプ８９が駆動を開始するまでの時間Ｔは全く同じで
あった。この時間Ｔは、通常動作時のアクセスタイム
（データ出力までの時間）を早くするために、ギリギリ
まで短くつめており、セルフリフレッシュ時に、例えば
消費電流をより少なくするために電源電圧レベルを下げ
るなどした場合、メモリセルから十分データが読み出せ
ないうちにセンスアンプ８９を駆動し始めてしまうの
で、誤動作するなどという問題点があった。
【００１８】この発明は上記のような問題点を解消する
ためになされたもので、セルフリフレッシュ時に電源電
圧をリフレッシュ時の誤動作を招くことなく降圧するこ
とができる半導体記憶装置を得ることを目的とする。
ためになされたもので、セルフリフレッシュ時に電源電
圧をリフレッシュ時の誤動作を招くことなく降圧するこ
とができる半導体記憶装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部からのリフレッシュ信号に応答してリフ
レッシュモードであることを検出し、内部に送る制御信
号を発生するリフレッシュモード検出手段と、該手段か
らの制御信号を受けてセンスアンプの駆動タイミングを
通常動作時に比べて遅らせる遅延手段とを備え、リフレ
ッシュ時、ワード線が立ち上がってからセンスアンプが
駆動開始するまでの時間を長くするようにしたものであ
る。
憶装置は、外部からのリフレッシュ信号に応答してリフ
レッシュモードであることを検出し、内部に送る制御信
号を発生するリフレッシュモード検出手段と、該手段か
らの制御信号を受けてセンスアンプの駆動タイミングを
通常動作時に比べて遅らせる遅延手段とを備え、リフレ
ッシュ時、ワード線が立ち上がってからセンスアンプが
駆動開始するまでの時間を長くするようにしたものであ
る。
【００２０】
【作用】この発明においてはリフレッシュモード時にワ
ード線の立ち上がりタイミングに対してセンスアンプの
駆動タイミングを遅らせるようにしたから、リフレッシ
ュ時電源電圧を下げた場合でもメモリセルからのデータ
の読み出しレベルが十分なレベルとなった後、センスア
ンプが駆動することとなり、この結果リフレッシュ動作
における誤動作を招くことなく、低消費電力化を図るこ
とができる。
ード線の立ち上がりタイミングに対してセンスアンプの
駆動タイミングを遅らせるようにしたから、リフレッシ
ュ時電源電圧を下げた場合でもメモリセルからのデータ
の読み出しレベルが十分なレベルとなった後、センスア
ンプが駆動することとなり、この結果リフレッシュ動作
における誤動作を招くことなく、低消費電力化を図るこ
とができる。
【００２１】
【実施例】図１はこの発明の一実施例による半導体記憶
装置のＤＲＡＭの構成を示すブロック図であり、図４と
同符号のものは同一のものを示す。図において１００は
ワード線駆動回路９７とセンスアンプ駆動回路９８との
間に設置され、リフレッシュ検出信号φS によって制御
された切換回路である。
装置のＤＲＡＭの構成を示すブロック図であり、図４と
同符号のものは同一のものを示す。図において１００は
ワード線駆動回路９７とセンスアンプ駆動回路９８との
間に設置され、リフレッシュ検出信号φS によって制御
された切換回路である。
【００２２】図２はこの発明の一実施例による半導体記
憶装置の切換回路の構造を示すブロック図であり、図に
おいて、Ｑ20，Ｑ22はＮ型ＭＯＳトランジスタ、Ｑ21，
Ｑ23はＰ型ＭＯＳトランジスタ、５０はインバータ、５
１は遅延回路である。信号ＲＸＢの入力端子と信号ＲＸ
Ｔの出力端子との間には、Ｎ型ＭＯＳトランジスタ
Ｑ20，Ｐ型ＭＯＳトランジスタＱ21からなるトランスミ
ッションゲート５３と、Ｎ型ＭＯＳトランジスタＱ22，
Ｐ型ＭＯＳトランジスタＱ23からなるトランスミッショ
ンゲート５４とが並列に接続され、トランスミッション
ゲート５４と出力端子との間には遅延回路５１が接続さ
れており、トランジスタＱ20，Ｑ23のゲートにはリフレ
ッシュ検出信号φS が、トランジスタＱ21，Ｑ22のゲー
トにはインバータ５０によるリフレッシュ検出信号φS
の反転信号が与えられるようになっている。
憶装置の切換回路の構造を示すブロック図であり、図に
おいて、Ｑ20，Ｑ22はＮ型ＭＯＳトランジスタ、Ｑ21，
Ｑ23はＰ型ＭＯＳトランジスタ、５０はインバータ、５
１は遅延回路である。信号ＲＸＢの入力端子と信号ＲＸ
Ｔの出力端子との間には、Ｎ型ＭＯＳトランジスタ
Ｑ20，Ｐ型ＭＯＳトランジスタＱ21からなるトランスミ
ッションゲート５３と、Ｎ型ＭＯＳトランジスタＱ22，
Ｐ型ＭＯＳトランジスタＱ23からなるトランスミッショ
ンゲート５４とが並列に接続され、トランスミッション
ゲート５４と出力端子との間には遅延回路５１が接続さ
れており、トランジスタＱ20，Ｑ23のゲートにはリフレ
ッシュ検出信号φS が、トランジスタＱ21，Ｑ22のゲー
トにはインバータ５０によるリフレッシュ検出信号φS
の反転信号が与えられるようになっている。
【００２３】次に動作について説明する。図３はこの発
明の一実施例による半導体装置の動作を示すタイミング
チャートであり、図中、破線がリフレッシュ時に相当
し、実線の波形は通常動作時の場合を示している。
明の一実施例による半導体装置の動作を示すタイミング
チャートであり、図中、破線がリフレッシュ時に相当
し、実線の波形は通常動作時の場合を示している。
【００２４】セルフリフレッシュ時には、リフレッシュ
検出信号φS は“Ｈ”レベルになる。この場合、トラン
ジスタＱ20，Ｑ21からなるトランスミッションゲート５
３がオンとなるので、ワード線駆動回路１０７から発生
した信号ＲＸＢは、遅延回路５１を通ってセンスアンプ
駆動回路９８への信号ＲＸＴを遅らせる。
検出信号φS は“Ｈ”レベルになる。この場合、トラン
ジスタＱ20，Ｑ21からなるトランスミッションゲート５
３がオンとなるので、ワード線駆動回路１０７から発生
した信号ＲＸＢは、遅延回路５１を通ってセンスアンプ
駆動回路９８への信号ＲＸＴを遅らせる。
【００２５】通常動作時には、リフレッシュ検出信号φ
S は“Ｌ”レベルになる。この場合、トランジスタ
Ｑ22，Ｑ23からなるトランスミッションゲート５４がオ
ンとなるので、ワード線駆動回路１０７から発生した信
号ＲＸＢは遅延回路５１を通ることなく、センスアンプ
駆動回路９８へ信号ＲＸＴとしで送られるので、遅延は
なく、図３に示すような各タイミングとなる。セルフリ
フレッシュ時にはワード線が立上がってから、センスア
ンプ活性化開始までの時間はＴ＋ΔＴとなり、通常動作
時に比べて遅延回路５１による遅延時間ΔＴ遅くなる。
S は“Ｌ”レベルになる。この場合、トランジスタ
Ｑ22，Ｑ23からなるトランスミッションゲート５４がオ
ンとなるので、ワード線駆動回路１０７から発生した信
号ＲＸＢは遅延回路５１を通ることなく、センスアンプ
駆動回路９８へ信号ＲＸＴとしで送られるので、遅延は
なく、図３に示すような各タイミングとなる。セルフリ
フレッシュ時にはワード線が立上がってから、センスア
ンプ活性化開始までの時間はＴ＋ΔＴとなり、通常動作
時に比べて遅延回路５１による遅延時間ΔＴ遅くなる。
【００２６】このように本実施例では、リフレッシュ動
作時にセルフリフレッシュモード検出回路９１より発生
するリフレッシュ検出信号φS により、センスアンプ駆
動回路９８への動作信号を通常動作時に比べて遅らせる
切換回路１００を設けたので、リフレッシュモード時に
は、ワード線が立ち上がってからセンスアンプ８９が駆
動を開始するまでの時間Ｔが長くなり、リフレッシュモ
ード時にワード線の立ち上がりタイミングに対してセン
スアンプの駆動タイミングを遅らせるようにしたから、
リフレッシュ時電源電圧を下げた場合でもメモリセルか
らのデータの読み出しレベルが十分なレベルとなった
後、センスアンプが駆動することとなり、この結果リフ
レッシュ動作における誤動作を招くことなく、低消費電
力化を図ることができる。
作時にセルフリフレッシュモード検出回路９１より発生
するリフレッシュ検出信号φS により、センスアンプ駆
動回路９８への動作信号を通常動作時に比べて遅らせる
切換回路１００を設けたので、リフレッシュモード時に
は、ワード線が立ち上がってからセンスアンプ８９が駆
動を開始するまでの時間Ｔが長くなり、リフレッシュモ
ード時にワード線の立ち上がりタイミングに対してセン
スアンプの駆動タイミングを遅らせるようにしたから、
リフレッシュ時電源電圧を下げた場合でもメモリセルか
らのデータの読み出しレベルが十分なレベルとなった
後、センスアンプが駆動することとなり、この結果リフ
レッシュ動作における誤動作を招くことなく、低消費電
力化を図ることができる。
【００２７】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、セルフリフレッシュ時に電源電圧をリ
フレッシュ時の誤動作を招くことなく降圧することがで
きる半導体記憶装置を得るので、リフレッシュモード時
には、センスアンプの動作マージンが拡大されることと
なり、低消費電力化のために電源電圧を下げた場合にて
も正常に動作することができ、経済的になるという効果
がある。
憶装置によれば、セルフリフレッシュ時に電源電圧をリ
フレッシュ時の誤動作を招くことなく降圧することがで
きる半導体記憶装置を得るので、リフレッシュモード時
には、センスアンプの動作マージンが拡大されることと
なり、低消費電力化のために電源電圧を下げた場合にて
も正常に動作することができ、経済的になるという効果
がある。
【図１】この発明の一実施例による半導体記憶装置のＤ
ＲＡＭの構成を示すブロック図である。
ＲＡＭの構成を示すブロック図である。
【図２】この発明の一実施例による半導体記憶装置の切
換回路の構成を示すブロック図である。
換回路の構成を示すブロック図である。
【図３】この発明の一実施例による半導体記憶装置の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図４】従来の半導体記憶装置におけるセルフリフレッ
シュモードを有する６４ＫビットＤＲＡＭの構成を示す
図である。
シュモードを有する６４ＫビットＤＲＡＭの構成を示す
図である。
【図５】従来の半導体記憶装置におけるメモリセルの周
辺部の構成を示すブロック図である。
辺部の構成を示すブロック図である。
【図６】従来の半導体記憶装置の動作を示すタイミング
チャートである。
チャートである。
１ 入力端子 ２ 入力端子 ５０ インバータ ５１ 遅延回路 ５２ インバータ ５３ トランスミッションゲート ５４ トランスミッションゲート ８８ 行デコーダ ８９ センスアンプ ９１ セルフリフレッシュモード検出回路 ９２ リフレッシュ制御回路 ９３ タイマ ９４ リフレッシュアドレスカウンタ ９５ アドレス切換回路 ９６ アドレスバッファ ９７ メモリアレイ ９８ センスアンプ駆動回路 ９９ ／ＲＡＳ入力バッファ １００ 遅延切換回路 １０７ ワード線駆動回路 Ｑ0 Ｎ型ＭＯＳトランジスタ Ｑ1 Ｎ型ＭＯＳトランジスタ Ｑ2 Ｎ型ＭＯＳトランジスタ Ｑ3 Ｐ型ＭＯＳトランジスタ Ｑ4 Ｐ型ＭＯＳトランジスタ Ｑ10 Ｎ型ＭＯＳトランジスタ Ｑ11 Ｐ型ＭＯＳトランジスタ Ｑ20 Ｎ型ＭＯＳトランジスタ Ｑ21 Ｐ型ＭＯＳトランジスタ Ｑ22 Ｎ型ＭＯＳトランジスタ Ｑ23 Ｐ型ＭＯＳトランジスタ Ｃ0 容量素子
Claims (1)
- 【請求項１】 外部からのリフレッシュ信号に応答して
メモリセルデータのリフレッシュを自動的に行う機能を
有する半導体記憶装置において、 前記外部からのリフレッシュ信号に応答してリフレッシ
ュモードであることを検出し、内部に送る制御信号を発
生するリフレッシュモード検出手段と、 前記手段からの制御信号を受けてセンスアンプの駆動タ
イミングを通常動作時に比べて遅らせる遅延手段とを有
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327099A JPH05135576A (ja) | 1991-11-13 | 1991-11-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327099A JPH05135576A (ja) | 1991-11-13 | 1991-11-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05135576A true JPH05135576A (ja) | 1993-06-01 |
Family
ID=18195284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3327099A Pending JPH05135576A (ja) | 1991-11-13 | 1991-11-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05135576A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358778A (ja) * | 2001-05-30 | 2002-12-13 | Hitachi Ltd | 半導体集積回路装置 |
| KR100418578B1 (ko) * | 2000-12-30 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 감지증폭기 제어회로 |
| DE10315087B3 (de) * | 2003-04-02 | 2004-05-13 | Infineon Technologies Ag | Verfahren zum Auffrischen von dynamischen Speicherzellen in einer Speicherschaltung und einer Speicherschaltung |
-
1991
- 1991-11-13 JP JP3327099A patent/JPH05135576A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418578B1 (ko) * | 2000-12-30 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 감지증폭기 제어회로 |
| JP2002358778A (ja) * | 2001-05-30 | 2002-12-13 | Hitachi Ltd | 半導体集積回路装置 |
| DE10315087B3 (de) * | 2003-04-02 | 2004-05-13 | Infineon Technologies Ag | Verfahren zum Auffrischen von dynamischen Speicherzellen in einer Speicherschaltung und einer Speicherschaltung |
| US7064996B2 (en) | 2003-04-02 | 2006-06-20 | Infineon Technologies Ag | Refreshing dynamic memory cells in a memory circuit and a memory circuit |
| CN100351944C (zh) * | 2003-04-02 | 2007-11-28 | 因芬尼昂技术股份公司 | 存储电路中动态存储单元之更新方法及存储电路 |
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