JPH0554643A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0554643A JPH0554643A JP3237313A JP23731391A JPH0554643A JP H0554643 A JPH0554643 A JP H0554643A JP 3237313 A JP3237313 A JP 3237313A JP 23731391 A JP23731391 A JP 23731391A JP H0554643 A JPH0554643 A JP H0554643A
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- refresh
- self
- sense amplifier
- signal
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Abstract
(57)【要約】
【目的】 セルフリフレッシュ時のピーク電流を低減
し、バックアップバッテリの寿命を長くすることのでき
る半導体記憶装置を得ること。 【構成】 セルフリフレッシュ時にセンスアンプ３ａの
ｐ−ｃｈセンスアンプＱ3 ，Ｑ4 のゲート部に接続され
た、センスアンプ駆動回路１００ａのビット線充電用の
ｐ−ｃｈトランジスタＱ50〜Ｑn をそれぞれ分割し、該
ｐ−ｃｈトランジスタＱ50〜Ｑn をセルフリフレッシュ
モード検出回路９１のセルフリフレッシュモード検出信
号φS とワード線駆動回路１０７からのワード線発生ト
リガ信号ＲＸＴとの２つの入力信号により、遅延回路２
０５〜２０７等を用いて、逐次オンしていくようにした
ので、セルフリフレッシュ時のビット線充電時のピーク
電流を低減し、バックアップバッテリの寿命を長くする
ことができる。
し、バックアップバッテリの寿命を長くすることのでき
る半導体記憶装置を得ること。 【構成】 セルフリフレッシュ時にセンスアンプ３ａの
ｐ−ｃｈセンスアンプＱ3 ，Ｑ4 のゲート部に接続され
た、センスアンプ駆動回路１００ａのビット線充電用の
ｐ−ｃｈトランジスタＱ50〜Ｑn をそれぞれ分割し、該
ｐ−ｃｈトランジスタＱ50〜Ｑn をセルフリフレッシュ
モード検出回路９１のセルフリフレッシュモード検出信
号φS とワード線駆動回路１０７からのワード線発生ト
リガ信号ＲＸＴとの２つの入力信号により、遅延回路２
０５〜２０７等を用いて、逐次オンしていくようにした
ので、セルフリフレッシュ時のビット線充電時のピーク
電流を低減し、バックアップバッテリの寿命を長くする
ことができる。
Description
【０００１】
【産業上の利用分野】この発明は、オートリフレッシュ
機能を有する半導体記憶装置に関し、特に電池保持（以
下バッテリバックアップと称す）時のセルフリフレッシ
ュ時にビット線への充電をゆっくり行うことにより電池
寿命を延ばすことのできる半導体記憶装置に関するもの
である。
機能を有する半導体記憶装置に関し、特に電池保持（以
下バッテリバックアップと称す）時のセルフリフレッシ
ュ時にビット線への充電をゆっくり行うことにより電池
寿命を延ばすことのできる半導体記憶装置に関するもの
である。
【０００２】
【従来の技術】近年、パーソナルコンピュータの普及が
著しく、様々な分野で用いられている。このようなパー
ソナルコンピュータのうち、特に最近では携帯型パーソ
ナルコンピュータに対する需要が増大してきている。こ
の携帯型パーソナルコンピュータに用いられる記憶装置
としては、バッテリバックアップが可能な低消費電力の
記憶装置が要求される。
著しく、様々な分野で用いられている。このようなパー
ソナルコンピュータのうち、特に最近では携帯型パーソ
ナルコンピュータに対する需要が増大してきている。こ
の携帯型パーソナルコンピュータに用いられる記憶装置
としては、バッテリバックアップが可能な低消費電力の
記憶装置が要求される。
【０００３】このような記憶装置としては、通常、ダイ
ナミック型半導体記憶装置（以下ＤＲＡＭと称す）また
はスタティック型半導体記憶装置（以下ＳＲＡＭと称
す）が用いられる。
ナミック型半導体記憶装置（以下ＤＲＡＭと称す）また
はスタティック型半導体記憶装置（以下ＳＲＡＭと称
す）が用いられる。
【０００４】このうち、ＤＲＡＭはＭＯＳキャパシタ、
即ち金属層を一方電極とし、半導体領域を他方電極と
し、その間の絶縁膜を誘電体として用いるキャパシタに
情報電荷を蓄積するという原理を利用している。しかし
ながら、このようなＭＯＳキャパシタにおいては、その
他方電極となる半導体領域と半導体基板との間に形成さ
れる接合におけるリークなどにより蓄積電荷が徐々に失
われるため、ある一定時間ごとに蓄積情報を再書き込み
する必要がある。このような再書き込み動作はリフレッ
シュ動作と呼ばれている。
即ち金属層を一方電極とし、半導体領域を他方電極と
し、その間の絶縁膜を誘電体として用いるキャパシタに
情報電荷を蓄積するという原理を利用している。しかし
ながら、このようなＭＯＳキャパシタにおいては、その
他方電極となる半導体領域と半導体基板との間に形成さ
れる接合におけるリークなどにより蓄積電荷が徐々に失
われるため、ある一定時間ごとに蓄積情報を再書き込み
する必要がある。このような再書き込み動作はリフレッ
シュ動作と呼ばれている。
【０００５】特に携帯用パーソナルコンピュータにおけ
る記憶装置としてＤＲＡＭを用いた場合、バッテリバッ
クアップ時においても一定時間ごとにリフレッシュを行
う必要がある。
る記憶装置としてＤＲＡＭを用いた場合、バッテリバッ
クアップ時においても一定時間ごとにリフレッシュを行
う必要がある。
【０００６】ＤＲＡＭの通常のリフレッシュモードには
／ＲＡＳオンリリフレッシュ、／ＣＡＳビフォア／ＲＡ
Ｓリフレッシュがある。／ＲＡＳオンリリフレッシュ
は、外部からリフレッシュ用の行アドレス（リフレッシ
ュアドレス）を与え、ロウアドレスストローブ信号／Ｒ
ＡＳを立下げてＤＲＡＭを選択状態にして行うリフレッ
シュモードである。この／ＲＡＳオンリリフレッシュに
おいてはコラムアドレスストローブ信号／ＣＡＳは
“Ｈ”のレベルにある。／ＣＡＳビフォア／ＲＡＳリフ
レッシュモードは、ロウアドレスストローブ信号／ＲＡ
Ｓを“Ｌ”レベルにする前に、先にコラムアドレススト
ローブ信号／ＣＡＳを“Ｌ”レベルにしてリフレッシュ
指示信号を与え、この信号状態に応じてリフレッシュを
自動的に行うモードである。
／ＲＡＳオンリリフレッシュ、／ＣＡＳビフォア／ＲＡ
Ｓリフレッシュがある。／ＲＡＳオンリリフレッシュ
は、外部からリフレッシュ用の行アドレス（リフレッシ
ュアドレス）を与え、ロウアドレスストローブ信号／Ｒ
ＡＳを立下げてＤＲＡＭを選択状態にして行うリフレッ
シュモードである。この／ＲＡＳオンリリフレッシュに
おいてはコラムアドレスストローブ信号／ＣＡＳは
“Ｈ”のレベルにある。／ＣＡＳビフォア／ＲＡＳリフ
レッシュモードは、ロウアドレスストローブ信号／ＲＡ
Ｓを“Ｌ”レベルにする前に、先にコラムアドレススト
ローブ信号／ＣＡＳを“Ｌ”レベルにしてリフレッシュ
指示信号を与え、この信号状態に応じてリフレッシュを
自動的に行うモードである。
【０００７】これらの通常のリフレッシュモードにおい
ては、ロウアドレスストローブ信号／ＲＡＳ，コラムア
ドレスストローブ信号／ＣＡＳ等のような外部クロック
信号により一サイクルずつ制御されてリフレッシュが実
行される。したがって、バッテリバックアップ時にこの
ような通常のリフレッシュモードを用いるのは複雑な制
御が必要となり好ましくない。
ては、ロウアドレスストローブ信号／ＲＡＳ，コラムア
ドレスストローブ信号／ＣＡＳ等のような外部クロック
信号により一サイクルずつ制御されてリフレッシュが実
行される。したがって、バッテリバックアップ時にこの
ような通常のリフレッシュモードを用いるのは複雑な制
御が必要となり好ましくない。
【０００８】そこで、バッテリバックアップ時にも容易
にリフレッシュを行うために、例えば山田等が“Auto/S
elf Refresh 機能内蔵64Kbit MOS ダイナミックRAM"，
電子通信学会論文誌、1983年１月刊行、第Ｊ66-C巻、第
１号、第62頁ないし第69頁に解説しているように、リフ
レッシュ用のアドレスを発生するアドレスカウンタと各
行のリフレッシュのタイミングを与えるタイマ回路とを
内蔵し、自動的にリフレッシュ動作を実行するセルフリ
フレッシュモードを有するＤＲＡＭが考案され実用化さ
れている。
にリフレッシュを行うために、例えば山田等が“Auto/S
elf Refresh 機能内蔵64Kbit MOS ダイナミックRAM"，
電子通信学会論文誌、1983年１月刊行、第Ｊ66-C巻、第
１号、第62頁ないし第69頁に解説しているように、リフ
レッシュ用のアドレスを発生するアドレスカウンタと各
行のリフレッシュのタイミングを与えるタイマ回路とを
内蔵し、自動的にリフレッシュ動作を実行するセルフリ
フレッシュモードを有するＤＲＡＭが考案され実用化さ
れている。
【０００９】このセルフリフレッシュ動作について説明
する。図４はセルフリフレッシュモードを有する従来の
６４ＫビットＤＲＡＭの構成を示すブロック図であり、
同図に示す６４ＫビットＤＲＡＭの構成においては、リ
フレッシュ動作に関連する部分のみが示される。図５は
センスアンプ駆動回路１００，センスアンプ３及びメモ
リアレイ９７のブロック構成を示す図であり、また図６
は上記ＤＲＡＭの動作を示すタイミングチャートであ
る。図において、ＤＲＡＭは２５６行（２8 ）２５６列
（２8 ）の行列状に配置されたメモリセルを備えるメモ
リアレイ９７と、アドレス切換回路９５からのアドレス
信号を受け、一時的に保持し、かつ内部アドレス信号を
発生するアドレスバッファ９６と、アドレスバッファ９
６からの内部行アドレス信号ＲＡ0 〜ＲＡ6 に応答して
メモリアレイ９７から対応の１行を選択する行デコーダ
９８とを含む。
する。図４はセルフリフレッシュモードを有する従来の
６４ＫビットＤＲＡＭの構成を示すブロック図であり、
同図に示す６４ＫビットＤＲＡＭの構成においては、リ
フレッシュ動作に関連する部分のみが示される。図５は
センスアンプ駆動回路１００，センスアンプ３及びメモ
リアレイ９７のブロック構成を示す図であり、また図６
は上記ＤＲＡＭの動作を示すタイミングチャートであ
る。図において、ＤＲＡＭは２５６行（２8 ）２５６列
（２8 ）の行列状に配置されたメモリセルを備えるメモ
リアレイ９７と、アドレス切換回路９５からのアドレス
信号を受け、一時的に保持し、かつ内部アドレス信号を
発生するアドレスバッファ９６と、アドレスバッファ９
６からの内部行アドレス信号ＲＡ0 〜ＲＡ6 に応答して
メモリアレイ９７から対応の１行を選択する行デコーダ
９８とを含む。
【００１０】アドレスバッファ９６からは７ビットの内
部アドレス信号ＲＡ0 〜ＲＡ6 が行デコーダ９８へ与え
られる。明確には示さないが、メモリアレイ９７は各々
１２８行２５６列の２つのブロックに分割されており、
７ビットの下位アドレス信号ＲＡ0 〜ＲＡ6 により、各
ブロックから１本のワード線、即ち２本のワード線が同
時に選択される。アドレスバッファ９６からの最上位ア
ドレス信号ＲＡ7 はブロック選択用のアドレス信号とし
て用いられる。
部アドレス信号ＲＡ0 〜ＲＡ6 が行デコーダ９８へ与え
られる。明確には示さないが、メモリアレイ９７は各々
１２８行２５６列の２つのブロックに分割されており、
７ビットの下位アドレス信号ＲＡ0 〜ＲＡ6 により、各
ブロックから１本のワード線、即ち２本のワード線が同
時に選択される。アドレスバッファ９６からの最上位ア
ドレス信号ＲＡ7 はブロック選択用のアドレス信号とし
て用いられる。
【００１１】アドレス切換回路９５は外部から与えられ
る行アドレス信号Ａ0 〜Ａ7 とリフレッシュアドレスカ
ウンタ９４から発生されるリフレッシュアドレスＱ0 〜
Ｑ6 とを受け、そのいずれか一方をリフレッシュ制御回
路９２からの制御のもとにアドレスバッファ９６へ伝達
する。外部から与えられるアドレス信号Ａ0 〜Ａ7 とし
て、行アドレス信号と列アドレス信号とが時分割多重し
て与えられる。
る行アドレス信号Ａ0 〜Ａ7 とリフレッシュアドレスカ
ウンタ９４から発生されるリフレッシュアドレスＱ0 〜
Ｑ6 とを受け、そのいずれか一方をリフレッシュ制御回
路９２からの制御のもとにアドレスバッファ９６へ伝達
する。外部から与えられるアドレス信号Ａ0 〜Ａ7 とし
て、行アドレス信号と列アドレス信号とが時分割多重し
て与えられる。
【００１２】ＤＲＡＭのセルフリフレッシュ動作を指定
するために、入力端子１を介して与えられる外部リフレ
ッシュ信号／ＲＥＦを受け、セルフリフレッシュモード
が指示されているか否かをセルフリフレッシュモード検
出回路９１により検出し、セルフリフレッシュモード検
出回路９１からのセルフリフレッシュモード検出信号φ
S に応答してアドレス切換回路９５，リフレッシュアド
レスカウンタ９４，ワード線駆動回路１０７及びタイマ
９３の動作をリフレッシュ制御回路９２により制御する
制御信号φA 及びリフレッシュ指示信号φT を発生し、
ＤＲＡＭのセルフリフレッシュ動作を指定する。
するために、入力端子１を介して与えられる外部リフレ
ッシュ信号／ＲＥＦを受け、セルフリフレッシュモード
が指示されているか否かをセルフリフレッシュモード検
出回路９１により検出し、セルフリフレッシュモード検
出回路９１からのセルフリフレッシュモード検出信号φ
S に応答してアドレス切換回路９５，リフレッシュアド
レスカウンタ９４，ワード線駆動回路１０７及びタイマ
９３の動作をリフレッシュ制御回路９２により制御する
制御信号φA 及びリフレッシュ指示信号φT を発生し、
ＤＲＡＭのセルフリフレッシュ動作を指定する。
【００１３】アドレス切換回路９５はリフレッシュ制御
回路９２からのリフレッシュ指示信号に応答してリフレ
ッシュアドレスカウンタ９４からのリフレッシュアドレ
スＱ0 〜Ｑ6 をアドレスバッファ９６へ与える。
回路９２からのリフレッシュ指示信号に応答してリフレ
ッシュアドレスカウンタ９４からのリフレッシュアドレ
スＱ0 〜Ｑ6 をアドレスバッファ９６へ与える。
【００１４】タイマ９３は、リフレッシュ制御回路９２
からのリフレッシュ指示信号φT に応答して予め定めら
れた間隔でリフレッシュ要求信号φR を出力する。
からのリフレッシュ指示信号φT に応答して予め定めら
れた間隔でリフレッシュ要求信号φR を出力する。
【００１５】リフレッシュアドレスカウンタ９４は、上
記タイマ９３からのリフレッシュ要求信号φR に応答し
てそのカウント値が増分され、そのカウント値に対応す
るリフレッシュアドレスＱ0 〜Ｑ6 をアドレス切換回路
９５へ制御信号を与える。
記タイマ９３からのリフレッシュ要求信号φR に応答し
てそのカウント値が増分され、そのカウント値に対応す
るリフレッシュアドレスＱ0 〜Ｑ6 をアドレス切換回路
９５へ制御信号を与える。
【００１６】／ＲＡＳバッファ９９はロウアドレススト
ローブ信号／ＲＡＳに応答して、ワード線駆動回路１０
７及びアドレスバッファ９６へ与える。ワード線駆動回
路１０７からのワード線発生トリガ信号ＲＸＴがセンス
アンプ駆動回路１００に与えられる。
ローブ信号／ＲＡＳに応答して、ワード線駆動回路１０
７及びアドレスバッファ９６へ与える。ワード線駆動回
路１０７からのワード線発生トリガ信号ＲＸＴがセンス
アンプ駆動回路１００に与えられる。
【００１７】センスアンプ駆動回路１００及びメモリア
レイ９７の構成は図５のようになる。信号ＲＸＴを受
け、Ｄｅｌａｙ回路２０２及びインバータ２０１を通し
て、ｎ型ＭＯＳトランジスタＱ31及びｐ型ＭＯＳトラン
ジスタＱ30のゲートに与えられる。ｎ型ＭＯＳトランジ
スタＱ31はｎ型トランジスタＱ1 ，Ｑ2 からなるｎチャ
ネルセンスアンプを、ｐ型ＭＯＳトランジスタＱ30はｐ
型トランジスタＱ3 ，Ｑ4 からなるｐチャネルセンスア
ンプをそれぞれ活性化する。
レイ９７の構成は図５のようになる。信号ＲＸＴを受
け、Ｄｅｌａｙ回路２０２及びインバータ２０１を通し
て、ｎ型ＭＯＳトランジスタＱ31及びｐ型ＭＯＳトラン
ジスタＱ30のゲートに与えられる。ｎ型ＭＯＳトランジ
スタＱ31はｎ型トランジスタＱ1 ，Ｑ2 からなるｎチャ
ネルセンスアンプを、ｐ型ＭＯＳトランジスタＱ30はｐ
型トランジスタＱ3 ，Ｑ4 からなるｐチャネルセンスア
ンプをそれぞれ活性化する。
【００１８】次に動作について説明する。入力端子２へ
与えられるロウアドレスストローブ信号／ＲＡＳを
“Ｈ”レベルに保ち（スタンバイ状態）、かつ入力端子
１へ与えられる外部リフレッシュ信号／ＲＥＦを“Ｌ”
レベルに立下げることにより、セルフリフレッシュモー
ド検出回路９１はリフレッシュが指示されたことを検出
し、リフレッシュ検出信号φS を出力する。
与えられるロウアドレスストローブ信号／ＲＡＳを
“Ｈ”レベルに保ち（スタンバイ状態）、かつ入力端子
１へ与えられる外部リフレッシュ信号／ＲＥＦを“Ｌ”
レベルに立下げることにより、セルフリフレッシュモー
ド検出回路９１はリフレッシュが指示されたことを検出
し、リフレッシュ検出信号φS を出力する。
【００１９】このリフレッシュ検出信号φS に応答して
アドレス切換回路９５はリフレッシュアドレスカウンタ
９４からのリフレッシュアドレスＱ0 〜Ｑ6 をアドレス
バッファ９６へ与える。アドレスバッファ９６はこの与
えられたリフレッシュアドレスＱ0 〜Ｑ6 から内部リフ
レッシュアドレスＲＡ0 〜ＲＡ6 を発生し行デコーダ９
８へ与える。
アドレス切換回路９５はリフレッシュアドレスカウンタ
９４からのリフレッシュアドレスＱ0 〜Ｑ6 をアドレス
バッファ９６へ与える。アドレスバッファ９６はこの与
えられたリフレッシュアドレスＱ0 〜Ｑ6 から内部リフ
レッシュアドレスＲＡ0 〜ＲＡ6 を発生し行デコーダ９
８へ与える。
【００２０】行デコーダ９８は、この７ビットのリフレ
ッシュアドレスＱ0〜Ｑ6 （内部リフレッシュアドレス
ＲＡ0 〜ＲＡ6 ）をデコードし、メモリアレイ９７の各
ブロックにおいて１２８行のうちの１行を選択する。続
いて図示しない回路によりこの選択された行に接続され
るメモリセルのデータのリフレッシュが行われる。
ッシュアドレスＱ0〜Ｑ6 （内部リフレッシュアドレス
ＲＡ0 〜ＲＡ6 ）をデコードし、メモリアレイ９７の各
ブロックにおいて１２８行のうちの１行を選択する。続
いて図示しない回路によりこの選択された行に接続され
るメモリセルのデータのリフレッシュが行われる。
【００２１】次に、この外部リフレッシュ信号／ＲＥＦ
が予め定められたセット時間（最大１６μｓ）以上
“Ｌ”レベルに保持され続けると、セルフリフレッシュ
モードの指定がセルフリフレッシュモード検出回路９１
により検出される。
が予め定められたセット時間（最大１６μｓ）以上
“Ｌ”レベルに保持され続けると、セルフリフレッシュ
モードの指定がセルフリフレッシュモード検出回路９１
により検出される。
【００２２】リフレッシュ制御回路９２は、このセルフ
リフレッシュモード指定の検出に応答して、リフレッシ
ュ指示信号φT を立上げてタイマ９３を起動する。
リフレッシュモード指定の検出に応答して、リフレッシ
ュ指示信号φT を立上げてタイマ９３を起動する。
【００２３】タイマ９３はこの起動信号、即ちリフレッ
シュ指示信号φT に応答して予め定められたセット時間
（最大１６μｓ）が経過するとリフレッシュ要求信号φ
R を出力しリフレッシュ制御回路９２へ与える。
シュ指示信号φT に応答して予め定められたセット時間
（最大１６μｓ）が経過するとリフレッシュ要求信号φ
R を出力しリフレッシュ制御回路９２へ与える。
【００２４】リフレッシュ制御回路９２は、このリフレ
ッシュ要求信号φRに応答してリフレッシュアドレスカ
ウンタ９４のカウント値を増分する。これに応答してリ
フレッシュアドレスカウンタ９４は先のリフレッシュサ
イクルで出力したリフレッシュアドレスと異なるリフレ
ッシュアドレスＱ0 〜Ｑ6 をアドレス切換回路９５へ与
える。先のリフレッシュ動作と同様にしてこのリフレッ
シュアドレスＱ0 〜Ｑ6 に対応する１行がメモリアレイ
９７において選択され、この選択された１行に選択され
るメモリセルのデータのリフレッシュが行われる。
ッシュ要求信号φRに応答してリフレッシュアドレスカ
ウンタ９４のカウント値を増分する。これに応答してリ
フレッシュアドレスカウンタ９４は先のリフレッシュサ
イクルで出力したリフレッシュアドレスと異なるリフレ
ッシュアドレスＱ0 〜Ｑ6 をアドレス切換回路９５へ与
える。先のリフレッシュ動作と同様にしてこのリフレッ
シュアドレスＱ0 〜Ｑ6 に対応する１行がメモリアレイ
９７において選択され、この選択された１行に選択され
るメモリセルのデータのリフレッシュが行われる。
【００２５】このタイマ９３からのリフレッシュ要求信
号φR は外部リフレッシュ信号／ＲＥＦが“Ｌ”レベル
にあり、かつロウアドレスストローブ信号／ＲＡＳが
“Ｈ”レベルの状態にある限り予め定められた周期で繰
り返し発生される。したがって、メモリアレイ９７にお
ける各ブロックにおいて１２８本のワード線がこのセル
フリフレッシュモードにおいて順次選択され、その選択
されたワード線に接続されるメモリセルのデータがリフ
レッシュされる。
号φR は外部リフレッシュ信号／ＲＥＦが“Ｌ”レベル
にあり、かつロウアドレスストローブ信号／ＲＡＳが
“Ｈ”レベルの状態にある限り予め定められた周期で繰
り返し発生される。したがって、メモリアレイ９７にお
ける各ブロックにおいて１２８本のワード線がこのセル
フリフレッシュモードにおいて順次選択され、その選択
されたワード線に接続されるメモリセルのデータがリフ
レッシュされる。
【００２６】例えば６４ＫビットのＤＲＡＭの場合、１
６μｓ×１２８〜約２ｍｓごとにメモリアレイ９７のす
べてのメモリセルがリフレッシュされることになる。主
電源が切られたバッテリバックアップ時には自動的に上
述のセルフリフレッシュ動作が行われる。
６μｓ×１２８〜約２ｍｓごとにメモリアレイ９７のす
べてのメモリセルがリフレッシュされることになる。主
電源が切られたバッテリバックアップ時には自動的に上
述のセルフリフレッシュ動作が行われる。
【００２７】図６は以上の動作説明における一部のタイ
ミングを示す図であり、図において、破線がセルフリフ
レッシュ時に相当する。実線（／ＲＡＳ，／ＲＥＦＡ）
の波形は通常の動作時の場合を示している。
ミングを示す図であり、図において、破線がセルフリフ
レッシュ時に相当する。実線（／ＲＡＳ，／ＲＥＦＡ）
の波形は通常の動作時の場合を示している。
【００２８】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、通常動作時もセル
フリフレッシュ時もワード線が立上がってから以降は、
全く同じ動作を行うので、センス時ビット線に充電する
時のピーク電流値は同じであった。したがってバッテリ
バックアップ時におけるセルフリフレッシュ時は電池の
寿命を延ばすために上記充電時のピーク電流値を極力抑
える必要があるという問題点があった。
は以上のように構成されているので、通常動作時もセル
フリフレッシュ時もワード線が立上がってから以降は、
全く同じ動作を行うので、センス時ビット線に充電する
時のピーク電流値は同じであった。したがってバッテリ
バックアップ時におけるセルフリフレッシュ時は電池の
寿命を延ばすために上記充電時のピーク電流値を極力抑
える必要があるという問題点があった。
【００２９】この発明は上記のような問題点を解消する
ためになされたもので、バッテリバックアップ時におけ
るセルフリフレッシュ時にピーク電流を低減することが
できる半導体記憶装置を得ることを目的とする。
ためになされたもので、バッテリバックアップ時におけ
るセルフリフレッシュ時にピーク電流を低減することが
できる半導体記憶装置を得ることを目的とする。
【００３０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、セルフリフレッシュモード検出手段からのリ
フレッシュ検出信号と上記ワード線駆動回路からの内部
リフレッシュ指示信号との２つの入力信号により、ｐチ
ャネルセンスアンプのゲート部に接続される、セルフリ
フレッシュ時のセンス時におけるビット線充電用のｐチ
ャネルトランジスタを少なくとも２個以上分割し逐次オ
ンさせ、メモリセルアレイのビット線を充電するように
したセンスアンプ駆動回路を備えたものである。
憶装置は、セルフリフレッシュモード検出手段からのリ
フレッシュ検出信号と上記ワード線駆動回路からの内部
リフレッシュ指示信号との２つの入力信号により、ｐチ
ャネルセンスアンプのゲート部に接続される、セルフリ
フレッシュ時のセンス時におけるビット線充電用のｐチ
ャネルトランジスタを少なくとも２個以上分割し逐次オ
ンさせ、メモリセルアレイのビット線を充電するように
したセンスアンプ駆動回路を備えたものである。
【００３１】
【作用】この発明においては、セルフリフレッシュモー
ド検出手段からのリフレッシュ検出信号と上記ワード線
駆動回路からの内部リフレッシュ指示信号との入力信号
により、ｐチャネルセンスアンプのゲート部に接続され
る、セルフリフレッシュ時のセンス時におけるビット線
充電用のｐチャネルトランジスタを少なくとも２個以上
分割し逐次オンさせ、メモリセルアレイのビット線を充
電するようにしたので、ビット線充電時のピーク電流値
を低減することができる。
ド検出手段からのリフレッシュ検出信号と上記ワード線
駆動回路からの内部リフレッシュ指示信号との入力信号
により、ｐチャネルセンスアンプのゲート部に接続され
る、セルフリフレッシュ時のセンス時におけるビット線
充電用のｐチャネルトランジスタを少なくとも２個以上
分割し逐次オンさせ、メモリセルアレイのビット線を充
電するようにしたので、ビット線充電時のピーク電流値
を低減することができる。
【００３２】
【実施例】図１は本発明の一実施例による半導体記憶装
置のブロック構成を示す図であり、従来例と異なるとこ
ろは、リフレッシュ検出信号φS により制御されるセン
スアンプ駆動回路１００ａである。図２はこのセンスア
ンプ駆動回路回路１００ａ，センスアンプ３ａ及びメモ
リアレイ９７のブロック構成を示す図であり、また図３
は半導体記憶装置の動作を示すタイミングチャートであ
り、図において、ｎチャネル型ＭＯＳトランジスタＱ13
のゲートには従来と同様に、ワード線発生トリガ信号Ｒ
ＸＴの遅延信号Ｓ0 が与えられる。ｐチャネル型ＭＯＳ
トランジスタＱ4 ，Ｑ3 からなるセンスアンプ駆動用の
ｐチャネル型ＭＯＳトランジスタはＱ50〜Ｑn 等ｎ個に
分割しているが、Ｔｏｔａｌのトランジスタ能力は従来
の１個相当となる。
置のブロック構成を示す図であり、従来例と異なるとこ
ろは、リフレッシュ検出信号φS により制御されるセン
スアンプ駆動回路１００ａである。図２はこのセンスア
ンプ駆動回路回路１００ａ，センスアンプ３ａ及びメモ
リアレイ９７のブロック構成を示す図であり、また図３
は半導体記憶装置の動作を示すタイミングチャートであ
り、図において、ｎチャネル型ＭＯＳトランジスタＱ13
のゲートには従来と同様に、ワード線発生トリガ信号Ｒ
ＸＴの遅延信号Ｓ0 が与えられる。ｐチャネル型ＭＯＳ
トランジスタＱ4 ，Ｑ3 からなるセンスアンプ駆動用の
ｐチャネル型ＭＯＳトランジスタはＱ50〜Ｑn 等ｎ個に
分割しているが、Ｔｏｔａｌのトランジスタ能力は従来
の１個相当となる。
【００３３】これらｐチャネル型ＭＯＳトランジスタの
ゲート部はＳ0 及びリフレッシュ検出信号φS 及びイン
バータ２０４，２０８，２０９、ｐチャネル型ＭＯＳト
ランジスタＱ14，Ｑ17，Ｑ18…、ｎチャネル型ＭＯＳト
ランジスタＱ15，Ｑ16，Ｑ19…及び遅延回路２０５，２
０６，２０７，２１０，２１１から構成される。
ゲート部はＳ0 及びリフレッシュ検出信号φS 及びイン
バータ２０４，２０８，２０９、ｐチャネル型ＭＯＳト
ランジスタＱ14，Ｑ17，Ｑ18…、ｎチャネル型ＭＯＳト
ランジスタＱ15，Ｑ16，Ｑ19…及び遅延回路２０５，２
０６，２０７，２１０，２１１から構成される。
【００３４】これらｎチャネル，ｐチャネル型ＭＯＳト
ランジスタからなるトランスミッションゲートはリフレ
ッシュ検出信号φS 及びその反転信号により制御され
る。
ランジスタからなるトランスミッションゲートはリフレ
ッシュ検出信号φS 及びその反転信号により制御され
る。
【００３５】次に動作について説明する。以上のような
構成により、従来例とは異なり、セルフリフレッシュ時
にφS が発生（Ｈｉｇｈ）するので、ｐチャネルセンス
アンプを駆動する分割されたｐチャネル型ＭＯＳトラン
ジスタＱ50〜Ｑn を逐次オンさせていく。図３にこれら
波形を示すが、ＢＬ，／ＢＬへの充電がゆっくりとなさ
れるが、セルフリフレッシュ時はデータを外部にアクセ
スする必要がないので全く問題はない。
構成により、従来例とは異なり、セルフリフレッシュ時
にφS が発生（Ｈｉｇｈ）するので、ｐチャネルセンス
アンプを駆動する分割されたｐチャネル型ＭＯＳトラン
ジスタＱ50〜Ｑn を逐次オンさせていく。図３にこれら
波形を示すが、ＢＬ，／ＢＬへの充電がゆっくりとなさ
れるが、セルフリフレッシュ時はデータを外部にアクセ
スする必要がないので全く問題はない。
【００３６】したがって、破線（セルフリフレッシュ
時）で示すように、電源電流のピーク電流ＩＣＣｐｅａ
ｋ′も極力抑えられる。一方、通常サイクルでは分割さ
れたｐチャネル型ＭＯＳトランジスタＱ50〜Ｑn も一度
にオンするので、ＢＬ，／ＢＬへの充電もすみやかに行
われ、アクセスが遅れるということはない。
時）で示すように、電源電流のピーク電流ＩＣＣｐｅａ
ｋ′も極力抑えられる。一方、通常サイクルでは分割さ
れたｐチャネル型ＭＯＳトランジスタＱ50〜Ｑn も一度
にオンするので、ＢＬ，／ＢＬへの充電もすみやかに行
われ、アクセスが遅れるということはない。
【００３７】このような本実施例では、セルフリフレッ
シュ時にｐチャネルセンスアンプ３ａのｐチャネルセン
スアンプを駆動するためのセンスアンプ駆動回路１００
ａのｐチャネル型ＭＯＳトランジスタＱ50〜Ｑn をそれ
ぞれ分割し、ワード線駆動回路１０７からのワード線発
生トリガ信号ＲＸＴ，リフレッシュ検出信号φS を遅延
回路２０５，２０６，２０７，２１０，２１１等により
遅延し逐次オンさせ、ＢＬ，／ＢＬを充電するように構
成したので、ピーク電流値をより低減することができ、
バックアップバッテリの寿命を延ばすことができる。
シュ時にｐチャネルセンスアンプ３ａのｐチャネルセン
スアンプを駆動するためのセンスアンプ駆動回路１００
ａのｐチャネル型ＭＯＳトランジスタＱ50〜Ｑn をそれ
ぞれ分割し、ワード線駆動回路１０７からのワード線発
生トリガ信号ＲＸＴ，リフレッシュ検出信号φS を遅延
回路２０５，２０６，２０７，２１０，２１１等により
遅延し逐次オンさせ、ＢＬ，／ＢＬを充電するように構
成したので、ピーク電流値をより低減することができ、
バックアップバッテリの寿命を延ばすことができる。
【００３８】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、セルフリフレッシュ時にｐチャネルセ
ンスアンプを駆動するためのセンスアンプ駆動回路のセ
ルフリフレッシュ時のセンス時におけるビット線充電用
のｐチャネル型ＭＯＳトランジスタを少なくとも２個以
上に分割し、逐次オンさせ、ビット線を充電するように
構成したので、ピーク電流値をより低減することがで
き、バックアップバッテリの寿命を延ばすことができる
効果がある。
憶装置によれば、セルフリフレッシュ時にｐチャネルセ
ンスアンプを駆動するためのセンスアンプ駆動回路のセ
ルフリフレッシュ時のセンス時におけるビット線充電用
のｐチャネル型ＭＯＳトランジスタを少なくとも２個以
上に分割し、逐次オンさせ、ビット線を充電するように
構成したので、ピーク電流値をより低減することがで
き、バックアップバッテリの寿命を延ばすことができる
効果がある。
【図１】この発明の一実施例による半導体記憶装置のブ
ロック構成を示すブロック回路図である。
ロック構成を示すブロック回路図である。
【図２】この発明の一実施例による半導体記憶装置のセ
ンスアンプ駆動回路，メモリアレイ及びセンスアンプの
構成を示すブロック回路図である。
ンスアンプ駆動回路，メモリアレイ及びセンスアンプの
構成を示すブロック回路図である。
【図３】この発明の一実施例による半導体記憶装置の動
作を示すタイミングチャート図である。
作を示すタイミングチャート図である。
【図４】従来の半導体記憶装置のブロック構成を示すブ
ロック回路図である。
ロック回路図である。
【図５】従来の半導体記憶装置のセンスアンプ駆動回
路，メモリアレイ及びセンスアンプの構成を示すブロッ
ク回路図である。
路，メモリアレイ及びセンスアンプの構成を示すブロッ
ク回路図である。
【図６】従来の半導体記憶装置の動作を示すタイミング
チャート図である。
チャート図である。
１ ／ＲＥＦ信号入力端子 ２ ／ＲＡＳ信号入力端子 ３ａ センスアンプ ９１ セルフリフレッシュモード検出回路 ９２ リフレッシュ制御回路 ９３ タイマ ９４ リフレッシュアドレスカウンタ ９５ アドレス切換回路 ９６ アドレスバッファ ９８ センスアンプ駆動回路 ９９ ／ＲＡＳ入力バッファ １００ａ センスアンプ駆動回路 １０７ ワード線駆動回路 ２０２ 遅延回路 ２０４ インバータ ２０５ 遅延回路 ２０６ 遅延回路 ２０７ 遅延回路 ２０８ インバータ ２０９ インバータ ２１０ 遅延回路 ２１１ 遅延回路 Ｑ13 ｎチャネル型ＭＯＳトランジスタ Ｑ14 ｐチャネル型ＭＯＳトランジスタ Ｑ15 ｎチャネル型ＭＯＳトランジスタ Ｑ16 ｎチャネル型ＭＯＳトランジスタ Ｑ17 ｐチャネル型ＭＯＳトランジスタ Ｑ18 ｐチャネル型ＭＯＳトランジスタ Ｑ19 ｎチャネル型ＭＯＳトランジスタ Ｑ20 ｎチャネル型ＭＯＳトランジスタ Ｑ21 ｐチャネル型ＭＯＳトランジスタ Ｑ50 ｐチャネル型ＭＯＳトランジスタ Ｑn-1 ｐチャネル型ＭＯＳトランジスタ Ｑn ｐチャネル型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8320−5Ｌ Ｇ１１Ｃ 11/34 ３６３ Ｎ
Claims (1)
- 【請求項１】 複数のメモリセルを有するメモリアレイ
と，外部からのリフレッシュ信号に応答してセルフリフ
レッシュモードを検出するセルフリフレッシュモード検
出手段と，該セルフリフレッシュモード検出手段のリフ
レッシュ検出信号に応答して、リフレッシュ動作を制御
するリフレッシュ制御手段と，該リフレッシュ制御手段
の制御信号に応答して、上記メモリアレイにおける複数
のメモリセルを１つ選択しセルフリフレッシュ動作を行
うワード線を指定するワード線駆動手段とを備えた半導
体記憶装置において、 ｐチャネル型トランジスタより構成される、セルフリフ
レッシュ時のセンス時におけるビット線充電時の充電電
流のピーク値を制御するｐチャネルセンスアンプと，ｎ
チャネル型トランジスタより構成されるｎチャネルセン
スアンプとを有するセンスアンプと、 上記セルフリフレッシュモード検出手段からのリフレッ
シュ検出信号と上記ワード線駆動回路からの内部リフレ
ッシュ指示信号とを入力とし、上記ｐチャネルセンスア
ンプのゲート部に接続される少なくとも２個以上のｐチ
ャネル型トランジスタを設け、該ｐチャネル型トランジ
スタを逐次オンさせ、上記ビット線を充電するセンスア
ンプ駆動手段とを備えたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237313A JPH0554643A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237313A JPH0554643A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554643A true JPH0554643A (ja) | 1993-03-05 |
Family
ID=17013518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237313A Pending JPH0554643A (ja) | 1991-08-22 | 1991-08-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020072020A (ko) * | 2001-03-08 | 2002-09-14 | 주식회사 하이닉스반도체 | 서브-블록 선택 어드레스 디코더 및 이를 이용한에스디램(ｓｄｒａｍ)의 리프레시 동작 방법 |
| US6804158B2 (en) | 1995-08-18 | 2004-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved special mode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025287A (ja) * | 1988-06-21 | 1990-01-10 | Nec Corp | ダイナミックメモリ |
| JPH02156498A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | リフレッシュ機能内蔵ダイナミック型半導体記憶装置 |
-
1991
- 1991-08-22 JP JP3237313A patent/JPH0554643A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025287A (ja) * | 1988-06-21 | 1990-01-10 | Nec Corp | ダイナミックメモリ |
| JPH02156498A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | リフレッシュ機能内蔵ダイナミック型半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804158B2 (en) | 1995-08-18 | 2004-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved special mode |
| KR20020072020A (ko) * | 2001-03-08 | 2002-09-14 | 주식회사 하이닉스반도체 | 서브-블록 선택 어드레스 디코더 및 이를 이용한에스디램(ｓｄｒａｍ)의 리프레시 동작 방법 |
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