KR970006601B1 - 고속 셀프 리프레쉬 텀을 가지는 개량된 다이너믹 랜덤 액세스 메모리 장치 - Google Patents

고속 셀프 리프레쉬 텀을 가지는 개량된 다이너믹 랜덤 액세스 메모리 장치 Download PDF

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Description

고속 셀프 리프레쉬 텀을 가지는 개량된 다이너믹 랜덤 액서스 메모리 장치
제1도는 본 발명의 1실시예에 있어서 셀프 리프레쉬(self refresh) 동작을 설명하는 타이밍차트.
제2도는 제1도에 표시한 실시예에 있어서 사용되는 타이머(timer)회로의 회로블록도.
제3도는 제1도에 표시한 실시예에 있어서 셀프 리프레쉬 동작의 전반의 프로차트.
제4도는 제1도에 표시한 실시예에 있어서 셀프 리프레쉬 동작의 후반의 프로차트.
제5도는 본 발명의 다른 실시예에 있어서 셀프 리프레쉬 동작을 설명하는 타이밍차트.
제6도는 본 발명의 더욱 다른 실시예에 있어서 셀프 리프레쉬 동작을 설명하는 타이밍차트.
제7도는 본 발명의 배경을 설명하는 DRAM의 블록도.
제8도는 종래의 비트선 주변회로의 회로도.
제9도는 제8도에 표시한 회로의 동작을 설명하는 타이밍차트.
제10도는 제7도의 리프레쉬 제어회로의 회로블록도.
제11도는 제10도에 표시하는 회로의 동작을 설명하는 타이밍차트.
제12도는 제10도에 표시한 회로의 동작을 보다 긴 시간범위에서 설명하는 타이밍차트.
이 발명은, 일반적으로 다이너믹 랜덤 액세스 메모리장치에 관한 것이고, 특히 셀프 리프레쉬 모드를 가지는 다이너믹 랜덤 액세스 메모리장치의 개선에 관한 것이다.
다이너믹 랜덤 액세스 메모리장치(이하「DRAM」라 한다)는, 1개의 메모리셀이, 1개의 스위칭 트렌지스터와, 1개의 데이터 기억 커패시터에 의해 구성되므로, 반도체 기판에 있어 고집적화에 적합한 반도체 메모리로서 넓게 보급하고 있다. DRAM에서는, 데이터 신호가 커패시터에 의해 유지되므로, 주기적으로 커패시터에 기억된 데이터 신호를 증폭한다고 하는 「리프레쉬동작」이 필요하다.
근년의 DRAM의 대부분은, 내부적 또는 외부에서의 리프레쉬 제어를 필요로하는 일없이, 리프레쉬 동작을 행할 수가 있는 기능(일반적으로는 「셀프 리프레쉬 기능」이라한다)을 가지고 있다. 셀프 리프레쉬 기능을 가지는 DRAM의 일예는, 본원과 같은 출원인에 부여된 미국특허번호 4,933,907에 개지되어 있다.
이것에 부가하여, 「MITSUBISHI LSIS」로 제시된 문헌(1991년 10월 : PP1/28-10/28, 20/28)은, DRAM에 있어 셀프 리프레쉬 동작의 보다 구체적인 예를 개지하고 있다. 제7도는, 이 발명의 배경을 표시하는 DRAM의 블록도이다. 제7도를 참조하여, 이 DRAM(100)은, 행 및 열로 배설된 4,718,592개의 메모리셀을 구비한 메모리셀 어레이와, 메모리셀 어레이(1)내의 워드선을 선택하기 위한 행 디코더(2)와, 액세스되어야 할 메모리셀의 열을 선택하기 위한 열 디코더(3)과, 외부에서 시분할 태양으로 제공되는 어드레스 신호 A0 내지 A9를 받는 어드레스 버퍼(4)와, 메모리셀 어레이(1)내의 비트선에 접속된 센스 리프레쉬 앰프(5)와, 열 디코더(3)에서의 출력신호에 응답하고 메모리셀 어레이(1)내의 비트선과 입력버퍼(7) 및 출력버퍼(8)과의 사이를 선택적으로 접속하기 위한 IO 게이트회로(6)을 포함한다. 제7도에 있어서, 라인(100)은, 반도체기판도 표시하고 있다.
클럭신호 발생기(9)는, 외부에서 제공되는 로우 어드레스 스트로브 신호/RAS 및 컬럼 어드레스 스트로브신호/CAS에 응답하고, DRAM(100)내의 회로를 제어하기 위한 여러 가지 클럭신호를 발생한다.
리프레쉬 제어회로(10)은, 클럭신호 발생기(9)에서 제공되는 리프레쉬 제어신호 CBR에 응답하고 동작하여, 리프레쉬 어드레스 신호 PEA를 발생한다.
기록동작에 있어서, 외부에서 제공되는 데이터 신호 DQ0 내지 DQ8은, 입력버퍼(7)을 통하여 IO 게이트회로(6)에 제공된다. 열 디코더(3)은 어드레스 버퍼(4)를 통하여 제공되는 열 어드레스 신호 CA를 디코드하는 것에 의해, IO 게이트회로(6)내의 1개의 스위칭회로(도면에 표시되지 않음)를 선택적으로 도통되게 한다. 따라서, 데이터 신호가 메모리셀 어레이(1) 내의 비트선(표시되지 않음)에 제공된다.
행 디코더(2)는, 어드레스버퍼(4)를 통하여 제공되는 행 어드레스 신호 RA를 디코드하고, 도면에 표시되지 않은 1개의 워드선을 선택적으로 활성화되게 한다. 따라서, 비트선상의 1개의 데이터 신호가, 행 디코더(2) 및 열 디코더(3)에 의해 지정된 1개의 메모리셀(표시되지 않음)에 기록된다.
판독동작에 있어서, 행 디코더(2)에 의해 지정된 메모리셀에서, 기억된 데이터 신호가 비트선(표시되지 않음)상에 제공된다. 비트선상의 데이터 신호는 센스 리프레쉬 앰프(5)에 의해 증폭된다.
열 디코더(3)이, IO 게이트회로(6)내의 1개의 스위치회로(표시되지 않음)를 선택적으로 도통되게하므로, 증폭된 데이터 신호가 출력버퍼(8)에 제공된다. 따라서, 메모리셀 어레이(1)내에 기억된 데이터가, 출력버퍼(8)을 통하여 외부에 출력된다.
제8도는 종래의 비트선 주변회로의 일부를 표시하는 회로도이다. 제9도는, 제8도에 표시한 동작을 설명하는 타이밍챠트이다. 제8도에 표시한 비트선 주변회로에 관한 기재는, 1985년에 개최된 국제고체 회로회의(ISSCC 85)의 다이제스트. 오브. 테크니컬 페이퍼의 252페이지 내지 253페이지에 기재되어 있다.
제8도 및 제9도를 참조하여, 판독동작에 있어서, 워드선 WLi가 활성화되었을 때, 메모리셀 MC의 스위칭 트렌지스터 QS가 온한다. 따라서, 메모리셀 MC내의 커패시터 CS에 기억된 데이터 신호가 비트선 BLi상에 나타난다.
트렌지스터 Q1 내지 트렌지스터 Q4에 의해 구성된 센스앰프(5)가 활성화 제어신호 SP 내지 SN에 응답하고 활성화되므로, 비트선 BLj와 /BLi 사이에 나타난 작은 전위차가 센스앰프(5)에 의해 증폭된다.
열 디코더(3)에서 고레벨의 열선택회로 Yi가 트렌지스터 Q8 및 Q9의 게이트에 제공되므로, 트렌지스터 Q8 및 Q9가 온한다. 따라서, 센스앰프(5)에 의해 증폭된 데이터 신호가 IO선쌍(6a,6b)에 제공된다. IO선쌍(6a,6b)상의 데이터 신호는, 출력버퍼(8)에 전송된다. 상기 기재에서는, 일반의 판독동작에 대해 설명되었으나, 리프레쉬 동작에 있어서도 유사한 동작이 행하여지는 것이 지적된다.
그러나, 리프레쉬 동작에서는, 고레벨의 열선택신호 Yj가 제공되지 않으므로, 트렌지스터 Q8 및 Q9가 온하지 않는다. 센스엠프(5)에 의해 증폭된 데이터 신호는, 도통하고 있는 스위칭 트렌지스터 QS를 통하여 커패시터 CS에 재차 제공한다.
즉, 커패시터 CS에 의해 유지되고 있는 신호 전하는, 시간의 경과에 따라 차차 감소되어가나, 센스앰프(5)에 의한 주기적인 증폭 및 재기록에 의해, 신호전하가 회복된다. DRAM에 있어 리프레쉬 동작은, 상세한 회로에 있어 상기의 대응으로 행하여진다.
제10도는, 제7도에 표시한 리프레쉬 제어회로(10)의 회로블록도이다. 제10도를 참조하여, 클럭신호 발생기(9)는, CAS 비포어 RAS(이하「CBR」이라한다)리프레쉬 모드를 검출하는 CBR 검출회로(14)를 포함한다. CBR 검출회로(14)는, 외부에서 제공하는 로우 어드레스 스트로브 신호/RAS의 하강전에, 외부에서 제공되는 컬럼 어드레스 스트로브 신호/CAS가 저레벨로 되어있는 것을 검출하고, 외부에서 CBR 리프레쉬 모드가 요구된 것이 검출된다. CBR 리프레쉬 모드가 검출되었을때는, CBR 검출회로는 신호 CBR을 발생한다.
리프레쉬 제어회로(10)은, 클럭신호 Φi를 발생하는 발진기(11)과, 리프레쉬 클럭신호/REFS를 발생하는 타이머회로(12)와, 내부 리프레쉬 어드레스 신호 RFA를 발생하는 리프레쉬 어드레스 카운터(13)을 포함한다.
제11도는, 제10도에 표시한 회로의 동작을 설명하는 타이밍차트이다. 제11도를 참조하여, 시각 t3에 있어 신호/CAS가 하강한후, 시각 t4에 있어 신호/RAS가 하강한다.
제10도에 표시한 CBR 검출회로(14)는, 신호 CBR를 발진기(11) 및 타이머회로(12)에 제공한다. 발진기(11)은, 신호 CBR에 응답하고 클럭신호 Φi의 발생을 개시한다. 타이머회로(12)는, 신호 CBR이 제공된후, 미리 정해진 시간 길이 TW(예를 들면 100㎲)이상 신호/RAS가 저레벨에 유지되어 있는 것을 검출하는 것에 의해, 셀프 리프레쉬 모드 동작을 개시한다.
즉, 타이머회로(12)는, 제11도에 표시한 시각 t5의 후, 클럭신호 Φi에 응답하고 셀프 리프레쉬을 위한 클럭신호/REFS를 발생한다. 클럭신호/REFS는 클럭신호 발생기(9) 및 리프레쉬 어드레스 카운터(13)에 제공된다. 따라서, 리프레쉬 어드레스 카운터(13)은, 시각 t5후, 셀프 리프레쉬 클럭신호/REFS를 카운트하고, 리프레쉬 어드레스 신호 RFA를 발생한다.
리프레쉬 어드레스 신호 RFA는, 제7도에 표시한 어드레스 버퍼(4)를 통하여 행 디코더(2)에 제공되어, 메모리셀 어레이(1)의 리프레쉬가 행하여진다. 셀프 리프레쉬 클럭신호/REFS는 미리 정해진 주기 PS를 가지고 있다. 리프레쉬 어드레스 RFA의 인크리먼트 간격은, 시간길이 PS에 의해 결정한다. 시각 t8에 있어, 신호/RAS 및 /CAS가 상승하므로, 셀프 리프레쉬 동작이 종료된다. 따라서, 시각 t8후, DRAM은 통상의 동작모드에 돌아간다.
제11도에 있어서, 기간 Ts는 셀프 리프레쉬 기간(100㎲ 이상)를 표시하고, 기간 Tn은 통상의 동작기간을 표시한다. 예를 들면, (256행×256행)×16비트 구성을 하는 1메가 비트 DRAM에서는, 1개의 행에 접속된 256개의 메모리셀이 리프레쉬 되지 않으면 최대시간 간격은 4ms이다. 이 시간 간격내에 메모리셀 어레이에 있어 256의 행을 순차 리프레쉬할 필요가 있다.
셀프 리프레쉬 동작에 있어 리프레쉬 주기 Ps는, 일반으로 외부에서 요구되는 리프레쉬 주기, 예를 들면 CBR 리프레쉬 주기의 8 내지 16배로 설정되어 있고, 단위시간당의 비트선의 충전회수의 감소에 의해 셀프 리프레쉬 동작에 있어 전력소비가 감소될 수 있다.
여기서, 리프레쉬 주기란, 메모리셀 어레이내의 1개의 행이 1회 리프레쉬 되어서부터 다음 리프레쉬 될때 까지의 시간 길이에 상당한다. 예로서, 셀프 리프레쉬 주기가 64 ms로 설정되어 있는 것으로 가정하면, 제11도에 표시한 클럭신호/REFS와 주기 Ps는 250㎲(=640ms÷256행)이다.
제12도는, 제10도에 표시한 회로의 동작을 보다 긴 시간범위로 표시하는 타이밍차트이다. 제12도를 참조하여, 시간 t1 내지 t2의 기간 Tec에 있어, 외부에서 요구되는 리프레쉬 동작(예를 들면 CBR 리프레쉬)에 의해, 메모리셀 어레이내의 모든행(예를 들면 256행)의 메모리셀이 리프레쉬 되는 것으로 가정한다.
기간 Tec에 있어, 메모리셀 어레이내의 256행중 개시행 SRI에서 최종행 LRI이 리프레쉬된다. 시각 t5후, 셀프 리프레쉬 동작이 개시된다. 기간 △t0에 있어서, 메모리셀 어레이내의 256행중 개시행 SR2에서 최종행 LR2가 리프레쉬 된다. 기간 △t0은, 셀프 리프레쉬 주기에 상당하고, 따라서, 상기예에서는, 64ms이다.
DRAM의 이예에서는, 각 메모리셀 행이 △T0의 시간간격으로 리프레쉬 되는한, 기억된 데이터가 유효하여 유지할 수 있는 설계가 있어 보증되어 있다. 그러나, 제12도에 표시된것과 같이, 메모리셀 어레이내의 최종행은, 시각 t2에 있어 리프레쉬된후(LR1), 시각 t6에 있어 리프레쉬된다(LR2).
시각 t2 내지 t6의 시간간격 △T1은 명백히 시간길이 △T0를 초과하고 있고, 이것은, 최종 메모리셀 행에서 기억된 데이터의 유지가 보증되지 못하는 것을 의미한다. 환언하면, 최종의 메모리셀 행에 기억된 데이터가 경우에 따라서는 없어지게 된다.
동일하게, 시각 t8에 있어 셀프 리프레쉬 동작이 종료된후, 시간 t9에 있어 외부에서 요구된 리프레쉬 동작이 개시되는 것으로 가정한다. 따라서, 시각 t9 내지 t10의 기간 Tec에 있어, 메모리셀 어레이부 256행의 가운데 개시행 SR4가 리프레쉬된다. 그 결과, 메모리셀 어레이의 최종행은, 시간 t6에 있어 리프레쉬된후(LR2), 시각 t10에 있어 리프레쉬된다(LR4).
시각 t6 내지 t10간의 시간간격 △T0을 넘고 있고, 따라서, 최종의 메모리셀 행에 있어 기억된 데이터가 경우에 따라서는 잊어버리게 된다.
종래의 DRAM이 사용될 때, 기억된 데이타가 없어지는 것을 방지하기 위해, 제12도에 시각 t2 내지 t4의 시간간격이 시간길이 △T1보다 길지않게 제한되어 있었다. 즉 외부회로에 동작상의 제한이 요구되었다.
본 발명의 목적은 셀프 리프레쉬 모드를 가지는 다이너믹 엑세스 메모리장치에거 기억된 데이터가 상실되는 것을 방지하는 것을 목적으로 한다.
본 발명의 또다른 목적은 다이너믹 랜덤 액세스 메모리장치에서 기억된 데이터를 유지하기 위해 외부회로의 동작한계를 경감하는 것이다. 간단히 말하면, 본 발명에 의한 다이너믹 랜덤 액세스 메모리장치는 행 및 열로 배설된 복수의 메모리셀을 가지는 메모리셀 어레이와, 소정시간 길이동안 외부 리프레쉬 요구신호의 제공을 하지않은 것을 검출하는 검출회로와, 소정된 단시간보다 더긴 소정된 장시간에 메모리셀 어레이를 리프레쉬하기 위해 소정된 단시간에 메모리셀 어레이를 리프레쉬하는 단시간 리프레쉬 회로와, 그리고 장시간 리프레쉬 회로를 포함한다.
동작에 있어, 리프레쉬 요구신호가 소정된 시간 길이동안 제공되지 않을 때, 단시간 리프레쉬 회로는 소정된 단시간에 메모리셀 어레이에서 모든 메모리셀을 리프레쉬한다. 결과로서, 메모리셀 어레이의 리프레쉬 간격은 소정된 장시간을 대폭초과 하는 것이 방지되므로, 기억된 데이터는 유효하게 유지될 수 있다.
본 발명의 다른 하나에 따라, 다이너믹 랜덤 액세스 메모리장치는 행 및 열로 배치된 복수의 메모리셀을 가지는 메모리셀 어레이와, 소정된 시간 길이동안 외부 리프레쉬 요구의 제공을 하지 않은 것을 검출하는 검출회로와, 검출회로에 응답하고 소정된 장시간에 메모리셀 어레이를 되풀이하여 리프레쉬하는 장시간 리프레쉬 회로, 그리고 외부에서 적용된 장시간에 메모리셀 어레이를 되풀이하여 리프레쉬하는 장시간 리프레쉬 회로, 그리고 외부에서 적용된 레프레쉬 종료신호에 응답하고 소정된 장시간보다 짧은 소정된 단시간에 메모리셀 어레이를 리프레쉬하는 단시간 리프레쉬 회로를 포함한다.
동작에 있어, 단시간 리프레쉬 회로는, 외부에서 적용된 리프레쉬 종료신호에 응답하고, 소정된 단시간에 메모리셀 어레이의 모든 행을 리프레쉬한다. 결과로서, 메모리셀 어레이의 리프레쉬 간격은 소정된 장시간을 대폭초과하는 것이 방지되므로, 기억된 데이터는 유효하게 유지될 수 있다.
본 발명의 또다른 국면에 따라, 다이너믹 랜덤 액세스 메모리장치는 행 및 열로 배열되는 복수의 메모리셀을 가지는 메로리셀 어레이와, 소정된 시간 길이동안 외부 리프레쉬 요구의 제공을 하지 않은 것을 검출하는 검출회로와, 검출회로에 응답하고 제1의 소정된 단시간에 메모리셀 어레이를 리프레쉬하는 제1의 단시간 리프레쉬 회로와, 그리고 제1의 소정된 단시간의 경과후 제1의 소정된 단시간보다 긴 소정된 장시간에 메모리셀 어레이를 리프레쉬하는 장시간 리프레쉬 회로와, 그리고 외부에서 적용된 리프레쉬 종료신호에 응답하고 소정된 장시간보다 짧은 제2의 소정된 단시간에 메모리셀 어레이를 리프레쉬하는 제2의 단시간 리프레쉬 회로를 포함한다.
본 발명의 또다른 국면에 있어, 다이너믹 랜덤 액세스 메모리장치는 행과 열로 배열된 복수의 메모리셀을 가지는 메모리셀 어레이와, 소정된 시간 길이동안 외부 리프레쉬 요구의 제공을 하지 않은 것을 검출하는 검출회로와, 소정의 단기간을 가지는 단기간 클럭신호를 발생하는 단기간 클럭신호 발생회로와, 소정된 단기간보다 더 긴 소정된 장기간을 가지는 장기간 클럭신호를 발생하는 장기간 클럭신호 발생회로와, 검출회로에 응답하고 소정된 단시간 기간에 단기간 클럭신호를 제공하고, 그리고 소정된 단시간 기간후 장기간 클럭신호를 제공하는 선택회로와, 그리고 선택회로에서 제공된 클럭신호에 응답하고 메모리셀 어레이를 리프레쉬하기 위해 리프레쉬 어드레스 신호를 발생하는 리프레쉬 어드레스 발생회로를 포함한다.
본 발명의 더욱 다른 국면에 따라, 다이너믹 랜덤 액세스 메모리장치는 행 및 열로 배열된 복수의 메모리셀을 가지는 메모리셀 어레이와, 소정된 시간 길이에 외부 리프레쉬 요구의 제공이 없는 것을 검출하는 검출수단과, 소정된 단기간을 가지는 클럭신호를 발생하는 단기간 클럭신호 발생회로와, 소정된 단기간보다 긴 소정된 장기간을 가지는 장기간 클럭신호를 발생하는 장기간 클럭신호 발생회로와, 검출회로에 응답하고 소정된 장시간 기간동안 장기간 클럭신호를 제공하고, 그리고 외부에서 적용된 리프레쉬 종료신호에 응답하고 단기간 클럭신호를 제공하는 선택회로와, 그리고 선택회로에서 제공된 클럭신호에 응답하고 메모리셀 어레이를 리프레쉬하기 위해 리프레쉬 어드레스 신호를 발생하는 리프레쉬 어드레스 발생회로를 포함한다.
[실시예]
제1도를 참조하여, 시각 t33에 있어 신호/CAS가 저레벨로 된후, 시각 t34에 있어 신호/RAS가 강하한다. 따라서, 시각 t34후, CBR 리프레쉬 모드가 DRAM에 있어 인식된다. 시각 t34후, 미리 정해진 시간 길이 TW1(예를 들면 10㎲)을 초과하여 신호/RAS가 저레벨에 유지되어 있는 것이 검출되어, 셀프리프레쉬 모드 동작이 개시된다.
즉, 이 실시예에서는, 시각 t35후 시각 t36까지의 기간(제1의 미리 정해진 단시간) Tc1에 있어서, 제1의 집중 리프레쉬 동작이 행하여진다. 이 기간 Tc1에 있어서, 셀프 리프레쉬 클럭신호/REFS는, 통상의 셀프 리프레쉬 클럭주기 Ps(예를 들면 250㎲)보다 짧은 주기 Pc(예를 들면 200ms)로 변화한다.
리프레쉬 어드레스 카운터(13)은, 제1의 집중 리프레쉬 기간 Tc1에 있어, 단주기 Pc를 가지는 신호/REFS에 응답하고, 단시간 PC에서 인크리먼트하는 리프레쉬 어드레스 신호 RFA를 발생한다. 메모리셀 어레이의 모든 메모리셀 행(예를 들면 256행)은, 제1의 집중 리프레쉬 기간 Tc1에 있어서, 리프레쉬된다. 기간 Tc1은 51, 2㎲(=200㎲×256행)이다.
시각 t36후 시각 t38까지의 기간(미리 정해진 장시간)에 있어, 통상의 셀프 리프레쉬 동작이 행하여진다. 즉, 통상의 셀프 리프레쉬 주기 Ps를 가지는 클럭신호/REFS가 리프레쉬 어드레스 카운터(13)에 제공된다. 리프레쉬 어드레스 카운터(13)은, 시간길이 Ps로 인크리먼트되는 리프레쉬 어드레스 신호 RFA를 발생한다.
시각 t37에 있어서, 신호/CAS가 상승하므로, 셀프 리프레쉬 모드의 종료가 요구되어 있는 것이 확인된다. 따라서, 시각 t38에서 제2의 집중 리프레쉬 기간(제2의 미리 정해진 단시간)Tc2가 개시된다. 제2의 집중 리프레쉬 기간 Tc2에 있어서도, 셀프 리프레쉬 클럭신호/REFS가 미리 정해진 단주기 Pc로 변화한다. 리프레쉬 어드레스 카운터(13)은, 단주기 Pc를 가지는 리프레쉬 클럭신호/REFS에 응답하고, 짧은 시간 길이 Pc로 인크리먼트하는 리프레쉬 어드레스 신호 RFA를 발생한다. 그 결과, 제2의 집중 리프레쉬 기간 Tc2에 있어서도, 메모리셀 어레이내의 모든 메모리셀 행이 단시간으로 리프레쉬된다.
시각 t39후, 신호/RAS의 상승에 응답하고 셀프 리프레쉬 동작이 실질적으로 종료되어, DRAM이 통상의 동작모드에 돌아온다.
제2도는, 제1도에 표시한 실시예에 있어 사용되는 타이머회로의 회로블록도이다. 제2도에 표시한 타이머회로(20)은, 제10도에 표시한 타이머회로(12)에 대신하여 개선된 리프레쉬 제어회로내에 설치된다. 제2도를 참조하여, 타이머회로(20)은, 2진 카운터를 구성하는 m개의 토글 플립플롭(FF) 21 내지 2m와, 클럭신호 Φi 및 Φm의 한쪽을 선택하는(31)과, 제어회로(32)를 포함한다.
입력클럭신호 Φi로서, 제10도에 표시한 발진기 Pc(예를 들면 200ns)를 가지는 클럭신호 Φi가 제공된다. 최후의 플립플롭 2m은, 장주기 Ps(예를 들면 250㎲)를 가지는 클럭신호 Φm을 출력한다.
제어회로(32)는, 제10도에 표시한 CBR 검출회로(14)에서, 외부에서 CBR 리프레쉬 모드가 요구된 것을 표시하는 신호 CBR을 받는다. 제어회로(32)는, 제3도 및 제4도의 프로차트에 표시된 동작을 한다. 제3도 및 제4도는, 제1도에 표시한 실시예에 있어 셀프 리프레쉬 동작의 프로차트이다. 우선, 제3도를 참조하여, 스텝 41에 있어서, CBR 리프레쉬 모드가 요구된 것이 검출된다. 즉, 제10도에 표시한 CBR 검출회로(14)이, 신호/CAS가 저레벨이 된후 신호/RAS의 강하를 검출하는 것에 의해, 신호 CBR을 발생한다.
스텝 42에 있어서, 발진기(11)이 신호 CBR에 응답하고 클럭신호 Φi의 발생을 개시한다. 스텝 43에서는, 제2도에 표시한 타이머회로(20)이, 신호 CBR에 응답하고 클럭신호 Φi의 카운트를 개시한다. 스텝 44 및 45에 있어서, 미리 정해진 시간길이 TW1을 초과하여 신호/RAS가 저레벨에 유지되어 있는 것이 검출된다. 시간길이 TW1의 판정은, 제2도에 표시한 j번째 플립플롭 2j에서 출력되는 클럭신호 Φj(이 클럭신호 주기 TW1을 가지고 있다)의 변화를 제어회로(32)에 있어 검출하는 것에 의해 행하여진다. 이 요건이 만족될때, 처리는 스텝 46에 나간다. 만일 이 요건이 만족되지 않을 때, 처리는 스텝 41에 돌아간다.
스텝 46에 있어서, 단주기의 내부 리프레쉬가 실행된다. 즉, 단주기 Pc를 가지는 리프레쉬 신호/REFS를 사용한 셀프 리프레쉬가 메모리셀 어레이의 모든행(스텝 47 참조)에 대해 행하여진다. 즉, 제2도에 표시한 제어회로(32)가, 입력클럭신호 Φi를선택하기 위한 스위칭 제어신호 SE를 세렉터(31)에 제공한다. 세렉터(31)는, 제공된 신호 SW에 응답하고, 단주기 Pc를 가지는 입력클럭신호 Φi를 리프레쉬 클럭신호/REFS로서 출력한다. 메모리셀 어레이의 모든 행에 상당하는 수의 클럭펄수가 리프레쉬 클럭신호/REFS로서 출력된다.
스텝 48에 있어서, 장주기의 내부 리프레쉬가 실행된다. 즉, 시각 t36에서 t37기간에 있어, 제2도에 표시한 제어회로(32)가 최종의 플립플롭 2m에서의 출력클럭신호 Φm을 선택하기 위한 스위칭 제어신호 SW를 세렉터(31)에 제공한다. 따라서, 세렉터는, 장주기 Ps를 가지는 클럭신호 Φm을 리플레쉬 클럭신호/REFS로서 출력한다. 그 결과, 장주기 Ps(예를 들면 250㎲)를 가지는 리프레쉬 클럭신호/REFS를 사용한 셀프 리프레쉬가 메모리셀 어레이에 대해 반복된다.
스텝 49에 있어서, 신호/CAS의 상승이 검출된다. 신호/CAS가 고레벨일 때, 셀프 리프레쉬 모드의 종료가 외부에서 요구되고 있는 것이 인식되어, 처리는 제4도의 스텝 50에 나간다.
제4도를 참조하여, 스텝 50에 있어서, 재차 단주기의 내부 리프레쉬가 실행된다. 즉, 시각 t38후의 제2의 집중 리프레쉬 기간 Tc2에 있어, 제2도에 표시한 제어회로(32)가, 단주기 Pc를 가지는 입력클럭신호 Φi를 선택하기 위한 스위칭 제어신호 SW를 세렉터(31)에 제공한다. 세렉터회로(31)은, 제공된 스위칭 제어신호 SW에 응답하고, 클럭신호 Φi를 리프레쉬 클럭신호/REFS로서 출력한다. 그 결과, 단주기 Pc를 가지는 리프레쉬 클럭신호/REFS를 사용한 셀프 리프레쉬가 메모리셀 어레이내의 모든 행(스텝 51 참조)에 대해 행하여진다.
스텝 52에 있어서, 제10도에 표시한 발진기(11)에 의해 클럭신호 Φi의 발생이 정지된다. 스텝 53에 있어, 플립플롭 21 내지 2m에 의해 구성된 2진 카운터가 리세트된다. 즉, 제2도에 표시한 제어회로(32)에서 리세트신호 RS가 출력되어, 모든 플립플롭 21 내지 2m가 리세트된다. 따라서, 시각 t39후 DRAM이 통상의 동작모드에 돌아간다. 제1도에 표시한 실시예에서는, 셀프 리프레쉬 기간 Ts내의 최초의 기간 Tc1 및 최후의 기간 Tc2이 어느것에 있어서도 집중 리프레쉬가 행하여지고 있다. 이하에 기재하는 다른 실시예에서는, 그들 한쪽의 기간에 있어서만 집중 리프레쉬가 행하여진다.
제5도는, 이 발명의 다른 실시예에 있어 셀프 리프레쉬 동작을 설명하는 타이밍차트이다. 제5도에 표시되는 것과 같이, 이 다른 실시예에서는, 셀프 리프레쉬 기간 Ts에 있어 최초의 기간 Tc1에 있어서만, 단주기 Pc를 가지는 리프레쉬 클럭신호/REFS를 사용한 셀프 리프레쉬가 메모리셀 어레이에 대해 행하여진다.
제6도는,이 발명의 더욱 다른 실시예에 있어 셀프 리프레쉬 동작을 설명하는 타이밍차트이다. 제6도에 표시하는 것과 같이, 이 실시예에서는, 셀프 리프레쉬 기간 Ts에 있어 최종 Tc2에서만, 단주기 Pc를 가지는 리프레쉬 클럭신호/REFS을 사용한 셀프 리프레쉬가 메모리셀 어레이에 대해 행하여진다.
제5도 및 제6도에 표시한 실시예를 실현하기 위해서는, 제3도 및 제4도에 표시한 처리의 간단화 또는 단축하는 것에 의해 행할 수 있는 것이 지적된다. 제5도에 표시한 실시예에서는, 제2도에 표시한 제어회로(32)는, 시각 t15 내지 t16간의 기간 Tc1에 있어 입력클럭신호 Φi를 선택하기 위한 스위칭 제어회로 SW를 세렉터(31)에 제공한다. 따라서, 세렉터(31)이 단주기 Pc를 가지는 클럭신호 Φi를 리프레쉬 클럭신호/REFS로서 출력하므로, 이 기간 Pc1에 있어 집중 리프레쉬가 실행될 수 있다.
시각 t16 내지 t17의 기간에 있어, 제어회로(32)가, 장주기 Pc를 가지는 클럭신호 Φm을 선택하기 위한 스위칭 제어회로 SW를 세렉터(31)에 제공한다. 세렉터(31)은, 장주기 Ps를 가지는 리프레쉬 클럭신호/REFS를 출력하므로, 통상 속도의 셀프 리프레쉬가 이 기간(시각 t16 내지 t17의 기간)에 있어 행하여질 수 있다. 시각 t17에 있어, 신호/RAS 및 /CAS가 사용되므로, 셀프 리프레쉬 기간 Ts가 종료된다.
제6도에 표시한 실시예에 있어, 제2도에 표시한 제어회로(32)는, 시각 t25간의 기간에 있어, 장주기 Ps를 가지는 클럭 Φm을 선택하기 위한 스위칭 제어신호 SW를 세렉터(31)에 제공한다. 따라서, 세렉터(31)이 장주기 Ps를 가지는 리프레쉬 클럭신호/REFS를 출력하므로, 이 기간(시각 t24 내지 t25의 기간)에 있어 통상 속도에서의 셀프 리프레쉬가 실행될 수 있다.
시각 t25후, 집중 리프레쉬 기간 Tc2에 있어, 제어회로(32)가 단주기 Pc를 가지는 입력클럭신호 Φi를 선택하기 위한 스위칭 제어신호 SW를 세렉터(31)에 제공한다. 따라서, 세렉터(31)이 단주기 Pc를 가지는 리프레쉬 클럭신호/REFS를 출력하므로, 이 기간 Tc2에 있어 집중 리프레쉬가 실행될 수 있다.
제1도, 제5도 및 제6도에 표시한 실시예에서 알 수 있는 것과 같이, 셀프 리프레쉬 기간 Ts의 최초의 기간 Tc1 및/또는 최종의 기간 Tc2에 있어, 메모리셀 어레이내의 모든 행(예를 들면 256행)에 대해 리프레쉬 동작이 일단 행하여지므로, 메모리셀 어레이의 리프레쉬 간격이, 설계된 리프레쉬 간격(제12도에 표시한 시간길이 △40)을 대폭으로 초과하는 것이 방지된다. 즉, 셀프 리프레쉬의 개시직후 및 또는 종료직전에 집중 리프레쉬가 실행되므로, 메모리셀 어레이내의 1개의 행(최종의 행)이 시간길이 △T0를 대폭으로 초과하는 일 없이 리프레쉬될 수 있다. 따라서 기억된 데이터가 유효하게 유지될 수 있으므로, 제12도 표시한 시간 t2 내지 t4의 시간간격을 외부 회로에 의해 제한할 필요가 없다.
본 발명은 상세히 설명되었지만, 예와 설명은 동일하고 그리고 제한하지 않고, 본 발명의 정신과 범위는 첨부 청구범위에 의해서만 제한될 수 있는 것이 명백히 이해된다.

Claims (17)

  1. 행 및 열로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이(1)와, 외부에서 적용된 리프레쉬 요구가 소정된 시간길이를 초과하여 제공되지 않은 것을 검출하는 검출수단(14,44,45)과, 상기 검출수단에 응답하고 소정된 단시간에 상기 메모리셀 어레이를 리프레쉬하는 단시간 리프레쉬 수단(46)과, 그리고 상기 소정된 단시간의 경과후 상기 소정된 단시간보다 긴 소정된 장시간에 상기 메모리셀 어레이를 리프레쉬하는 장시간 리프레쉬 수단(48)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  2. 제1항에 있어서, 상기 검출수단은 외부에서 적용된 리프레쉬 요구 신호에 응답하고 외부 리프레쉬 모드의 시방을 검출하는 외부 리프레쉬 모드 검출수단(14)과, 그리고 상기 외부 리프레쉬 모드 검출수단에 응답하고 외부 리프레쉬 모드가 상기 소정된 시간길이를 초과하여 제공되지 않은 것을 검출하는 시간길이 검출수단(44,45)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  3. 제2항에 있어서, 상기 외부에서 적용된 리프레쉬 요구 신호는 로우 어드레스 스트로브 신호(/RAS)와 컬럼 어드레스 스트로브 신호(/CAS)를 포함하고, 상기 외부 리프레쉬 모드 검출수단은 로우 어드레스 스트로브 신호의 강하전에 컬럼 어드레스 스트로브 신호의 저레벨을 검출하는 CAS-비포어-RAS 리프레쉬 모드 검출수단(14)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  4. 행과 열로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이(1)와, 외부에서 적용된 리프레쉬 요구가 소정된 시간길이를 초과하여 제공되지 않은 것을 검출하는 검출수단(44,45)과, 상기 검출수단에 응답하고 소정된 장시간동안 상기 메모리셀 어레이를 되풀이하여 리프레쉬하는 장시간 리프레쉬 수단(48)과, 그리고 외부에서 적용된 리프레쉬 종료신호에 응답하고 상기 소정된 장시간보다 짧은 소정된 단시간에 상기 메모리셀 어레이를 리프레쉬하는 단시간 리프레쉬 수단(50)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  5. 행과 열로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이(1)와, 외부에서 적용된 리프레쉬 요구가 소정된 시간길이를 초과하여 제공되지 않은 것을 검출하는 검출수단(14,44,45)과, 상기 검출수단에 응답하고 제1의 소정된 단시간에 상기 메모리셀 어레이를 리프레쉬하는 제1의 단시간 리프레쉬 수단(46)과, 상기 제1의 소정된 단시간의 경과후, 상기 제1의 소정된 단시간보다 긴 소정된 상기 메모리셀 어레이를 리프레쉬하는 장시간 리프레쉬 수단(48)과, 그리고 외부에서 적용된 리프레쉬 종료신호에 응답하고 상기 소정된 장시간보다 짧은 제2의 소정된 단시간에 상기 메모리셀 어레이를 리프레쉬하는 제2의 단시간 리프레쉬 수단(50)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  6. 행과 열로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이(1)와, 외부 리프레쉬 요구가 소정된 시간길이를 초과하여 제공되지 않은 것을 검출하는 검출수단(14,44,45)과, 소정된 단기간을 가지는 단기간 클럭신호를 발생하는 수단(11)과, 상기 소정된 단기간보다 긴 소정된 장기간을 가지는 장기간 클럭신호를 발생하는 수단(21-2m)과, 상기 단기간 클럭신호와 상기 장기간 클럭신호를 받고, 상기 검출수단에 응답하고 소정된 단시간에 상기 단기간 클럭신호를 제공하고, 그리고 상기 소정된 시간후에 상기 장기간 클럭신호를 제공하는 세렉터(31)와, 그리고 상기 세렉터 수단에서 제공된 클럭신호에 응답하고 상기 메모리셀 어레이를 리프레쉬하기 위해 리프레쉬 어드레스 신호를 발생하는 리프레쉬 어드레스 발생수단(13)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  7. 제6항에 있어서, 상기 세렉터 수단은 외부에서 적용된 리프레쉬 종료신호에 응답하고 상기 단기간 클럭신호를 더욱 제공하는 다이너믹 랜덤 액세스 메모리장치.
  8. 제6항에 있어서, 상기 리프레쉬 어드레스 발생수단은 상기 세렉터 수단에서 제공된 클럭신호를 카운트하고 그리고 상기 리프레쉬 어드레스 신호를 발생하는 리프레쉬 카운터 수단(13)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  9. 제6항에 있어서, 상기 장기간 클럭신호 발생수단은 상기 장기간 클럭신호를 발생하는 상기 단기간 클럭신호를 분할하는 주파수 분할수단(21-2m)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  10. 제9항에 있어서, 상기 주파수 분할수단은 상기 단기간 클럭신호에 의해 구동되는 2진 카운터수단(21-2m)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  11. 행과 열로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이(1)와, 외부 리프레쉬 요구가 소정된 시간길이를 초과하여 제공되지 않은 것을 검출하는 검출수단(14,44,45)과, 소정된 단기간을 가지는 단기간 클럭신호를 발생하는 수단(11)과, 상기 소정된 단기간보다 긴 소정된 장기간을 가지는 장기간 클럭신호를 발생하는 수단(21-2m)과, 검출수단에 응답하고 소정된 장시간에 상기 장기간 클럭신호를 제공하고, 그리고 외부에서 적용된 리프레쉬 종료신호에 응답하고 상기 단기간 클럭신호를 제공하는 세렉터 수단(31)과, 그리고 상기 단기간 클럭신호와 상기 장기간 클럭신호를 받고, 그리고 상기 세렉터 수단에서 제공된 클럭신호에 응답하고 상기 메모리셀 어레이를 리프레쉬하는 리프레쉬 어드레스 신호를 발생하는 리프레쉬 어드레스 발생수단(13)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
  12. 행과 열을 배열된 복수의 메모리셀을 가지는 메모리셀 어레이(1)을 포함하는 다이너믹 랜덤 액세스 메모리장치를 동작하는 방법에 있어, 외부 리프레쉬 요구가 소정된 시간길이를 초과하여 제공되지 않은 것을 검출하고(41,44,45), 상기 검출에 응답하고 소정된 단시간에 상기 메모리셀 어레이를 리프레쉬하고(46), 상기 소정된 단시간의 경과후 상기 소정된 단시간보다 긴 소정된 장시간에 상기 메모리셀 어레이를 리프레쉬하는(48) 스텝을 포함하는 다이너믹 랜덤 액세스 메모리장치의 동작방법.
  13. 제12항에 있어서, 외부에서 적용된 리프레쉬 종료신호에 응답하고 상기 소정된 장시간보다 짧은 제2의 소정된 단시간에 상기 메모리셀 어레이를 리프레쉬하는(50) 스텝을 더욱 포함하는 다이너믹 랜덤 액세스 메모리장치의 동작방법.
  14. 행과 열로 배열된 복수의 메모리셀을 가지는 메모리셀 어레이(1)을 포함하는 다이너믹 랜덤 액세스 메모리장치를 동작하는 방법에 있어, 외부 리프레쉬 요구가 소정된 시간길이를 초과하여 제공되지 않은 것을 검출하고(41,44,45), 상기 검출에 응답하고 소정된 장시간에 되풀이하여 상기 메모리셀 어레이를 리프레쉬하고(48), 외부에서 적용된 리프레쉬 종료신호에 응답하고 상기 소정된 장시간보다 짧은 소정된 단시간에 메모리셀 어레이를 리프레쉬하는(50) 스텝을 포함하는 다이너믹 랜덤 액세스 메모리장치의 동작방법.
  15. 상기 메모리장치는 행 및 열로 배열된 복수의 메모리셀을 가지는 메모리셀 어레이(1)와, 소정된 단기간을 가지는 단기간 클럭신호를 발생하는 수단(11)과, 상기 소정된 단기간 보다 긴 장기간을 가지는 장기간 클럭신호를 발생하는 수단(21-2m)과, 그리고 적용된 클럭신호에 응답하고 상기 메모리셀 어레이를 리프레쉬하는 리프레쉬 어드레스 신호를 발생하는 리프레쉬 어드레스 발생수단(13)을 포함하고, 셀프 리프레쉬 모드 동작을 개시하고(41-45), 셀프 리프레쉬 모드 동작의 상기 개시후, 소정된 단시간에 상기 리프레쉬 어드레스 발생수단에 상기 단기간 클럭신호를 공급하고(46), 상기 소정된 단시간 후에 상기 리프레쉬 어드레스 발생수단에 상기 장기간 클럭신호를 공급하는(48) 스텝을 포함하는 다이너믹 랜덤 액세스 메모리장치의 동작방법.
  16. 제15항에 있어서, 외부에서 적용된 리프레쉬 종료신호에 응답하고 상기 리프레쉬 어드레스 발생수단에 상기 단기간 신호를 공급하는 스텝을 더욱 포함하는 다이너믹 랜덤 액세스 메모리장치의 동작방법.
  17. 복수의 행과 복수의 열의 매트릭스로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이(1)와, 대응하는 행으로 배열된 복수의 메모리셀에 각각 접속된 복수의 워드선(WLi)과, 상기 복수의 워드선을 선택적으로 활성화하기 위해 외부에서 적용된 어드레스 신호와 리프레쉬 어드레스 신호를 받는 로우 디코더(2)와, 리프레쉬 어드레스 신호를 발생하는 리프레쉬 어드레스 신호 발생수단(13)과, 그리고 리프레쉬 개시신호에 응답하고, 제1펄스에 따른 복수의 펄스신호가 발생되는 동안 제1의 리프레쉬 텀에서, 그리고 상기 제1펄스 간격보다 짧은 제2펄스 간격에 따라 상기 메모리셀 어레이의 행의 수에 동일한 수의 펄스신호가 발생되는 동안 제2리프레쉬 텀에서, 상기 리프레쉬 어드레스 신호 발생신호에서 발생된 리프레쉬 어드레스 신호의 발생타이밍을 제어하기 위해 리프레쉬 클럭신호를 상기 리프레쉬 어드레스 신호 발생수단에 공급하는 리프레쉬 제어수단(11,12)을 포함하는 다이너믹 랜덤 액세스 메모리장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006285B1 (ko) * 1993-12-18 1996-05-13 삼성전자주식회사 반도체 메모리 장치의 셀프 리프레시 방법 및 그 회로
JP3489906B2 (ja) * 1995-04-18 2004-01-26 松下電器産業株式会社 半導体メモリ装置
JPH09161478A (ja) * 1995-12-12 1997-06-20 Mitsubishi Electric Corp 半導体記憶装置
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
US6433607B2 (en) * 1998-01-21 2002-08-13 Fujitsu Limited Input circuit and semiconductor integrated circuit having the input circuit
US6122214A (en) * 1998-03-23 2000-09-19 Matsushita Electric Industrial Co., Ltd. Semiconductor memory
JPH11345486A (ja) * 1998-06-01 1999-12-14 Mitsubishi Electric Corp セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ
US6134167A (en) * 1998-06-04 2000-10-17 Compaq Computer Corporation Reducing power consumption in computer memory
JP3679936B2 (ja) * 1998-11-27 2005-08-03 東芝ソリューション株式会社 暗復号装置及び記憶媒体
US6246619B1 (en) * 2000-02-07 2001-06-12 Vanguard International Semiconductor Corp. Self-refresh test time reduction scheme
US6449203B1 (en) * 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
US6751159B2 (en) * 2001-10-26 2004-06-15 Micron Technology, Inc. Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
JP4289825B2 (ja) 2002-03-29 2009-07-01 株式会社ルネサステクノロジ 半導体記憶装置
US6838331B2 (en) * 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6751143B2 (en) * 2002-04-11 2004-06-15 Micron Technology, Inc. Method and system for low power refresh of dynamic random access memories
JP4597470B2 (ja) * 2002-07-25 2010-12-15 富士通セミコンダクター株式会社 半導体メモリ
KR100922886B1 (ko) * 2003-06-16 2009-10-20 주식회사 하이닉스반도체 다이나믹 메모리 소자용 리프레쉬 장치
US7345940B2 (en) * 2003-11-18 2008-03-18 Infineon Technologies Ag Method and circuit configuration for refreshing data in a semiconductor memory
US7953921B2 (en) * 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
JP2010146627A (ja) 2008-12-18 2010-07-01 Elpida Memory Inc ダイナミック型半導体記憶装置およびそのリフレッシュ制御方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4691303A (en) * 1985-10-31 1987-09-01 Sperry Corporation Refresh system for multi-bank semiconductor memory
JPS6432489A (en) * 1987-07-27 1989-02-02 Matsushita Electronics Corp Memory device
US4933907A (en) * 1987-12-03 1990-06-12 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device and operating method therefor
GB8801472D0 (en) * 1988-01-22 1988-02-24 Int Computers Ltd Dynamic random-access memory
JPH0778991B2 (ja) * 1988-07-26 1995-08-23 株式会社東芝 半導体メモリ

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