DE4334415C2 - Dynamische Speichervorrichtung für wahlfreien Zugriff mit Selbstrefresheinrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine dynamische Speichervor­ richtung für wahlfreien Zugriff mit Selbstrefresheinrichtung.

Eine dynamische Speichervorrichtung für wahlfreien Zugriff (nachfolgend als DRAM bezeichnet) mit einer aus einem Schalt­ transistor und einem Datenspeicherkondensator gebildeten Spei­ cherzelle wird üblicherweise als Halbleiterspeicher benutzt, der für erhöhte Integrationsdichten in einem Halbleitersubstrat ge­ eignet ist. Da ein DRAM ein Datensignal über einen Kondensator hält, ist es nötig, periodisch die im Kondensator gespeicherten Datensignale zu verstärken, d. h. ein Wiederauffrischungsbetrieb (Refresh) muß durchgeführt werden. Fast alle jüngeren DRAMs weisen eine Funktion zum Durchführen eines Refresh-Betriebs auf, ohne daß eine interne oder externe Refresh-Ansteuerung benötigt wird (im allgemeinen als "Selbst-Refresh-Funktion" bezeichnet).

Ein Beispiel eines DRAM mit einem Selbst-Refresh-Betrieb ist in dem US-Patent Nr. 4,933,907 offenbart, Eine Druckschrift mit dem Titel "MITSUBISHI LSIs" Oktober 1991, Seiten 1/28-10/28, 20/28) beschreibt mehr im Detail einen Selbst-Refresh-Betrieb bei einem DRAM.

Fig. 7 ist ein Blockschaltbild eines DRAM zum Verdeutlichen des Erfindungshintergrundes. Wie in Fig. 7 gezeigt, umfaßt ein DRAM 100 ein Speicherzellenfeld 1 mit 4,718,592 Speicherzellen, die in Zeilen und Spalten angeordnet sind, einen Zeilendecoder 2 zum Auswählen einer Wortleitung im Speicherzellenfeld 1, einen Spal­ tendecoder 3 zum Auswählen einer Spalte einer zuzugreifenden Speicherzelle, einen Adreßpuffer 4 zum Empfangen von Adreßsigna­ len A0-A9, die extern in einem Zeit-Teilungsverfahren (Zeit­ multiplexverfahren) angelegt werden, einen Lese-Refresh-Verstär­ ker 5, der mit einer Bitleitung im Speicherzellenfeld 1 verbunden ist, sowie eine IO-Gatterschaltung 6, die auf ein Ausgabesignal des Spaltendecoders 3 reagiert, zum selektiven Verbinden einer Bitleitung im Speicherzellenfeld 1 mit einem Eingabepuffer 7 so­ wie einem Ausgabepuffer 8. In Fig. 7 bezeichnet die Linie 100 auch ein Halbleitersubstrat.

Ein Taktsignalgenerator 9 reagiert auf ein extern angelegtes Zeilenadreßpulssignal /RAS sowie ein Spaltenadreßpulssignal /CAS zum Erzeugen von verschiedenen Taktsignalen zum Steuern einer Schaltung im DRAM 100. Die Refresh-Steuerschaltung 10 arbeitet als Reaktion auf ein Refresh-Steuersignal CBR, das vom Taktsi­ gnalgenerator 9 bereitgestellt wird, zum Erzeugen eines Refresh- Adreßsignals RFA.

Im Schreibbetrieb werden extern angelegte Datensignale DQ0-DQ8 an die IO-Gatterschaltung 6 über den Eingabepuffer 7 angelegt. Der Spaltendecoder 3 macht selektiv einen (nicht gezeigten) Schalt­ kreis in der IO-Gatterschaltung 6 leitend, durch Decodieren eines Spaltenadreßsignals CA, das vom Adreßpuffer 4 angelegt wird. Da­ her wird das Datensignal an eine Bitleitung (nicht gezeigt) im Speicherzellenfeld 1 angelegt. Der Zeilendecoder 2 decodiert ein Zeilenadreßsignal RA, das über den Adreßpuffer 4 bereitgestellt wird, zum selektiven Aktivieren einer (nicht gezeigten) Wort­ leitung. Daher wird ein Datensignal auf einer Bitleitung in eine Speicherzelle (nicht gezeigt) eingeschrieben, die vom Zeilende­ coder 2 und vom Spaltendecoder 3 bezeichnet wird.

Im Lesebetrieb wird ein gespeichertes Datensignal auf eine Bit­ leitung (nicht gezeigt) gelegt, aus einer durch den Zeilendecoder 2 bezeichneten Speicherzelle. Das Datensignal auf der Bitleitung wird durch den Lese-Refresh-Verstärker 5 verstärkt. Da der Spal­ tendecoder 3 selektiv einen Schaltkreis (nicht gezeigt) in der IO-Gatterschaltung 6 leitend macht, wird das verstärkte Datensi­ gnal an den Ausgabepuffer 8 angelegt. Daher werden im Speicher­ zellenfeld 1 gespeicherte Daten über den Ausgabepuffer 8 ausge­ geben.

Fig. 8 ist ein Schaltbild mit einem Bereich einer herkömmlichen Bitleitungsperipherieschaltung. Fig. 9 ist ein Zeitablaufdiagramm zum Beschreiben des Betriebs aus Fig. 8. Die Bitleitungsperi­ pherieschaltung aus Fig. 8 ist in Digest of Technical Papers, Seiten 252-253 der International Solid-State Circuits Conference (ISSCC 85), abgehalten 1985, beschrieben.

Wie in den Fig. 8 und 9 gezeigt, wird, wenn eine Wortleitung WLi im Lesebetrieb aktiviert wird, ein Schalttransistor Qs einer Speicherzelle MC eingeschaltet. Daher erscheint das in einem Kondensator Cs in einer Speicherzelle MC gespeicherte Datensignal auf einer Bitleitung BL3. Da ein durch Transistoren Q1-Q4 gebil­ deter Lese-Verstärker 5 als Reaktion auf eine Aktivierung von Steuersignalen S_P sowie S_N aktiviert wird, wird eine kleine Potentialdifferenz zwischen Bitleitungen BLj und /BLj durch den Leseverstärker 5 verstärkt. Ein Spaltenauswahlsignal Yj mit hohem Pegel aus dem Spaltendecoder 3 wird an die Gates von Transistoren Q8 und Q9 angelegt, wodurch die Transistoren Q8 und Q9 einge­ schaltet werden. Daher wird das vom Leseverstärker 5 verstärkte Datensignal an ein Paar von IO-Leitungen 6a und 6b angelegt. Das Datensignal auf dem IO-Leitungspaar 6a und 6b wird zum Ausgabe­ puffer 8 gesendet.

Obwohl im vorhergehenden ein allgemeiner Datenlesebetrieb be­ schrieben worden ist, wird darauf verwiesen, daß ein vergleich­ barer Betrieb beim Refresh-Betrieb durchgeführt wird. Allerdings wird beim Refresh-Betrieb kein Spaltenauswahlsignal Yj mit hohem Pegel erzeugt, so daß die Transistoren Q8 und Q9 nicht einge­ schaltet werden. Das vom Leseverstärker 5 verstärkte Datensignal wird an den Kondensator Cs erneut über einen leitenden Schalt­ transistor Qs angelegt. Das bedeutet, daß, obwohl die im Konden­ sator Cs gehaltene Signalladung graduell mit der Zeit abnimmt, wird die Signalladung durch periodisches Verstärken und Neu­ schreiben durch den Leseverstärker 5 wiederaufgefrischt. Ein Refresh-Betrieb eines DRAM wird wie oben beschrieben in der de­ taillierten Schaltung durchgeführt.

Fig. 10 ist ein Blockschaltbild einer Refresh-Steuerschaltung 10 gemäß Fig. 7. Wie in Fig. 10 gezeigt, umfaßt ein Taktsignalgene­ rator 9 eine CBR-Erkennungsschaltung 14 zum Erkennen eines CAS- vor-RAS-Refreshmodus (nachfolgend als "CBR" bezeichnet). Die CBR- Erkennungsschaltung 14 erkennt einen niedrigen Pegel eines extern angelegten Spaltenadreßpulssignals /CAS vor dem Abfallen eines extern angelegten Zeilenadreßpulssignals /RAS, wodurch ein extern befohlener CBR-Refreshmodus erkannt wird. Wenn ein CBR-Refresh­ modus erkannt wird, erzeugt die CBR-Erkennungsschaltung 14 ein Signal CBR.

Die Refresh-Steuerschaltung 10 umfaßt einen Oszillator 11 zum Erzeugen eines Taktsignals Φi, eine Timerschaltung 12 zum Erzeu­ gen eines Refresh-Taktsignals /REFS sowie einen Refresh-Adreß­ zähler 13 zum Erzeugen eines internen Refresh-Adreßsignals RFA.

Fig. 11 ist ein Zeitablaufdiagramm zum Beschreiben des Betriebs der in Fig. 10 gezeigten Schaltung. Wie in Fig. 11 gezeigt, fällt nach dem Abfallen des Signals /CAS zum Zeitpunkt t3 das Signal /RAS zum Zeitpunkt t4 ab. Die CBR-Erkennungsschaltung 14, wie in Fig. 10 gezeigt, legt ein Signal CBR an den Oszillator 11 und die Timerschaltung 12 an.

Der Oszillator 11 reagiert auf das Signal CBR zum Erzeugen eines Taktsignals Φi. Die Timerschaltung 12 führt einen Selbst-Refresh­ modusbetrieb durch, durch Erkennen eines Andauerns des Signals /RAS auf niedrigem Pegel für mehr als eine vorbestimmte Zeitlänge Tw (beispielsweise 100 µs) nach dem Erzeugen des Signals CBR. Genauer gesagt, die Timerschaltung 12 erzeugt ein Taktsignal /REFS für den Selbst-Refresh als Reaktion auf ein Taktsignal Φi nach dem Zeitpunkt t5, wie in Fig. 11 gezeigt. Das Taktsignal /REFS wird an den Taktsignalgenerator 9 und den Refresh-Adreß­ zähler 13 angelegt.

Daher zählt nach dem Zeitpunkt t5 der Refresh-Adreßzähler 13 ein Selbst-Refresh-Taktsignal /REFS zum Erzeugen eines Refresh- Adreßsignals RFA. Das Refresh-Adreßsignal RFA wird an den Zei­ lendecoder 2 über den in Fig. 7 gezeigten Adreßpuffer 4 angelegt, wodurch ein Refresh-Betrieb des Speicherzellenfeldes 1 ausgeführt wird. Das selbst-Refresh-Taktsignal /REFS weist eine vorbestimmte Periode Ps auf. Das inkrementale Intervall des Refresh-Adreßsi­ gnales RFA wird durch die Zeitlänge von Ps bestimmt.

Zum Zeitpunkt t8 steigen die Signale /RAS und /CAS an, wodurch der selbst-Refresh-Betrieb beendet ist. Nach dem Zeitpunkt t8 kehrt der DRAM zum normalen Betriebsmodus zurück. Wie in Fig. 11 gezeigt, zeigt das Zeichen Ts eine selbst-Refresh-Periode (nicht weniger als 100 µs), und das Zeichen Tn bezeichnet eine normale Betriebsperiode.

Bei einem 1 Megabit-DRAM mit einer Organisation von (256 Zeilen × 256 Spalten) × 16 Bit beträgt das maximale Zeitintervall, das für 256 Speicherzellen, die mit einer Zeile verbunden sind, erforderlich ist, bei­ spielsweise 4 ms. Es ist notwendig, sequentiell 256 Zeilen im Speicherzellenfeld während dieses Zeitintervalls wiederaufzufri­ schen. Die Refreshperiode Ps in-einem Selbst-Refresh-Betrieb wird im allgemeinen auf 16- bis 18mal einer extern befohlenen Refreshperiode gesetzt, beispielsweise einer CBR-Refreshperiode. Der Stromverbrauch bei einem Selbst-Refresh-Betrieb kann vermin­ dert werden, indem die Anzahl von Malen, die eine Bitleitung in einer Zeiteinheit geladen wird, verringert wird. Hier ist eine Refreshperiode äquivalent einer Zeitlänge von einem Refreshbe­ trieb einer Zeile in einem Speicherzellenfeld bis zum nächsten Refreshbetrieb in dieser Zeile. Unter der Annahme, daß die Selbst-Refreshperiode auf 64 ms gesetzt ist, beträgt die Periode Ps des Taktsignals /REFS, wie in Fig. 11 gezeigt, 250 µs (= 64 ms + 256 Zeilen).

Fig. 12 ist ein Zeitablaufdiagramm mit dem Betrieb der Schaltung aus Fig. 10 im Bereich eines längeren Zeitraums. Wie in Fig. 12 gezeigt, wird angenommen, daß Speicherzellen aller Zeilen (bei­ spielsweise 256 Zeilen) im Speicherzellenfeld durch einen extern befohlenen Refresh-Betrieb (beispielsweise einen CBR-Refresh- Betrieb) innerhalb des Zeitraums Tec wiederaufgefrischt werden, beginnend vom Zeitpunkt t1 bis zum Zeitpunkt t2. Während der Zeit Tec werden 256 Zeilen im Speicherzellenfeld wiederaufgefrischt, beginnend von einer Anfangszeile SRI bis zu einer letzten Zeile LR1.

Ein Selbst-Refresh-Betrieb wird vom Zeitpunkt t5 begonnen. Wäh­ rend des Zeitraums ΔT0 werden eine Startzeile SR2 bis zu einer letzten Zeile LR2 aus den 256 Zeilen im Speicherzellenfeld wie­ deraufgefrischt. Dieser Zeitraum ΔT0 ist äquivalent einer Selbst- Refreshperiode, d. h. 64 ms im oben beschriebenen Beispiel. Bei einem DRAM gemäß dieser Ausführungsform wird durch den Entwurf sichergestellt, daß gespeicherte Daten so lange effektiv auf­ rechterhalten werden, wie jede Speicherzellenzeile im Zeitinter­ vall von ΔT0 wiederaufgefrischt wird.

Allerdings geht aus Fig. 12 hervor, daß eine letzte Zeile im Speicherzellenfeld zu einem Zeitpunkt t2 (LR1) wiederaufgefrischt wird, und dann zum Zeitpunkt t6 (LR2) wiederaufgefrischt wird. Es wird deutlich, daß der Zeitraum ΔT1, der vom Zeitpunkt t2 bis zum Zeitpunkt t6 läuft, den Zeitraum ΔT0 überschreitet. Das bedeutet, daß der Erhalt der in der letzten Speicherzellenzeit gespeicher­ ten Daten nicht sichergestellt ist. Mit anderen Worten, die in der letzten Speicherzellenzeile gespeicherten Daten können ver­ lorengehen.

Entsprechend wird angenommen, daß ein extern befohlener Refresh- Betrieb zu einem Zeitpunkt t9 begonnen wird, nach der Beendigung eines Selbst-Refresh-Betriebs zum Zeitpunkt t8. Daher wird eine Anfangszeile SR4 bis zu einer letzten Zeile LR4 von 256 Zeilen im Speicherzellenfeld während des Zeitraums Tec wiederaufgefrischt, beginnend vom Zeitpunkt t9 bis zum Zeitpunkt t10. Als Ergebnis wird die letzte Zeile im Speicherzellenfeld zum Zeitpunkt t6 (LR2) wiederaufgefrischt, und dann zum Zeitpunkt t10 (LR4) wie­ deraufgefrischt. Es wird deutlich, daß der Zeitraum von ΔT2 vom Zeitpunkt t6 bis zum Zeitpunkt t10 länger als der Zeitraum ΔT0 ist. Daher können die in der letzten Speicherzellenzeile gespei­ cherten Daten verlorengehen.

Um zu verhindern, daß gespeicherte Daten verlorengehen, wurde der Zeitraum (die Zeitlänge) vom Zeitpunkt t2 bis t4, wie in Fig. 12 gezeigt, darauf beschränkt, daß sie nicht länger als der Zeitraum ΔT1 bei einem bekannten herkömmlichen DRAM ist. Das heißt, eine Beschränkung im Betrieb bei einer externen Schaltung war notwen­ dig.

Aus der US 4,901,283 ist eine dynamische Speichervorrichtung für wahlfreien Zugriff bekannt mit einem Speicherzellenfeld mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen, einer Power-up-Refreshschaltung zum Wiederauffrischen des Spei­ cherzellenfeldes während des normalen Power-up-Betriebs, einer power-down-Refreshschaltung zum Wiederauffrischen des Speicher­ zellenfeldes während eines batteriegespeisten Power-down-Be­ triebs, wobei während des Übergangs vom Power-down- zum Power-up- Betrieb die Wiederauffrischfrequenz für eine kurze Zeit verdop­ pelt wird.

Aus dem IEEE Journal of Solid-State Circuits, Vol. 25, No. 5, Oktober 1990, Seiten 1112 bis 1117 ist eine Refresheinrichtung bekannt, welche vom Normalbetrieb in den Battery-Backup Mode (BBU) umschaltet, wenn eine bestimmte Zeit nach Aktivierung eines CBR-Signals verstrichen ist.

Aufgabe der Erfindung ist es, eine dynamische Speichervorrich­ tung bereit zu stellen, die im externen und Selbstrefreshmodus betrieben werden kann und bei der verhindert wird, daß beim Um­ schalten zwischen externem Refreshmodus und Selbstrefreshmodus Daten verloren gehen.

Die Aufgabe wird durch die dynamische Speichervorrichtung für wahlfreien Zugriff nach dem Patentanspruch 1 gelöst.

Wenn während des Betriebs ein Refresh-Befehlssignal nicht während einer vorbestimmten Zeitlänge angelegt wird, frischt die Kurz­ zeit-Refreshschaltung alle Speicherzellen im Speicherzellenfeld in einer vorbestimmen kurzen Zeit auf. Als Ergebnis wird verhin­ dert, daß das Refresh-Intervall eines Speicherzellenfeldes signifikant eine vorbestimmte lange Zeit überschreitet, wodurch gespeicherte Daten effizient aufrechterhalten werden können.

Weiterbildungen der Erfindung sind in den Unteransprüchen gegeben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Zeitablaufdiagramm zum Beschreiben eines Selbst- Refresh-Betriebs gemäß einer Ausführungsform;

Fig. 2 ein Blockschaltbild einer Zeitgeberschaltung gemäß der Ausführungsform aus Fig. 1;

Fig. 3 ein Flußdiagramm der ersten Hälfte eines Selbst-Refresh- Betriebs gemäß der Ausführungsform aus Fig. 1;

Fig. 4 ein Flußdiagramm der zweiten Hälfte des Selbst-Refresh- Betriebs gemäß der Ausführungsform aus Fig. 1;

Fig. 5 ein Zeitablaufdiagramm zum Beschreiben eines Selbst- Refresh-Betriebs gemäß einer weiteren Ausführungsform;

Fig. 6 ein Zeitablaufdiagramm zum Verdeutlichen des Erfindungshintergrundes;

Fig. 7 ein Blockschaltbild eines DRAM zum Verdeutlichen des Erfindungshintergrundes;

Fig. 8 ein Schaltbild einer herkömmlichen Bitleitungsperiphe­ rieschaltung;

Fig. 9 ein Zeitablaufdiagramm zum Beschreiben des Betriebs der Schaltung aus Fig. 8;

Fig. 10 ein Blockschaltbild der Refresh-Steuerschaltung aus Fig. 7;

Fig. 11 ein Zeitablaufdiagramm zum Beschreiben des Betriebs der in Fig. 10 gezeigten Schaltung; und

Fig. 12 ein Zeitablaufdiagramm zum Beschreiben des Betriebs der Schaltung aus Fig. 10 in einem längeren Zeitbereich.

Wie in Fig. 1 gezeigt, fällt das Signal /RAS zum Zeitpunkt t34, nachdem das Signal /CAS auf einen niedrigen Pegel zum Zeitpunkt t33 gebracht worden ist. Daher wird ein CBR-Refreshmodus durch den DRAM nach dem Zeitpunkt t34 erkannt.

Ein Selbst-Refreshmodus-Betrieb wird beim Erkennen eines Signals /RAS, das auf niedrigem Pegel über eine vorbestimmte Zeitlänge TW1 (beispielsweise 10 µs-100 µs) gehalten wird, erkannt, nach dem Zeitpunkt t34. Genauer gesagt, ein erster konzentrierter Refresh-Betrieb wird während des Zeitraums Tc1 (eine erste vor­ bestimmte kurze Zeit) durchgeführt, vom Zeitpunkt t34 bis zum Zeitpunkt t36. Während dieses Zeitraums (Terms) Tc1 ändert sich das Selbst-Refresh-Taktsignal /REFS mit einer Periode von Pc (beispielsweise 200 ns), die kürzer als eine normale Selbst- Refresh-Taktperiode Ps (beispielsweise 250 µs) ist. Während des ersten konzentrierten Refresh-Zeitraums (Tc1) reagiert der Refresh-Adreßzähler 13 auf das Signal /REFS mit einer kurzen Periode Pc zum Erzeugen eines Refresh-Adreßsignals RFA, das mit einer kurzen Periode Pc inkrementiert (erhöht) wird. Alle Spei­ cherzellenzeilen (beispielsweise 256 Zeilen) im Speicherzellen­ feld werden während des ersten konzentrierten Refresh-Zeitraums Tc1 wiederaufgefrischt. Der Zeitraum Tc1 beträgt 51,2 µs (= 200 ns × 256 Zeilen).

Während des Zeitraums von t36 bis t38 (vorbestimmter langer Zeitraum) wird ein normaler Selbst-Refresh-Betrieb durchgeführt. Genauer gesagt, ein Taktsignal /REFS mit einer normalen Selbst- Refresh-Periode Ps wird an den Refresh-Adreßzähler 13 angelegt. Der Refresh-Adreßzähler 13 erzeugt ein Refresh-Adreßsignal RFA, das mit Zeitlängen von Ps inkrementiert (erhöht) wird.

Zum Zeitpunkt t37 steigt das Signal /CAS an, wodurch die Beendi­ gung des Selbst-Refresh-Modus erkannt wird. Daher wird ein zwei­ ter konzentrierter Refreshzeitraum (ein zweiter vorbestimmter kurzer Zeitraum) Tc2 vom Zeitpunkt t38 aus begonnen. Während des zweiten konzentrierten Refreshzeitraums Tc2 ändert sich das Refresh-Taktsignal /REFS mit einer vorbestimmten kurzen Periode Pc. Der Refresh-Adreßzähler 13 reagiert auf ein Refresh-Taktsi­ gnal /REFS mit einer kurzen Periode Pc zum Erzeugen eines Refresh-Adreßsignals RFA, das in einer kurzen Zeitlänge Pc in­ krementiert wird. Als Ergebnis werden alle Speicherzellenzeilen im Speicherzellenfeld während eines kurzen Zeitraums wiederauf­ gefrischt, während des zweiten konzentrierten Refreshzeitraums Tc2.

Nach dem Zeitpunkt t39 wird ein Selbst-Refresh-Betrieb haupt­ sächlich beendet, als Reaktion auf den Anstieg des Signals /RAS, wodurch der DRAM zu einem normalen Betriebsmodus zurückkehrt.

Fig. 2 ist ein Blockschaltbild einer Zeitgeberschaltung, die bei der Ausführungsform aus Fig. 1 benutzt wird. Die Zeitgeberschal­ tung 20 gemäß Fig. 2 ist bei einer verbesserten Refresh-Steuer­ schaltung anstelle der Zeitgeberschaltung (Timerschaltung) 12 aus Fig. 10 vorgesehen.

Wie in Fig. 2 gezeigt, enthält die Timerschaltung 20 (Zeitgeber­ schaltung) m Toggle-(Umschalt-)Flip-Flops (FF) 21-2m, die einen Binärzähler bilden, eine Auswahlschaltung 31 (Selektor) zum Aus­ wählen entweder eines Taktsignals Φi oder Φm sowie eine Steuer­ schaltung 32. Ein Taktsignal Φi mit einer kurzen Periode Pc (beispielsweise 200 ns) des Oszillators 11, wie in Fig. 10 ge­ zeigt, wird als Eingabetaktsignal Φi bereitgestellt. Das letzte Flip-Flop 2m erzeugt ein Taktsignal Φm mit einer langen Periode Ps (beispielsweise 250 µs). Die Steuerschaltung 32 empfängt ein Signal CBR, das einen extern befohlenen CBR-Refresh-Modus be­ zeichnet, von der CBR-Erkennungsschaltung 14 aus Fig. 10. Die Steuerschaltung 32 führt die in den Flußdiagrammen der Fig. 3 und 4 beschriebene Operation aus.

Die Fig. 3 und 4 sind Flußdiagramme eines Selbst-Refresh-Be­ triebs der in Fig. 1 gezeigten Ausführungsform. Wie in Fig. 3 gezeigt, wird in Schritt 41 die Erkennung eines CBR-Refreshmodus- Befehls erkannt. Genauer gesagt, die CBR-Erkennungsschaltung 14 aus Fig. 10 erzeugt ein Signal CBR beim Erkennen des Abfalls des Signals /RAS, nachdem das Signal /CAS auf niedrigen Pegel ge­ bracht worden ist.

Im Schritt 42 beginnt der Oszillator 11 die Erzeugung von Takt­ signalen Φi als Reaktion auf das Signal CBR. Im Schritt 43 be­ ginnt die in Fig. 2 gezeigte Zeitgeberschaltung (Timerschaltung) 20 die Zählung des Taktsignals Φi als Reaktion auf das Signal CBR.

Während der Schritte 44 und 45 wird das Erkennen des Aufrechter­ haltens des Signals /RAS auf niedrigem Pegel über eine vorbe­ stimmte Zeitlänge Tw1 erkannt. Die Identifizierung der Zeitlänge Tw1 wird durch eine Steuerschaltung 32 durchgeführt, die eine Änderung im Taktsignal Φj erkennt (dieses Taktsignal weist eine Periode Tw1 auf), wobei dieses vom j-ten Flip-Flop 2j aus Fig. 2 erzeugt wird. Wenn diese Bedingung erfüllt ist, schreitet der Ablauf mit Schritt 46 fort, ansonsten folgt Schritt 41.

In Schritt 46 wird ein interner Refreshbetrieb mit Kurzzeit­ periode ausgeführt. Genauer gesagt, ein Selbst-Refresh unter Benutzung des Refresh-Taktsignals /REFS mit einer kurzen Periode Pc wird für alle Zeilen (vgl. Schritt 47) im Speicherzellenfeld ausgeführt. Genauer gesagt, die Steuerschaltung 32 aus Fig. 2 legt ein Schaltsteuersignal SW an den Selektor 31 an, zum Aus­ wählen eines Eingabetaktsignals Φi. Der Selektor 31 reagiert auf ein angelegtes Signal SW zum Bereitstellen eines Eingabetakt­ signals Φi mit einer kurzen Periode Pc als Refresh-Taktsignal /REFS. Eine Anzahl von Taktimpulsen entsprechend der Anzahl aller Zeilen im Speicherzellenfeld wird als Refresh-Taktsignal /REFS ausgegeben.

Im Schritt 48 wird ein interner Refreshbetrieb mit langer Periode ausgeführt. Genauer gesagt, während des Zeitraums vom Zeitpunkt t36 bis t37 erzeugt die Steuerschaltung 32 aus Fig. 2 ein Schalt­ steuersignal SW für den Selektor 31, zum Auswählen eines Ausgabe­ taktsignals Φm aus dem letzten Flip-Flop 2m. Daher stellt der Selektor 31 ein Taktsignal Φm mit einer langen Periode Ps als Refresh-Taktsignal /REFS bereit. Als Ergebnis wird ein Selbst- Refresh unter Benutzung eines Refresh-Taktsignals /REFS mit einer langen Periode Ps (beispielsweise 250 µs) für das Speicherzellen­ feld wiederholt.

Im Schritt 49 wird ein Anstieg des Signals /CAS erkannt. Wenn das Signal /CAS hohen Pegel erreicht, wird ein externer Befehl (ex­ terne Anforderung) zur Beendigung eines Selbst-Refresh-Modus er­ kannt, und der Ablauf geht zu Schritt 50 aus Fig. 4.

Wie in Fig. 4 gezeigt, wird im Schritt 50 ein interner Refresh mit kurzer Periode erneut ausgeführt, Genauer gesagt, während des zweiten konzentrierten Refresh-Zeitraums Tc2 nach dem Zeitpunkt t38 erzeugt die Steuerschaltung 32 aus Fig. 2 ein Schaltsteuer Signal SW an die Auswahlschaltung 31 zum Auswählen eines Ein­ gabetaktsignals Φi mit einer kurzen Periode Pc. Die Auswahl­ schaltung 31 reagiert auf ein angelegtes Schaltsteuersignal SW zum Erzeugen eines Taktsignals Φi als Refresh-Steuersignal /REFS. Als Ergebnis wird ein Selbst-Refresh unter Benutzung des Selbst- Refresh-Taktsignals /REFS mit einer kurzen Periode Pc für alle Zeilen (siehe Schritt 51) im Speicherzellenfeld durchgeführt.

Im Schritt 52 wird die Erzeugung eines Taktsignals Φi aus dem Oszillator 11 gestoppt. Im Schritt 53 wird der aus den Flip-Flops 21-2m gebildete Binarzähler zurückgesetzt. Genauer gesagt, ein Resetsignal RS wird vom Steuerkreis 32 gemäß Fig. 2 angelegt, wodurch alle Flip-Flops 21-2m zurückgesetzt werden. Nach dem Zeitpunkt t39 kehrt der DRAM zum normalen Betriebsmodus zurück.

Bei der Ausführungsform gemäß Fig. 1 wird ein konzentrierter Refresh im ersten Zeitraum Tc1 und im letzten Zeitraum Tc während des Selbst-Refresh-Zeitraums Ts durchgeführt. Bei einer weiteren Ausführungsform, die nachfolgend erläutert wird, wird ein kon­ zentrierter Refresh nur in einem dieser Zeiträume durchgeführt.

Fig. 5 ist ein Zeitablaufdiagramm zum Beschreiben eines Selbst- Refresh-Betriebs gemäß einer weiteren Ausführungsform. Wie in Fig. 5 gezeigt, wird ein Selbst-Refresh unter Benutzung eines Refreshtaktsignals /REFS mit einer kurzen Periode Pc für das Speicherzellenfeld durchgeführt, nur während des ersten Zeitraums Tc1 im Selbst-Refresh-Zeitraum Ts.

Fig. 6 ist ein Zeitablaufdiagramm zum zum Beschreiben eines Selbst- Refresh-Betriebs zur Verdeutlichung des Erfindungshintergrundes. Wie in Fig. 6 gezeigt, wird ein selbst-Refresh unter Benutzung eines Refresh-Taktsignals /REFS mit einer kurzen Periode Tc für das Speicherzellenfeld durchgeführt, während des letzten Zeitraums Tc2 im Selbst-Refresh-Zeitraum Ts.

Es wird darauf hingewiesen, daß die in der Fig. 5 be­ schriebene Ausführungsform durch Vereinfachen oder Verringern der in den Fig. 3 und 4 geschilderten Prozeduren erreicht werden kann. Bei der in Fig. 5 gezeigten Ausführungsform erzeugt die Steuerschaltung 32 aus Fig. 2 ein Schaltsteuersignal SW für den Selektor 31 zum Auswählen eines Eingabetaktsignals Φi während des Zeitraums Tc1 zwischen den Zeitpunkten t15 und t16. Daher kann ein konzentrierter Refresh während des Zeitraums Tc1 ausge­ führt werden, da der Selektor 31 ein Taktsignal Φi mit einer kurzen Periode Pc als Refresh-Steuersignal /REFS bereitstellt. Während des Zeitraums t16 bis t17 erzeugt die Steuerschaltung 32 ein Schaltsteuersignal SW für den Selektor 31 zum Auswählen eines Taktsignals Φm mit einer langen Periode Ps. Ein Selbst-Refresh Betrieb mit normaler Geschwindigkeit wird während dieses Zeit­ raums durchgeführt (von Zeitpunkt t16 bis t17), da der Selektor 31 ein Refresh-Steuersignal /REFS mit einer langen Periode Ps bereitstellt. Zum Zeitpunkt t17 steigen die Signale /RAS und /CAS an, wodurch ein Selbst-Refresh-Zeitraum Ts beendet wird.

Bei dem in Fig. 6 gezeigten Zeitablaufdiagramm erzeugt die Steuerschaltung 32 aus Fig. 2 ein Schaltsteuersignal SW für den Selektor 31 zum Auswählen eines Taktsignals Φm mit einer langen Periode Ps während des Zeitraums zwischen den Zeitpunkten t24 bis t25. Daher wird ein Selbst-Refresh mit normaler Geschwindigkeit während dieses Zeitraums (t24 bis t25) ausgeführt, da der Selek­ tor 31 ein REfresh-Steuersignal /REFS mit einer langen Periode Ps bereitstellt. Nach dem Zeitpunkt t25 im konzentrierten Refresh- Zeitraum Tc2 stellt die Steuerschaltung 32 ein Schaltsteuersignal SW für den Selektor 31 bereit, zum Auswählen eines Eingabetakt­ signals Φi mit einer kurzen Periode Pc. Daher wird ein konzen­ trierter Refresh während des Zeitraums Tc2 ausgeführt, da der Selektor 31 ein Refresh-Taktsignal /REFS mit einer kurzen Periode Pc erzeugt.

Bei den in den Fig. 1 und 5 gezeigten Ausführungsformen wird ein Refreshbetrieb für alle Zeilen (beispielsweise 256 Zeilen) im Speicherzellenfeld während des ersten Zeitraums Tc1 und/oder im letzten Zeitraum Tc2 des Selbst-Refresh-Zeitraums Ts durchgeführt, wodurch verhindert werden kann, daß das Refreshin­ tervall des Speicherfeldes signifikant ein vorgegebenes Refresh­ intervall (die in Fig. 12 gezeigte Zeitlänge ΔT0) übersteigt. Da ein konzentrierter refresh unmittelbar nach dem Anfang und/oder unmittelbar vor dem Ende eines Selbst-Refresh durchgeführt wird, kann eine Zeile (die letzte Zeile) im Speicherzellenfeld wieder­ aufgefrischt werden, ohne daß die Zeitlänge ΔT0 signifikant überschritten wird. Da gespeicherte Daten effizient aufrechter­ halten werden können, muß das Zeitintervall vom Zeitpunkt t2 bis t4, wie in Fig. 12 gezeigt, nicht durch eine externe Schaltung gesteuert (überwacht) werden.

Claims (6)

1. Dynamische Speichervorrichtung für wahlfreien Zugriff mit einem Speicherzellenfeld (1) mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen,
einer Selbstrefresheinrichtung mit
einer Zeitgebereinrichtung (20), die in Antwort auf den Ablauf einer vorbestimmten Zeitlänge (Tw1), während der ein externer Refreshbefehl nicht anliegt, einen Kurzzeitrefresh (46) zum Durchführen eines Refreshzyklus zum Wiederauffrischen aller Speicherzellenzeilen in einer vor­ bestimmten kurzen Zeit (Tc1) und einen Langzeitrefresh (48) zum Durchführen mindestens eines Refreshzyklus zum Wiederauffri­ schen der Speicherzellenzeilen in einer vorbestimmten langen Zeit, die länger als die vorbestimmte kurze Zeit ist, nach dem Ablauf der vorbestimmten kurzen Zeit (Tc1), durchführt.

2. Dynamische Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß einer Steuereinrichtung (32) in der Zeitge­ bereinrichtung (20) ein CBR-Signal von einer CBR-Erkennungs­ vorrichtung (14) zugeführt wird und daß nach Ausbleiben eines weiteren CBR-Signals während der vorbestimmten Zeitlänge (Tw1) der Kurzzeitrefresh (46) eingeleitet wird.

3. Dynamische Speichervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß ein zweiter Kurzzeitrefresh (50) zum Durchführen eines Refreshzyklus in Antwort auf ein extern ange­ legtes Refresh-Beendigungssignal erfolgt zum Wiederauffrischen aller Speicherzellenzeilen des Speicherzellenfeldes (1) in ei­ ner zweiten vorbestimmten kurzen Zeit (Tc2), die kürzer als die vorbestimmte lange Zeit ist.

4. Dynamische Speichervorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
einen Oszillator (11) zum Erzeugen eines Kurzperioden-Taktsi­ gnals (Φi) mit einer vorbestimmten kurzen Periode,
einen Binärzähler (21-2m) zum Erzeugen eines Langperioden- Taktsignals (Φm) mit einer vorbestimmten langen Periode die länger als die vorbestimmte kurze Periode ist,
eine Auswahlvorrichtung (31), die das Kurzperioden-Taktsignal (Φi) und das Langperioden-Taktsignal (Φm) empfängt und die auf die Steuereinrichtung (32) reagiert, zum Ausgeben des Kurzperi­ oden-Taktsignals (Φi) in einer vorbestimmten kurzen Zeit (Tc1) und zum Ausgeben des Langperioden-Taktsignals (Φm) nach Ablauf der vorbestimmten kurzen Zeit (Tc1) und
eine Refresh-Adreßerzeugungsvorrichtung (13), die auf ein von der Auswahlvorrichtung (31) ausgegebenes Taktsignal (/REFS) reagiert, zum Erzeugen eines Refresh-Adreßsignals (RFA) zum Wiederauffrischen des Speicherzellenfeldes.

5. Dynamische Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Auswahlvorrichtung (31) ferner das Kurzperioden- Taktsignal (Φi) als Reaktion auf das extern angelegte Refresh- Beendigungssignal ausgibt.

6. Dynamische Speichervorrichtung nach Ansprüche 4 oder 5, dadurch gekennzeichnet, daß die Refresh-Adreßerzeugungsvorrichtung (13) eine Refresh- Zählervorrichtung aufweist zum Zählen eines Taktsignals, das von der Auswahlvorrichtung (31) ausgegeben wird, und zum Erzeu­ gen des Refresh-Adreßsignals (RFA).