DE19753423A1 - Automatische Leistungsabsenkschaltung für Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Speichervorrich­ tung und insbesondere auf eine automatische Leistungsabsenkschal­ tung einer statischen Direktzugriffspeichervorrichtung, bei der eine automatische Leistungsabsenkfunktion in einem Normalmodus freigegeben wird, und bei der diese Funktion in einem Einbrenn­ modus in einer mit niedriger Leistung betriebenen Speichervorrich­ tung abgeschaltet wird.

Im allgemeinen wird ein Einbrennmodus an einer Speichervorrich­ tung ausgeführt, um vorzeitige Ausfälle nach Herstellen eines Substrates und Verpacken der Speichervorrichtung unabhängig von einer automatischen Leistungsabsenkfunktion auszuschließen.

In einem Einbrennmodus liegt eine hohe Spannung an, um Speicher­ zellen und benachbarte Schaltungen zu betreiben, damit dadurch eine anfällige Speichervorrichtung ausgeschlossen werden kann.

Im allgemeinen hält in einer statischen Direktzugriffspeichervor­ richtung (im folgenden als SRAM bezeichnet) in einem Einbrenn­ modus sowie in einem Normalmodus ein Gleichstrom (DC) seinen Stromfluß durch stromversorgende Elemente während eines Lese­ zyklus und eines Schreibzyklus bei, um so zu einer hohen Lei­ stungsaufnahme im SRAM zu führen. Entsprechend ist ein Weg zum Vermindern der Leistungsaufnahme im SRAM angestrebt.

In der US 4 947 487 ist ein Verfahren zum Verringern der Lei­ stungsaufnahme während eines Schreibmodus beschrieben, das vorge­ schlagen wurde, um die Forderung nach einer niedrigen Leistungs­ aufnahme zu erfüllen.

Hier wird der Zyklus zum Durchführen einer tatsächlichen Schreib­ operation nicht durch einen durch ein externes Steuersignal fest­ gelegten Schreibzyklus bestimmt, sondern durch einen Zyklus, wäh­ rend dem ein Impulssignalgenerator ein willkürliches oder belie­ biges Impulssignal erzeugt. Wenn daher ein tatsächlicher Schreib­ zyklus beendet ist, wird der Modus in einen Leistungsabsenkungs­ modus selbst während eines Schreibzyklus gemäß dem Impulssignal­ generator umgewandelt.

Entsprechend der US 4 947 479 werden mit Wortleitungen und Bitlei­ tungen verbundene Datenausgangsschaltungen abgeschaltet, nachdem ein Wortleitungs-Freigabeimpulssignal und ein Leseverstärker- Freigabeimpulssignal beendet sind, und dadurch kann eine Lei­ stungsaufnahme während des Lesezyklus vermindert werden.

Fig. 1 ist ein Blockdiagramm einer automatischen Leistungsabsenk­ schaltung, welche neulich diskutiert wurde.

In Fig. 1 empfängt ein Leistungsabsenkzeitgeber 15 eine Vielzahl von Adreßübergangserfassungssignalen (ATD1. . .ATDk) von einem Adreßübergangsdetektor 5, ein Chipwählerfassungssignal (CSD) und ein Schreibmoduserfassungssignal (WTD) von einem Chipwähl/Schreib­ modusdetektor 13 und mehrere Dateneingangserfassungssignale (DTD1. . .DTDn) von einem Datenübergangsdetektor 33, um ein Lei­ stungsabsenksignal (PD) mit einer beliebigen Impulsbreite zu erzeugen.

Fig. 2 ist ein Schaltungsdiagramm des Leistungsabsenkzeitgebers 15 in Fig. 1, und wie in dieser Zeichnung dargestellt ist, empfängt der Leistungsabsenkzeitgeber 15 die Adreßübergangserfas­ sungssignale (ATD1. . .ATDk), die Dateneingangserfassungssignale (DTD1. . .DTDn), das Chipwählerfassungssignal (CSD) bzw. das Schreibmoduserfassungssignal (WTD) über NOR-Gatter 42, 44, 46. Dann empfängt ein NAND-Gatter 48 die Ausgangssignale von den NOR-Gattern 42, 44, 46, und die Ausgangssignale von dem NAND-Gatter 48 werden in eine Impulsdehnschaltung 50 eingespeist, von welcher das Leistungsabsenksignal (PD) abhängig von irgendeinem Übergang unter den Erfassungssignalen erzeugt wird.

Wie in Fig. 1 gezeigt ist, steuert das Leistungsabsenksignal (PD) eine Dateneingangsschaltung 29 und wird in eine Vielzahl von NOR-Gattern (NOR1. . .NORn) eingespeist, um eine Vielzahl von Wort­ leitungen (WL1. . .WLn) freizugeben. Das Leistungsabsenksignal (PD) wird auch in ein NOR-Gatter 17 eingespeist, um ein Schreibschalt­ signal (SWE) zum Verbinden der Dateneingangsschaltung 29 mit einem Paar von Datenleitungen (DL, DLB) freizugeben, und außerdem zu einem NOR-Gatter 31 geliefert, um das Leseverstärker-Freigabe­ signal (SAE) zu erzeugen.

Anhand des Zeitdiagrammes von Fig. 3 werden nunmehr die Lese- und Schreiboperationen der Schaltung in Fig. 1 in Einzelheiten beschrieben.

Während eines Schreibzyklus werden ein Chipwählsignal (CSB) und ein Schreibfreigabesignal (WEB) auf einem niedrigen Pegel gehal­ ten, wie dies in Fig. 3A und 3C gezeigt ist, und ein Ausgangs­ freigabesignal (OEB) wird auf einem hohen Pegel beibehalten, wie dies in Fig. 3d veranschaulicht ist.

Wenn ein Schreibzyklus beginnt, wird zunächst das Chipwählerfas­ sungssignal (CSD) als ein hohes Impulssignal abhängig von einem Pegelübergang des Chipwählsignales (CSB) ausgegeben, wie dies in Fig. 3F gezeigt ist, und die Adreßübergangs-Erfassungssignale (ATDi:i=l. . .k) werden als ein hohes Impulssignal, wie in Fig. 3H gezeigt, abhängig von einem Übergang der Adreßbits (Ai:i=l. . .k) geliefert, wie dies in Fig. 3b gezeigt ist.

Das Schreibmodus-Erfassungssignal (WTD) wird als ein hohes Impuls­ signal, wie in Fig. 3E gezeigt, abhängig von einem Übergang zu einem niedrigen Pegel des Schreibfreigabesignales (WEB) ausgege­ ben, und die Datenerfassungssignale (DTDi:i=l. . .n) werden als ein hohes Impulssignal, wie in Fig. 3I gezeigt, abhängig von einem Übergang eines Eingangsdatenbits ausgegeben. Demgemäß wird das in Fig. 3J gezeigte Leistungsabsenksignal (PD) von dem Leistungs­ absenkzeitgeber 15 gemäß einem logischen Zustand der oben erwähnten Erfassungssignale (CSD, WTD, ATDi und DTDi) erzeugt.

Während hier das Leistungsabsenksignal (PD) auf einem niedrigen Pegel mit einer vorbestimmten Impulsbreite durch die Impulsdehn­ schaltung 50 gehalten ist, werden die gewählten Wortleitungen (WLi:i=l. . .n) freigegeben. Wenn dann das Leistungsabsenksignal (PD) einen hohen Pegel annimmt, ist der Freigabebetrieb für die Wortleitung (WLi) beendet.

Demgemäß wird die Dateneingangsschaltung 29 abgeschaltet, und das Schreibschaltsignal (SWE) nimmt einen niedrigen Pegel an, und als Ergebnis wird ein Stromfluß von der Dateneingangsschaltung 29 zu den Speicherzellen gesperrt.

Während des Lesezyklus werden das Chipwählsignal (CSB), das Schreibfreigabesignal (WEB) und das Ausgangsfreigabesignal (OEB) auf einem niedrigen, hohen bzw. niedrigen Pegel gehalten, wie dies in den Fig. 3A, 3C und 3D veranschaulicht ist.

Hier wird gemäß dem auf einem niedrigen Pegel beibehaltenen Lei­ stungsabsenksignal (PD), wie dies in Fig. 3J gezeigt ist, das Leseverstärker-Freigabesignal (SAE) als ein in Fig. 3O hohes Impulssignal während des Zyklus der vorbestimmten Impulsbreite des Leistungsabsenksignales (PD) ausgegeben.

Daher sind die gewählte Wortleitung (WLi) und der Leseverstärker 35 nach einer Verriegelungsoperation durch den Datenausgangs­ puffer 37 abgeschaltet, wenn das Leistungsabsenksignal (PD) auf den hohen Pegel übergehen soll.

Das heißt, die Schaltung in Fig. 1 schaltet eine Wortleitung in einem Einbrennmodus ab, nachdem ein Dateneinschreiben in die Speicherzellen während des Schreibzyklus ausgeführt ist, und sie schaltet die Wortleitung und den Leseverstärker ab, nachdem ein Datenlesen aus den Speicherzellen während des Lesezyklus durch­ geführt ist. Dadurch wird der Strompfad abgeschnitten, was zu einer Verringerung der Leistungsaufnahme führt.

Wenn jedoch gemäß dem Stand der Technik ein Einbrennen ausgeführt wird, um vorzeitige Ausfälle unabhängig von einer automatischen Leistungsabsenkfunktion auszuschließen, nachdem die Speichervor­ richtung gepackt ist oder eine Scheibe erzeugt ist, liegt eine hohe Spannung an der Speicherzelle mit dem in Fig. 4 gezeigten Aufbau und an Peripherieschaltungen für deren Betrieb, um so eine Anfälligkeit in einer Halbleitervorrichtung, insbesondere Fehler in einem Gateoxid eines Transistors zu verhindern. Wenn jedoch bei einer Speichervorrichtung mit einer automatischen Leistungs­ absenkfunktion ein Einbrennen lediglich während einer relativ kurzen Zeitdauer fortschreitet, wobei ein Leistungsabsenken nicht auftritt, so beeinflußt ein Einbrenneffekt lediglich einen Teil der Speicherzellen und Peripherieschaltungen, und insgesamt ist der Einbrenneffekt reduziert.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine ver­ besserte automatische Leistungsabsenkschaltung einer Speicher­ vorrichtung zu schaffen, die in der Lage ist, einen Einbrenn­ effekt beim Betrieb der Speicherzellen und Peripherieschaltungen bei einer hohen Spannung für eine relativ lange Zeit im Fall der Ausführung eines Einbrennens an der Speichervorrichtung mit einer automatischen Leistungsabsenkfunktion zu steigern.

Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung eine automatische Leistungsabsenkschaltung für eine Speichervorrich­ tung gemäß den Merkmalen des Patentanspruches 1.

Vorteilhafte Weiterbildungen der Erfindungen ergeben sich aus den Unteransprüchen.

Die Erfindung sieht also eine verbesserte automatische Leistungs­ absenkschaltung für eine Speichervorrichtung mit einem Leistungs­ absenkzeitgeber zum Erzeugen eines Leistungsabsenksignales abhän­ gig von einer Vielzahl von Adreßübergangs-Erfassungssignalen, Dateneingangs-Erfassungssignalen, einem Chipwähl-Erfassungssignal und einem Schreibmodus-Erfassungssignal vor, wobei diese automa­ tische Leistungsabsenkschaltung einen Einbrennspannungsdetektor zum Erzeugen eines Einbrennspannungs-Erfassungssignales zum Erfassen einer Einbrennspannung und zum Freigeben eines Leistungsabsenksignales umfaßt.

Der Einbrennspannungsdetektor umfaßt einen Spannungsdetektor zum wahlweisen Leiten einer Einbrennspannung abhängig von einem Steuersignal, einen Inverter zum Invertieren eines Ausgangssi­ gnales von dem Spannungsdetektor und ein Verriegelungsglied zum Verriegeln eines Ausgangssignales von dem Inverter und zum Aus­ geben des verriegelten Signales als Einbrennspannungs-Erfassungs­ signal.

Der Spannungsdetektor umfaßt erste und zweite Inverter zum sequentiellen Invertieren des Steuersignales, einen in Reihe mit einer Einbrennspanungsquelle verbundenen PMOS-Transistor zum wahl­ weisen Leiten der Einbrennspannung gemäß einem Ausgangssignal von dem ersten Inverter, eine Vielzahl von MOS-Transistoren in Reihe zu einem PMOS-Transistor, einen ersten NMOS-Transistor in Reihe mit der Vielzahl von MOS-Transistoren und einen zweiten NMOS-Transistor zum Erden eines Drainanschlusses des ersten NMOS-Transistors gemäß einem Ausgangssignal von dem zweiten Inverter im Einbrennmodus.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer Speichervorrichtung mit einer automatischen Leistungsabsenkschaltung gemäß dem Stand der Technik,

Fig. 2 ein Schaltungsdiagramm eines Leistungsabsenkzeitgebers der automatischen Leistungsabsenkschaltung in Fig. 1,

Fig. 3A bis 3O Zeitdiagramme von Schreib- und Leseoperationen in der Speichervorrichtung von Fig. 1,

Fig. 4A und 4B Schaltungsdiagramme, die den Aufbau einer Speicherzelle einer Speichervorrichtung zeigen,

Fig. 5 ein Blockdiagramm einer Speichervorrichtung mit einer automatischen Leistungsabsenkschaltung gemäß der vorliegenden Erfindung,

Fig. 6 ein Schaltungsdiagramm eines Leistungsabsenkzeitgebers der automatischen Leistungsabsenkschaltung in Fig. 5,

Fig. 7 ein Schaltungsdiagramm, das den Aufbau eines Einbrenn­ spannungsdetektors der automatischen Leistungsabsenkschaltung in Fig. 5 zeigt,

Fig. 8 einen Graph, der eine Einbrennspannungs-Erfassungskenn­ linie des Einbrennspannungsdetektors in Fig. 7 veranschaulicht,

Fig. 9A bis 9P Zeitdiagramme eines normalen Betriebsmodus einer Speichervorrichtung mit einer automatischen Leistungsabsenk­ schaltung gemäß der vorliegenden Erfindung, und

Fig. 10A bis 10P Zeitdiagramme eines Einbrennmodus einer Speichervorrichtung mit einer automatischen Leistungsabsenkschal­ tung gemäß der vorliegenden Erfindung.

Anhand der begleitenden Zeichnungen wird die automatische Lei­ stungsabsenkschaltung für eine Speichervorrichtung gemäß der vorliegenden Erfindung nunmehr näher beschrieben.

Fig. 5 ist ein Blockdiagramm einer Speichervorrichtung, die eine automatische Leistungsabsenkschaltung gemäß der vorliegenden Erfindung enthält. Wie in dieser Zeichnung dargestellt ist, ist ein Einbrennspannungsdetektor 100 zum Erfassen einer Einbrenn­ spannung in einem Einbrennmodus gemäß einem hohen Pegel eines Steuersignales (CTL) und demgemäß zum Ausgeben eines Einbrenn­ spannungs-Erfassungssignales (BIV) an einen Leistungsabsenkzeit­ geber 40 zusätzlich im Vergleich mit der herkömmlichen Schaltung von Fig. 1 vorgesehen.

Der Aufbau ist sonst identisch zu demjenigen der herkömmlichen Schaltung, mit der Ausnahme des Aufbaues des Leistungsabsenkzeit­ gebers 40 und des Einbrennspannungsdetektors 100, wie dies im Blockdiagramm von Fig. 5 veranschaulicht ist.

Fig. 6 ist ein Schaltungsdiagramm für den Leistungsabsenkzeit­ geber 40 in der Schaltung von Fig. 5. Wie in dieser Zeichnung dargestellt ist, umfaßt der Leistungsabsenkzeitgeber 40 ein NOR-Gatter 42 zum Empfangen der Vielzahl von Adreßübergangs- Erfassungssignalen (ATD1. . .ATDk), ein NOR-Gatter 44 zum Empfangen der Daten der Vielzahl von Eingangserfassungssignalen (DTD1. . .DTDn), ein NOR-Gatter 46 zum Empfangen des Chipwähl-Erfas­ sungssignales (CSD) und des Schreibmodus-Erfassungssignales (WTD), ein NAND-Gatter 48 zum NAND-Verknüpfen der Ausgangssignale von den NOR-Gattern 42, 44, 46, eine Impulsdehnschaltung 50 zum Empfangen des Ausgangssignales des NAND-Gatters 48 und ein NOR-Gatter 54 zum Empfangen eines Ausgangssignales von der Impuls­ dehnschaltung 50 und des Einbrennerfassungssignales (BIV) von dem Einbrennspannungsdetektor 100 und zum Ausgeben eines Leistungs­ absenksignales (PD) mit hohem Pegel lediglich dann, wenn weder das Ausgangssignal von der Impulsdehnschaltung SO noch das Einbrennspannungssignal (BIV) auf einem hohen Pegel ist.

Fig. 7 ist ein Schaltungsdiagramm, das den Aufbau des Einbrenn­ spannungsdetektors 100 in der Schaltung von Fig. 5 zeigt. Wie in dieser Zeichnung dargestellt ist, ist in dem Einbrennspannungs­ detektor 100 ein Ausgangsanschluß eines Inverters 101, an welchem das Steuersignal (CTL) anliegt, gewöhnlich mit dem Gate eines PMOS-Transistors 102, an dessen Source eine Versorgungsspannung (Vcc) anliegt, und dem Gate eines NMOS-Transistors 106, dessen Source mit Massespannung (Vss) beaufschlagt ist, verbunden. NMOS-Transistoren 103, 104, 105, deren Drains und Gates jeweils verbunden sind, liegen in Reihe zwischen Drain des PMOS-Transistors 102 und Drain des NMOS-Transistors 106. Ein Ausgangsanschluß eines Inverters 107, zu welchem das Ausgangssignal von dem Inverter 101 ebenfalls gespeist ist, ist mit dem Gate eines NMOS-Transistors 108 verbunden, dessen Source an Massespannung (Vss) liegt, und Drain des NMOS-Transistors 108 ist mit dem Verbindungspunkt zwischen Source des NMOS-Transistors 105 und des NMOS-Transistors 106 verbunden, und dieser Verbindungspunkt ist über einen CMOS-Inverter 109 mit einem PMOS- und einem NMOS-Transistor an ein Verriegelungsglied 110 angeschlossen, das zwei antiparallel geschaltete Inverter hat. Das Einbrennspannung-Erfassungssignal (BIV) wird von dem Verriegelungsglied 110 erzeugt.

Der Betrieb und die Vorteile der vorliegenden Erfindung mit dem oben beschriebenen Aufbau werden im folgenden in Einzelheiten erläutert.

In Fig. 5 legt die Lese/Schreibsteuerschaltung 11 nach Empfang des Chipwählsignales (CSB), eines Schreibfreigabesignales (WEB) und eines Ausgabefreigabesignales (OEB) das Chipwählsignal (CS), eine logisch invertierte Version des Chipwählsignales (CSB) an die Adreßeingangsschaltungs- sowie das Schreibfreigabesignal (WE), eine logisch invertierte Version des Schreibfreigabesignales (WEB) an die Dateneingabeschaltung 29.

Der Chipwähl/Schreibmodusdetektor 13 legt das Chipwähl-Erfassungs­ signal (CSD) und das Schreibmodus-Erfassungssignal (WTD) an den Ladungsabsenkzeitgeber 40 abhängig von dem Übergang des Chipwähl­ signales (CSB) und des Schreibfreigabesignales (WEB).

Die Adreßeingangsschaltung 1 empfängt eine Vielzahl von Adreßbits (A1. . .Ak) und liefert demgemäß eine Adresse an den Zeilendeco­ dierer 3 und den Spaltendecodierer 7.

Der Adreßübergangsdetektor 5 liefert die Vielzahl von Adreßüber­ gangs-Erfassungssignalen (ATD1. . .ATDk) zu dem Leistungsabsenk­ zeitgeber 40.

Der Zeilendecodierer 3 legt eine Vielzahl von Zeilendecodier­ signalen über eine entsprechende Vielzahl von Invertern (I1. . .In) an eine entsprechende Vielzahl von NOR-Gattern (NOR1. . .NORn).

Jedes der NOR-Gatter (NOR1. . .NORn) empfängt auch das Leistungs­ absenksignal (PD) von dem Leistungsabsenkzeitgeber 40, um eine entsprechende Wortleitung der Vielzahl von Wortleitungen (WL1. . .WLn) anzusteuern, die jeweils mit einer Vielzahl von Speicherzellen (MC11. . .MC1m, . . .,MCnl. . .MCnm: im folgenden "MC11. . .MCnm") verbunden sind.

Der Spaltendecodierer 7 erzeugt eine Vielzahl von Spaltenwähl­ signalen (CSL1. . .CSLm), die an die Gates einer entsprechenden Vielzahl von Paaren von Spaltenwähltransistoren (N1/N1B. . .Nm/NmB) gelegt sind, welche zwischen einer entsprechenden Vielzahl von Paaren von Bitleitungen (BL1/BL1B. . .BLm/BLmB) und einem Paar von Datenleitungen (DL/DLB) verbunden sind.

Die Datenbits des Paares von Datenleitungen (DL/DLB) werden zu dem Leseverstärker 35 übertragen, der gemäß dem Leseverstärker- Freigabesignal (SAE) gesteuert ist.

Ein Paar von Leseverstärker-Ausgangssignalen (SAO/SAOB) wird zu einem Dateneingangs/Ausgangsbus 39 durch einen Datenausgabepuffer 37 übertragen.

Das Leseverstärker-Freigabesignal (SAE) wird von dem NOR-Gatter 31 nach Empfang des Leistungsabsenksignales (PD) und des Schreib­ freigabesignales (WE) erzeugt.

Das Schreibfreigabesignal (WE) liegt an einem NOR-Gatter 17 über einen Inverter 19, und das NOR-Gatter 17 empfängt das invertierte Schreibfreigabesignal (WE) und das Leistungsabsenksignal (PD), um das Schreibschaltsignal (SWE) zu erzeugen, das den Gates des Paa­ res von Wähltransistoren 21/23 zugeführt ist, die zwischen dem Paar von Datenleitungen (DL/DLB) und einem Paar von Dateneingabe­ leitungen (DIN/DINB) angeschlossen sind.

Eingespeiste Datenbits von der Dateneingabeschaltung 29 werden über ein Paar von Invertern 25/27 auf das Paar von Dateneingabe­ leitungen (DIN/DINB) gebracht.

Der Datenübergangsdetektor 33 erzeugt die Vielzahl von Datenein­ gabe-Erfassungssignalen (DTD1. . .DTDn), die dem Leistungsabsenk­ zeitgeber 40 abhängig von einem Übergang in den eingegebenen Datenbits in der Dateneingabeschaltung 29 gespeist sind.

Die Fig. 9A bis 9P sind Zeitdiagramme eines Normalmodusbetrie­ bes, und die Fig. 10A bis 10P sind Zeitdiagramme eines Ein­ brennmodusbetriebes einer Speichervorrichtung, die die automa­ tische Leistungsabsenkschaltung gemäß der vorliegenden Erfindung enthält. Gemäß diesen Zeichnungen sind während der Schreib- und Lesezyklen die Pegel der Erfassungssignale (ATD, DTD, CSD, WTD) und des vom Leistungsabsenkzeitgeber erzeugten Leistungsabsenk­ signales (PD) gemäß des Einbrennspannungs-Erfassungssignales (BIV), das von dem Einbrennspannungsdetektor 100 ausgegeben ist, gesteuert, und demgemäß sind Dateneingabe und -ausgabe hinsicht­ lich der Speicherzellen (MC11. . .MCnm) gesteuert.

Da in einem Normalmodus, in welchem Ausführung der Zeitoperation erfolgt, wie dies in Fig. 9 gezeigt ist, der Einbrennspannungs­ detektor 100 ein Hochpegel-Steuersignal (CTL) empfängt, nimmt ein Ausgangssignal von dem Inverter 101 einen niedrigen Pegel an, um den PMOS-Transistor 102 einzuschalten und den NMOS-Transistor 106 auszuschalten.

Demgemäß liefert der Inverter 109 mit den PMOS- und NMOS-Transi­ storen ein Hochpegelsignal, wenn eine normale Versorgungsspannung (Vcc) anliegt, und das Verriegelungsglied 110, in welchem zwei Inverter, die den hohen Pegel des Signales empfangen, antiparal­ lel verbunden sind, liefert einen niedrigen Pegel des Einbrenn­ spannungs-Erfassungssignales (BIV), wie dies in Fig. 9P gezeigt ist, welches seinerseits in den Leistungsabsenkzeitgeber 40 einge­ geben wird.

In dem Fall eines Einbrennmodus, in welchem die in Fig. 10 gezeigte Zeitgeberoperation ausgeführt wird, nimmt, da der Ein­ brennspannungsdetektor 100 einen hohen Pegel des Steuersignales (CTL) empfängt, ein Ausgangssignal von dem Inverter 101 einen niedrigen Pegel an, um den PMOS-Transistor 102 einzuschalten und den NMOS-Transistor 106 auszuschalten. Außerdem wird der NMOS-Transistor 108 gemäß dem Hochpegel-Ausgangssignal von dem Inver­ ter 107, der das Ausgangssignal von dem Inverter 101 empfängt, eingeschaltet. Entsprechend wird die über den PMOS-Transistor 102 anliegende Einbrennspannung (Vcc) sequentiell durch die Reihen­ schaltung der NMOS-Transistoren 103 bis 105 reduziert, und die reduzierte, sich ergebende Spannung liegt an dem Inverter 109 einschließlich den PMOS- und NMOS-Transistoren. Wenn, wie in Fig. 8 gezeigt ist, die Einbrennspannung (Vcc) graduell anwächst und schließlich die an dem Inverter 109 liegende Spannung einen vorbestimmten Pegel erreicht, beginnt die Einschaltgröße des NMOS-Transistors des Inverters 109 anzuwachsen, und wenn dann die an dem Inverter 109 anliegende Einbrennerfassungsspannung einen beliebigen Schwellenwertpegel erreicht, der für ein Ansteuern eines logischen Gatters ausreichend ist, wird ein Hochpegel- Einbrennspannungs-Erfassungssignal (BIV) von dem Verriegelungs­ glied 110 erzeugt, wie dies in Fig. 10P gezeigt ist und zu dem Leistungsabsenkzeitgeber 40 ausgegeben.

Die Einschaltgröße des NMOS-Transistors 108 ist kleiner als die­ jenige des NMOS-Transistors 106.

Der in Fig. 6 gezeigt Leistungsabsenkzeitgeber 40 empfängt das Hochpegel-Einbrennspannungs-Erfassungssignal (BIV) über einen Eingangsanschluß des NOR-Gatters 54 und ein Ausgangssignal von der Impulsdehnschaltung 50 über den anderen Eingangsanschluß des NOR-Gatters 54, um das Leistungsabsenksignal (PD) zu erzeugen.

Die Adreßübergangs-Erfassungssignale (ATD1. . .ATDk) werden in das NOR-Gatter 42 eingespeist, und die Dateneingangs-Erfassungssi­ gnale (DTD1. . .DTDn) werden in das NOR-Gatter 44 eingespeist, und das Chipwähl-Erfassungssignal (CSD) und das Schreibmodus-Erfas­ sungssignal (WTD) werden in das NOR-Gatter 46 eingegeben. Die Ausgangsanschlüsse der NOR-Gatter 42, 44, 46 sind mit dem Ein­ gangsanschluß des NAND-Gatters 48 verbunden, und der Ausgangs­ anschluß des NAND-Gatters 48 ist an den Eingang der Impulsdehn­ schaltung 50 angeschlossen.

Demgemäß wird das von dem NOR-Gatter 54 ausgegebene Leistungs­ absenksignal (PD) mit einem Effektivwert, wie in Fig. 9J ge­ zeigt, lediglich in einem Normalmodusbetrieb erzeugt, in welchem ein Niederpegel-Einbrennspannungs-Erfassungssignal (BIV) von dem Einbrennspannungsdetektor 100 angelegt ist.

Die Fig. 9A bis 9P sind Zeitdiagramme eines Normalmodusbetrie­ bes einer Speichervorrichtung mit einer automatischen Leistungs­ absenkschaltung gemäß der vorliegenden Erfindung.

Wenn während der Lese- und Schreibzyklen der Einbrennspannungs­ detektor 100 ein Niederpegel-Steuersignal (CTL) empfängt, liefert er ein Einbrennspannungs-Erfassungssignal (BIV) von niedrigem Zustand, wie in Fig. 9P dargestellt, zu dem Leistungsabsenkzeit­ geber 40.

Hier gibt der Leistungsabsenkzeitgeber 40 das in Fig. 9J gezeigt Leistungsabsenksignal (PD) gemäß dem logischen Zustand der Erfas­ sungssignale (ATD, DTD, CSD, WTD) ab, da das NOR-Gatter 54 auf das Ausgangssignal von der Impulsdehnschaltung 50 anspricht.

Während demgemäß das Leistungsabsenksignal (PD) auf dem niedrigen Pegel mit einer vorbestimmten Impulsbreite durch die Impulsdehn­ schaltung 50 in dem Leistungsabsenkzeitgeber 40 gehalten ist, wird die gewählte Wortleitung (WLii=l. . .n) freigegeben, das die Dateneingabeschaltung 29 mit dem Paar von Datenleitungen (DL/DLB) verbindende Schreibschaltsignal (SWE) wird freigegeben, das Lese­ verstärker-Freigabesignal (SAE) wird erzeugt, und die Datenein­ gabeschaltung 29 wird gesteuert.

Wenn dann das Leistungsabsenksignal (PD) einen hohen Pegel an­ nimmt, werden die Wortleitung (WL), die Dateneingabeschaltung 29 oder der Leseverstärker 35 abgeschaltet. Als ein Ergebnis wird während des Schreibzyklus ein Stromfluß von der Speicherzelle zu der Dateneingabeschaltung 29 gesperrt, und während des Lesezyklus wird ein Stromfluß von der Speicherzelle zu dem Leseverstärker 35 gesperrt.

Der Normalmodusbetrieb der Halbleiterspeichervorrichtung, die die erfindungsgemäße automatische Leistungsabsenkschaltung enthält, wird in gleicher Weise wie beim Stand der Technik ausgeführt, wie dies in den Zeitdiagrammen von Fig. 3 gezeigt ist.

Die Fig. 10A bis 10P sind Zeitdiagramme eines Einbrennmodus­ betriebes der Speichervorrichtung mit der erfindungsgemäßen auto­ matischen Leistungsabsenkschaltung.

Der Einbrennspannungsdetektor 100 empfängt einen hohen Pegel des Steuersignales (CTL) während der Schreib- und Lesezyklen und er­ zeugt einen hohen Pegel des Einbrennspannungs-Erfassungssignales (BIV), wie dies in Fig. 10P gezeigt ist, für den Leistungsabsenk­ zeitgeber 40.

Hier empfängt in dem Leistungsabsenkzeitgeber 40 das NOR-Gatter 54 das Hochpegel-Einbrennspannungs-Erfassungssignal (BIV), um ein Niederpegel-Leistungsabsenksignal (PD) beizubehalten, wie dies in Fig. 10J gezeigt ist.

Demgemäß wird während des Schreibzyklus das Wortleitungssignal (WLi;i=l. . .n) von den NOR-Gattern (NOR1. . .NORn) gemäß dem von dem Zeilendecodierer 3 gelieferten Zeilendecodiersignal als ein Hoch­ pegelsignal, wie in Fig. 10K gezeigt, während eines Übergangs­ zyklus einer Adresse (Ai;i=l. . .n) erzeugt, wie dies in Fig. 10B gezeigt ist. Das NOR-Gatter 17 erzeugt ein Hochpegel-Schreib­ schaltsignal (SWE), das in Fig. 10N gezeigt ist, gemäß dem Aus­ gangssignal von dem Inverter 19, der das Schreibfreigabesignal (WE; die invertierte Version des in Fig. 10C gezeigten Signales WEB) invertiert, das von der Lese/Schreib-Steuerschaltung 11 erzeugt ist. Dadurch liegen die oben erzeugten Signale an den Gates des Paares von Transistoren 21, 23, die zwischen einem Paar von Dateneingangsleitungen (DIN/DINB) und dem Paar von Datenlei­ tungen (DL/DLB) geschaltet sind, und das NOR-Gatter 31, das das Schreibfreigabesignal (WE) empfängt, erzeugt einen niedrigen Pegel des Leseverstärker-Freigabesignales (SAE), wie dies in Fig. 100 gezeigt ist, um den Leseverstärker 35 abzuschalten.

Der Spaltendecodierer 7 empfängt ein Ausgangssignal von der Adreßeingabeschaltung 1 und erzeugt eine Vielzahl von Spalten­ wählsignalen (CSL1. . .CSLn), um diese an die Gates der Vielzahl der Paare von Spaltenwähltransistoren (N1/N1B. . .Nm/NmB) zu legen, die zwischen der Vielzahl der Paare von Bitleitungen (BL1/BLB1. . .BLm/BLBm) und dem Paar von Datenleitungen (DL/DLB) angeschlossen sind.

Da demgemäß die gewählte Wortleitung (WLi;i=l. . .n) und das Schreibschaltsignal (SWE), wie in den Fig. 10K und 10N ge­ zeigt, auf einem hohen Pegel gehalten werden, führen einige der Speicherzellen und Peripherieschaltungen eine Schreiboperation während einer erforderlichen Zeit gemäß der Hochpegel-Einbrenn­ spannung (BIV) durch.

Während des Lesezyklus werden die Wortleitungssignale (WLi;i=l. . .n) von den NOR-Gattern (NOR1. . .NORn) gemäß dem Zeilen­ decodiersignal, das von dem Zeilendecodierer 3 erzeugt ist, als ein Hochpegelsignal während eines Überganges einer Adresse (Ai;i=l. . .n) geliefert, und das NOR-Gatter 17 erzeugt ein Nieder­ pegel-Schreibschaltsignal (SWE), wie dies in Fig. 10N gezeigt ist, gemäß dem Ausgangssignal von dem Inverter 19, das eine invertierte Version des Schreibfreigabesignales (WE; die inver­ tierte Version von WEB, gezeigt in Fig. 10C) ist, das von der Lese/Schreibsteuerschaltung 11 erzeugt ist. Dadurch liegen die oben erzeugten Signale an den Gates des Paares von Transistoren 21, 23, die zwischen dem Paar von Dateneingabeleitungen (DIN/DINB) und dem Paar von Datenleitungen (DL/DLB) verbunden sind, und das NOR-Gatter 31, das das Schreibfreigabesignal (WE) empfängt, erzeugt einen hohen Pegel des Leseverstärker-Freigabe­ signales (SAE), wie dies in Fig. 100 gezeigt ist, um den Lese­ verstärker 35 freizugeben.

Der Spaltendecodierer 7 empfängt ein Ausgangssignal von der Adreßeingabeschaltung 1 und erzeugt eine Vielzahl von Spalten­ wählsignalen (CSL1. . .CSLn), um diese an die Gates der Vielzahl der Paare von Spaltenwähltransistoren (N1/N1B. . .Nm/NmB) zu legen, die zwischen den Paaren von Bitleitungen (BL1/BLB1. . .BLm/BLBm) und dem Paar von Datenleitungen (DL/DLB) verbunden sind.

Da demgemäß das gewählte Wortleitungssignal (WLi;i=l. . .n) und das Schreibschaltsignal (SWE), wie in den Fig. 10K und 10N ge­ zeigt, auf einem hohen Pegel gehalten sind, führen einige der Speicherzellen und Peripherieschaltungen eine Leseoperation gemäß der Hochpegel-Einbrennspannung (BIV) durch.

Das heißt, wenn in einem Einbrennmodus eine Spannung mit mehr als einem vorbestimmten Pegel an dem Einbrennspannungsdetektor 100 anliegt, beurteilt dies der Einbrennspannungsdetektor 100 als die Einbrennspannung und erzeugt ein in Fig. 10P gezeigtes Hoch­ pegel-Einbrennspannungs-Erfassungssignal (BIV). Dadurch wird eine automatische Leistungsabsenkfunktion gestoppt, jedoch kann der Einbrenneffekt durch das Betriebsverhalten der Schreib/Leseopera­ tionen von einigen der Speicherzellen und der Peripherieschaltun­ gen für eine ausreichende Zeit gesteigert werden.

Wie oben in Einzelheiten beschrieben ist, wird in einem Normal­ modus eine Wortleitung nach einem Dateneinschreiben in die Spei­ cherzelle während des Schreibzyklus abgeschaltet, und dadurch werden Daten in der Speicherzelle während des Lesezyklus gelesen, und sodann werden die Wortleitung und der Leseverstärker abge­ schaltet. Folglich wird ein Strompfad gestoppt, was zu einer Verminderung in der Leistungsaufnahme führt.

Wenn weiterhin die Speichervorrichtung mit der automatischen Leistungsabsenkschaltung gemäß der vorliegenden Erfindung in einem Einbrennmodus betrieben ist, liegt unabhängig von einer automatischen Leistungsabsenkfunktion eine Hochpegelspannung für eine lange Zeit an, um Schreib/Lesezyklen durchzuführen. Dadurch können vorzeitige Ausfälle der Speichervorrichtung ausgeschlossen werden, und die Zuverlässigkeit des fertigen Produktes kann ge­ steigert werden.

In einer Speichervorrichtung mit einem Leistungsabsenkzeitgeber zum Erzeugen eines Leistungsabsenksignales zur Steuerung eines Eingabe/Ausgabebetriebes einer Speicherzelle abhängig von einer Vielzahl von Adreßübergangs-Erfassungssignalen, Dateneingabe- Erfassungssignalen, einem Chipwähl-Erfassungssignal und einem Schreibmodus-Erfassungssignal umfaßt eine verbesserte automatische Leistungsabsenkschaltung für die Speichervorrichtung einen Ein­ brennspannungsdetektor zum Erzeugen eines Einbrennspannungs- Erfassungssignales, um ein Leistungsabsenksignal anzusteuern, wenn eine Einbrennspannung einen vorbestimmten Pegel erreicht, und sie hat die Wirkung, daß ein Einbrenneffekt gesteigert werden kann, indem die Speicherzellen und die Peripherieschaltungen bei einer Hochpegelspannung für eine relativ lange Zeit betrieben sind, wenn ein Einbrennen an der Speichervorrichtung mit einer automatischen Leistungsabsenkfunktion durchgeführt wird.

Claims (9)

1. Automatische Leistungsabsenkschaltung für eine Speichervor­ richtung mit einem Leistungsabsenkzeitgeber (40) zum Erzeugen eines Leistungsabsenksignales zur Steuerung einer Dateneingabe-/- Ausgabeoperation einer Speicherzelle (MC11, . . .) abhängig von einer Vielzahl von Adreßübergangs-Erfassungssignalen, Datenein­ gabe-Erfassungssignalen, einem Chipwähl-Erfassungssignal und einem Schreibmodus-Erfassungssignal, gekennzeichnet durch einen Einbrennspannungsdetektor (100) zum Erzeugen eines Einbrenn­ spannungs-Erfassungssignales, um ein Leistungsabsenksignal anzu­ steuern, wenn eine an der Speichervorrichtung (MC11, . . .) anlie­ gende Einbrennspannung einen vorbestimmten Pegel erreicht.

2. Automatische Leistungsabsenkschaltung nach Anspruch 1, da­ durch gekennzeichnet, daß der Einbrennspannungsdetektor (100) einen niedrigen Pegel des Einbrennspannungs-Erfassungssignales in einem Normalmodusbetrieb der Speichervorrichtung und einen hohen Pegel des Einbrennspannungs-Erfassungssignales in einem Einbrenn­ modusbetrieb der Speichervorrichtung erzeugt.

3. Automatische Leistungsabsenkschaltung nach Anspruch 2, da­ durch gekennzeichnet, daß der Einbrennspannungsdetektor (100) aufweist:
einen Spannungsdetektor (101 bis 108) zum selektiven Durchlassen eines Einbrennspannungspegels gemäß einem Steuersignal,
einen Inverter (109) zum Invertieren eines Ausgangssignales von dem Spannungsdetektor (101 bis 108), wenn das Ausgangssignal einen vorbestimmten Pegel erreicht, und
ein Verriegelungsglied (110) zum Verriegeln eines Ausgangssigna­ les von dem Inverter (109) und zum Ausgeben eines Einbrennspan­ nung-Erfassungssignales.

4. Automatische Leistungsabsenkschaltung nach Anspruch 3, da­ durch gekennzeichnet, daß der Spannungsdetektor (101 bis 108) den Einbrennspannungspegel erfaßt, wenn das Steuersignal einen hohen Pegel annimmt und ein Einbrennmodusbetrieb der Speichervorrich­ tung eingestellt ist.

5. Automatische Leistungsabsenkschaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Spannungsdetektor (101 bis 108) aufweist:
erste und zweite Inverter (101, 107) in Reihe zum sequentiellen Invertieren des Steuersignales,
einen PMOS-Transistor (102), der in Reihe mit einer Einbrenn­ spannungsquelle (Vcc) geschaltet ist, um selektiv die Einbrenn­ spannung gemäß einem Ausgangssignal von dem ersten Inverter (101) passieren zu lassen,
eine Vielzahl von MOS-Transistoren (103 bis 105), die als Wider­ stände in Reihe geschaltet sind,
einen ersten NMOS-Transistor (106), der in Reihe zwischen der Vielzahl von MOS-Transistoren (103 bis 105) und Masse (Vss) geschaltet ist, und
einen zweiten NMOS-Transistor (108) zum Erden eines Drainan­ schlusses des ersten NMOS-Transistors (106) gemäß einem Ausgangs­ signal von dem zweiten Inverter (107) in einem Einbrennmodus (Fig. 7).

6. Automatische Leistungsabsenkschaltung nach Anspruch 5, da­ durch gekennzeichnet, daß eine Einschaltgröße des ersten NMOS-Transistors (102) größer ist als diejenige des zweiten NMOS-Transistors (106).

7. Automatische Leistungsabsenkschaltung nach Anspruch 4, da­ durch gekennzeichnet, daß die Vielzahl von MOS-Transistoren (103 bis 105) NMOS-Transistoren sind, deren jeder ein Gate und ein Drain hiervon gemeinsam angeschlossen hat.

8. Automatische Leistungsabsenkschaltung nach Anspruch 4, da­ durch gekennzeichnet, daß der Inverter (109) eine Niederpegel­ spannung an das Verriegelungsglied (110) anlegt, wenn eine Aus­ gangsspannung von dem Spannungsdetektor (101 bis 108) einen vorbestimmten Pegel erreicht.

9. Automatische Leistungsabsenkschaltung nach Anspruch 4, da­ durch gekennzeichnet, daß das Verriegelungsglied (110) einen früheren Ausgangspegel beibehält, bis ein Pegel des Ausgangs­ signales von dem Inverter (109) übertragen ist.