TWI585366B - 計數裝置及計步裝置 - Google Patents

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TWI585366B
TWI585366B TW105126953A TW105126953A TWI585366B TW I585366 B TWI585366 B TW I585366B TW 105126953 A TW105126953 A TW 105126953A TW 105126953 A TW105126953 A TW 105126953A TW I585366 B TWI585366 B TW I585366B
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王政治
蔡志煒
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新唐科技股份有限公司
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    • G01—MEASURING; TESTING
    • G01C—MEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
    • G01C22/00—Measuring distance traversed on the ground by vehicles, persons, animals or other moving solid bodies, e.g. using odometers, using pedometers
    • G01C22/006—Pedometers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L1/00—Measuring force or stress, in general
    • G01L1/16—Measuring force or stress, in general using properties of piezoelectric devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Description

計數裝置及計步裝置
本發明係有關於一種計步裝置，特別是有關於一種以利用非揮發性計數器的計數裝置來計步的計步裝置。
目前有許多專利提出在鞋子底部設置壓電材料以及計步裝置，利用使用者走路時對壓電材料造成壓力而產生電能，並將所產生的電能儲存或是提供計步裝置運作所需之電能，以計算使用者走路之步數。
然而，目前習知專利所揭露的計步裝置設計中有幾個缺點，一缺點是把元件設置在空間較大的鞋墊中，但是這樣的計步器設計會遷就於鞋子，並且當更換鞋子時，便無法繼續進行計步；另一缺點是實際壓電材料所產生的電能，並不一定能足夠供給記憶體以及控制器運作，例如較耗電的實時時鐘(real time clock)，因此習知的計步裝置可能需額外加裝電池，如此會增加更換電池時的不便。
有鑑於上述習知之問題，本發明之目的在於提供一種藉由結構設計而可拆裝地設於鞋子，並利用電子元件的設計而減低所需電能的計步裝置。
根據上述之目的，本發明係提供一種計數裝置，其包含壓電感測器、整流器、非揮發性計數器、處理模組及無線通訊模組。壓電感測器受到壓力後產生電壓訊號。整流器連接壓電感測器並接收電壓訊號，整流器將電壓訊號整流為觸發訊號。非揮發性計數器連接整流器並接收觸發訊號，非揮發性計數器包含複數個非揮發性D型正反器，複數個非揮發性D型正反器是根據觸發訊號進行計數，並儲存計數資料。處理模組連接非揮發性計數器，讀取計數資料，處理模組依據計數資料計算產生計數值。無線通訊模組連接處理模組，處理模組透過無線通訊模組將計數值傳送至外部裝置。其中，壓電感測器所產生之電壓訊號是提供計數裝置運作所需之電能。
較佳者，複數個非揮發性D型正反器可包含第一非揮發性D型正反器及第二非揮發性D型正反器。第一非揮發性D型正反器具有第一時脈端、第一輸入端、第一輸出端、第一反相輸出端及第一非揮發性記憶元件，第一時脈端連接整流器，第一反相輸出端連接第一輸入端。第二非揮發性D型正反器具有第二時脈端、第二輸入端、第二輸出端、第二反相輸出端及第二非揮發性記憶元件，第二時脈端連接第一反相輸出端，第二反相輸出端連接第二輸入端。其中，第一時脈端接收觸發訊號，第一反相輸出端輸出之一第一邏輯訊號傳至第一輸入端及第二時脈端，並因此改變第一輸出端之第一邏輯狀態，且第一非揮發性記憶元件儲存第一邏輯狀態。第二非揮發性D型正反器依據第二時脈端接收之第一反相輸出端輸出之第一邏輯訊號而決定是否運作，當第一邏輯訊號是為低電位至高電位之訊號時，第二反相輸出端輸出一第二邏輯訊號，第二反相輸出端輸出之第二邏輯訊號傳至第二輸入端，並改變第二輸出端之第二邏輯狀態，且第二非揮發性記憶元件儲存第二邏輯狀態。
較佳者，計數資料可是由第一邏輯狀態及第二邏輯狀態所組成，第一邏輯狀態及第二邏輯狀態可分別表示計數資料之不同位元。
較佳者，非揮發性計數器進一步可包含讀寫控制單元，整流器包含BOR電路，第一非揮發性D型正反器進一步可包含第一讀端及第一寫端，第二非揮發性D型正反器進一步可包含第二讀端及第二寫端，讀寫控制單元依據來自BOR電路之一BOR訊號而產生一讀訊號及一寫訊號，讀訊號傳至第一讀端及第二讀端，令第一輸出端變為第一非揮發性記憶元件所儲存之第一邏輯狀態，及令第二輸出端變為第二非揮發性記憶元件所儲存之第二邏輯狀態。而於寫訊號傳至第一寫端及第二寫端時，令第一非揮發性記憶元件儲存第一輸出端當時的第一邏輯狀態，及令第二非揮發性記憶元件儲存第二輸出端當時的第二邏輯狀態。
根據上述之目的，本發明係再提供一種計步裝置，其包含踩踏部及容置部。踩踏部為片狀，並包含壓電感測器，壓電感測器受到壓力後產生電壓訊號。容置部為片狀並連接踩踏部，容置部包含處理模組、記憶體及無線通訊模組，處理模組連接壓電感測器並接收電壓訊號，每接收一次電壓訊號便增加一次計數值，並將計數值儲存於記憶體，處理模組連接無線通訊模組，且透過無線通訊模組將計數值傳送至外部裝置。
較佳者，踩踏部以及容置部可設置於鞋子中，踩踏部置於鞋子之足跟部分，容置部可彎折地連接踩踏部，並向相對於鞋子之鞋底之方向向上彎折，因而置於鞋子之內部側邊。
較佳者，踩踏部以及容置部可設置於鞋子中，踩踏部置於鞋子之足跟部分，容置部置於鞋子之足拱部分。
較佳者，踩踏部以及容置部可固定於襪子上，踩踏部置於襪子之足跟部分，容置部可彎折地連接踩踏部，並向相對於襪子之腳底之方向向上彎折，因而置於襪子之側邊。
較佳者，踩踏部以及容置部可固定於襪子上，踩踏部置於襪子之足跟部分，容置部置於襪子之足拱部分。
承上所述之本發明之計數裝置及計步裝置具有下列優點：
(1)藉由使用非揮發性D型正反器的非揮發性計數器來進行計數，以達到減低電能需求的效果。
(2)藉由將計步裝置製作成片狀，並將計步所需之元件設於其中，而達到可拆裝地用於鞋子或襪子上來計步的功效。
10‧‧‧計數裝置
11、21‧‧‧壓電感測器
12‧‧‧整流器
13‧‧‧非揮發性計數器
131‧‧‧讀寫控制單元
14、24‧‧‧處理模組
15、25‧‧‧無線通訊模組
20‧‧‧計步裝置
201‧‧‧踩踏部
202‧‧‧容置部
26‧‧‧記憶體
310‧‧‧邏輯記憶體電路
320‧‧‧寫電路
321‧‧‧第一準位移位器
322‧‧‧第二準位移位器
323‧‧‧第一緩衝器
324‧‧‧第二緩衝器
330‧‧‧非揮發性記憶元件
340‧‧‧讀電路
341、343、344‧‧‧開關
342‧‧‧電阻器
360‧‧‧控制電路
361、363、364、366、713、719、722‧‧‧反閘
362、365、711‧‧‧反及閘
712、714、715、716、718、720、721‧‧‧傳輸閘
717‧‧‧反或閘
90‧‧‧外部裝置
BE‧‧‧下電極
CK‧‧‧原始時脈訊號
CK0、CK0B、CK1、CK1B‧‧‧時脈訊號
CLK1-CLKn‧‧‧時脈端
DFF、DFF1-DFFn‧‧‧非揮發性D型正反器
D、D1-Dn‧‧‧輸入端
GND‧‧‧接地電壓
Q、Q1-Qn‧‧‧輸出端
QB、QB1-QBn‧‧‧反相輸出端
R、RB‧‧‧重置訊號
RB1-RBn‧‧‧重置端
RD‧‧‧第一讀訊號
RD1-RDn‧‧‧讀端
RDB‧‧‧第二讀訊號
TRI‧‧‧觸發訊號
TE‧‧‧上電極
VFW‧‧‧生成電壓
WR‧‧‧寫訊號
WR1-WRn‧‧‧寫端
第1圖係為本發明之計數裝置之方塊示意圖。
第2圖係為本發明之計數裝置的非揮發性計數器之示意圖。
第3圖係為本發明之非揮發性D型正反器之電路方塊示意圖。
第4圖係為本發明之計步裝置之一實施例之示意圖。
第5圖係為本發明之計步裝置之另一實施例之示意圖。
第6圖係為本發明之計步裝置之再一實施例之示意圖。
第7圖係為本發明之計步裝置之又一實施例之示意圖。
請參閱第1至3圖，第1圖係為本發明之計數裝置之方塊示意圖；第2圖係為本發明之計數裝置的非揮發性計數器之示意圖；第3圖係為本發明之非揮發性D型正反器之電路方塊示意圖。
如第1圖所示，本發明之計數裝置10包含壓電感測器11、整流器12、非揮發性計數器13、處理模組14及無線通訊模組15。
壓電感測器11可為例如壓電片，其在受力後會產生壓電效應，因此壓電感測器11受到壓力後便會產生電壓訊號。整流器12連接壓電感測器11並接收電壓訊號，整流器12會整流電壓訊號而發出令非揮發性計數器13進行計數的觸發訊號TRI。
非揮發性計數器13連接整流器12並接收觸發訊號TRI。非揮發性計數器13包含複數個非揮發性D型正反器DFF1-DFFn，複數個非揮發性D型正反器DFF1-DFFn是根據觸發訊號TRI進行計數，並儲存計數資料。進一步來說，非揮發性計數器13的計數功能是由複數個非揮發性D型正反器DFF1-DFFn的連接而達成，並且非揮發性計數器13在接收一次的觸發訊號TRI後，由非揮發性計數器13所儲存的計數資料讀出的數值會增加一。
進一步來說，一般D型正反器在未通電使用的狀況下，其內部的邏輯狀態會回歸初始狀態，並不具有記憶儲存功能。而非揮發性D型正反器，便是藉由元件的不同設計，而達到可在未通電使用的狀況下，儲存非揮發性D型正反器在通電使用時最後的邏輯狀態，因此具有記憶儲存功能。而非揮發性計數器13便是利用此一非揮發性D型正反器的功能，令其在不使用時，不須維持通電就能儲存最後一次的計數狀態，待下次壓電感測器11受壓力而要進行計數時，能就前次的計數狀態向上累加，而達到儲存計數的效果。
再者，處理模組14連接非揮發性計數器13，讀取上述的計數資料。而處理模組14便可依據所讀取的計數資料計算產生一計數值。換句話說，儲存在非揮發性計數器13中的計數資料，可能是適用於電子元件的邏輯形式，而處理模組14可讀取並對其進行計算處理，而得到為可一般辨識的數值的計數值。其中，處理模組14可為CPU、MCU或控制晶片等，但此僅為舉例，不應做為限制。
無線通訊模組15連接處理模組14，處理模組14可透過無線通訊模組15將計數值傳送至外部裝置90，或者可透過無線通訊模組15而接受外部裝置90的控制訊號。無線通訊模組15可是藉由無線射頻辨識(Radio Frequency Identification，RFID)或是近場通訊(Near Field Communication，NFC)等方式進行無線通訊，以與外部裝置90進行訊號的傳遞。
此外，壓電感測器11所產生之電壓訊號，不僅可用來增加非揮發性計數器13計數資料的數值，也可提供計數裝置10之各元件運作時所需之電能。舉例來說，計數裝置10可設有電容器以儲存電壓訊號的電能，並藉由電容提供非揮發性計數器13、處理模組14及無線通訊模組15所需之電能。因此本發明之計數裝置10不須額外安裝電池。
如第2及3圖所示，本發明之計數裝置10的非揮發性計數器13可依序包含複數個非揮發性D型正反器DFF1-DFFn。而在此為便於說明，將以兩個非揮發性D型正反器做為示例，也就是複數個非揮發性D型正反器DFF1-DFFn所包含的第一非揮發性D型正反器DFF1及第二非揮發性D型正反器DFF2。
第一非揮發性D型正反器DFF1具有第一時脈端CLK1、第一輸入端D1、第一輸出端Q1、第一反相輸出端QB1及第一非揮發性記憶元件，而第一時脈端CLK1連接上述的整流器12，第一反相輸出端QB1連接第一輸入端D1。
第二非揮發性D型正反器DFF2具有第二時脈端CLK1、第二輸入端D2、第二輸出端Q2、第二反相輸出端QB2及第二非揮發性記憶元件，而第二時脈端CLK1連接第一反相輸出端QB1，第二反相輸出端QB2連接第二輸入端D2及下一個非揮發性D型正反器的時脈端。值得一提的是，第一非揮發性D型正反器DFF1與第二非揮發性D型正反器DFF2可為相同構造的非揮發性D型正反器。
進一步地，當第一時脈端CLK1接收到是為低電位至高電位之觸發訊號TRI時，第一非揮發性D型正反器DFF1便會開始運作。如此，第一反相輸出端QB1會輸出一第一邏輯訊號(可能為邏輯「0」或邏輯「1」)，並傳至第一輸入端D1及第二時脈端CLK1。其中，非揮發性D型正反器的特性為：輸出端的邏輯狀態是依據輸入端所輸入的訊號的邏輯態，因此輸出端的邏輯狀態會與輸入端相同；反相輸出端的邏輯狀態會與輸出端相反；非揮發性記憶元件所儲存的邏輯狀態會隨著輸出端的邏輯狀態改變。也就是說，第一反相輸出端QB1輸出的第一邏輯訊號，其邏輯態會與第一輸入端D1及第一輸出端Q1相反，因此，當第一邏輯訊號傳至第一輸入端D1時，便會改變第一輸入端D1及第一輸出端Q1之第一邏輯狀態(可能為由邏輯「0」變為邏輯「1」，或是由邏輯「1」變為邏輯「0」)。而同時，第一非揮發性記憶元件便會儲存與第一輸出端Q1相同的第一邏輯狀態。
此外，更進一步來說，非揮發性記憶元件是儲存一個邏輯狀態，其並非累加儲存，並會跟著輸出端的邏輯狀態變換，也就是說非揮發性記憶元件是儲存邏輯「0」或邏輯「1」的邏輯狀態。並且因非揮發性記憶元件的特性， 其在非揮發性D型正反器不通電使用而使輸出端恢復初始狀態時，還會保有在通電使用時最後的狀態。待非揮發性D型正反器再次通電使用時，便可讀取非揮發性記憶元件的邏輯狀態(可能是邏輯「0」或邏輯「1」)，而使輸出端變為與非揮發性記憶元件相同的邏輯狀態。
就上述舉例來說，當第一反相輸出端QB1輸出之第一邏輯訊號為邏輯「1」時，第一輸入端D1接收該第一邏輯訊號，且其第一邏輯狀態因此由邏輯「0」變為邏輯「1」，而第一輸出端Q1之第一邏輯狀態也因此由邏輯「0」變為邏輯「1」。如此，第一非揮發性記憶元件便會儲存為邏輯「1」的第一邏輯狀態。反之亦然。
再者，第二非揮發性D型正反器DFF2是依據第二時脈端CLK1接收之第一反相輸出端QB1輸出之第一邏輯訊號而決定是否運作。當第一邏輯訊號是為低電位至高電位之訊號(也就是邏輯「0」至邏輯「1」之訊號)時，第二反相輸出端QB2輸出一第二邏輯訊號。第二反相輸出端QB2輸出之第二邏輯訊號傳至第二輸入端D2，並因此改變第二輸入端D2及第二輸出端Q2之第二邏輯狀態，且第二非揮發性記憶元件儲存第二邏輯狀態。
進一步來說，根據上文所述，壓電感測器11所產生之電壓訊號傳送至整流器12，整流器12對其進行整流並產生觸發訊號TRI，而因此第一非揮發性D型正反器DFF1在壓電感測器11每產生一次電壓訊號時，第一輸出端Q1之第一邏輯狀態皆會如上所述般地進行改變，也就是在邏輯「0」變與邏輯「1」之間變換。但是，第二非揮發性D型正反器DFF2是接收第一反相輸出端QB1輸出的第一邏輯訊號，且第二非揮發性D型正反器DFF2只有在第一邏輯訊號是為低電位至高電位之訊號時才進行上述運作。因此，因為第一反相輸出端QB1輸出的第一 邏輯訊號應為低電位至高電位與高電位至低電位交互發生，所以第二輸出端Q2進行邏輯狀態變化的週期會是第一輸出端Q1的2倍。第一非揮發性D型正反器DFF1與第二非揮發性D型正反器DFF2之各端點的邏輯狀態變化與電壓訊號產生次數的關係可如表一所示。
再者，上述儲存在非揮發性計數器13中的計數資料，便是由第一邏輯狀態及第二邏輯狀態所組成，第一邏輯狀態及第二邏輯狀態可分別表示計數資料之不同位元。更詳細地說，第一邏輯狀態及第二邏輯狀態是代表一個二進位數值之不同位數，其中第一邏輯狀態代表該二進位數值之第一位數，而第二邏輯狀態代表該二進位數值之第二位數。例如，參考表一，在第2次時，計數資料的二進位數值應為「10」(第一位數為第一邏輯狀態(Q1)的「0」，第二位數為第二邏輯狀態(Q2)的「1」)。
上述是藉由第一非揮發性D型正反器DFF1及第二非揮發性D型正反器DFF2來對非揮發性計數器13所做的詳細說明。如上所述，當非揮發性計數器13具有兩個非揮發性D型正反器時，其可記錄的數值最大應為(22-1)，也就是0~3。因此更進一步地來說，當非揮發性計數器13是具有n個非揮發性D型正反器DFF1-DFFn依序連接時，其可記錄的數值最大應為(2n-1)。舉例來說，當非揮發性計數器13具有三個非揮發性D型正反器時，各非揮發性D型正反器的輸出端及 反相輸出端的邏輯狀態可如表二所示。如表二所示，第三輸出端Q3進行邏輯狀態變化的週期是第二輸出端Q2的2倍，也就是第一輸出端Q1的22倍。當非揮發性計數器13具有三個非揮發性D型正反器時，其最多可記錄的數值最大為7(第8次時會歸零)，也就是(23-1)。
如此，便可根據不同的計數需求，設置不同數量的非揮發性D型正反器。例如設置20個非揮發性D型正反器時，最大計數值就可達1048575。
並且，因為第一非揮發性記憶元件儲存與第一輸出端Q1相同的第一邏輯狀態，而第二非揮發性記憶元件儲存與第二輸出端Q2相同的第二邏輯狀態，其他依序連接的非揮發性D型正反器之非揮發性記憶元件330亦同，所以處理模組14讀取非揮發性計數器13之計數資料，便是依序讀取第一非揮發性記憶元件、第二非揮發性記憶元件以及其他非揮發性D型正反器之非揮發性記憶元件所儲存的邏輯狀態。接者，處理模組14將所讀取到的計數資料組合為一個二進位數值，再對其進行轉換計算，而成為一般常用的十進位的計數值。
綜上所述，壓電感測器11在受到壓力時產生電壓訊號至整流器12，整流器12將其整流為觸發訊號TRI，複數個非揮發性D型正反器DFF1-DFFn依據觸發訊號TRI而運作，並藉由複數個非揮發性D型正反器DFF1-DFFn之非揮 發性記憶元件儲存運作後的邏輯狀態，再由處理模組14讀取而最後轉換為十進位的計數值。如此，本發明之計數裝置10便能紀錄壓電感測器11被按壓多少次，而達到計數的功效。本發明之計數裝置10例如可裝置於人體足部之配件，如鞋子或襪子等，如此在壓電感測器11被踩壓時，便能進行計數而達到計步之功能。此僅為舉例，本發明之計數裝置10不僅限應用於此。
接著，將藉由參考第3圖來進一步描述本發明之非揮發性D型正反器的一種可能的實施方式。非揮發性D型正反器DFF可包括邏輯記憶體電路310、寫電路320、非揮發性記憶元件330、讀電路340以及控制電路360。
於第3圖中，控制電路360包括反閘361、反及閘362、反閘363、反閘364、反及閘365以及反閘366。反閘361的輸入端可以從前級電路(例如控制器，未繪示)接收第一讀訊號RD。反閘361的輸出端提供該第二讀訊號RDB給邏輯記憶體電路310與讀電路340，其中第二讀訊號RDB為第一讀訊號RD的反相訊號。反及閘362的第一輸入端可以從前級電路(例如控制器，未繪示)接收原始時脈訊號CK。反及閘362的第二輸入端耦接至反閘361的輸出端，以接收第二讀訊號RDB。反及閘362的輸出端提供時脈訊號CK1B給邏輯記憶體電路310。反閘363的輸入端耦接至反及閘362的輸出端，以接收時脈訊號CK1B。反閘363的輸出端提供時脈訊號CK1給邏輯記憶體電路310，其中時脈訊號CK1為時脈訊號CK1B的反相訊號。反閘364的輸入端接收原始時脈訊號CK。反及閘365的第一輸入端耦接至反閘364的輸出端。反及閘365的第二輸入端耦接至反閘361的輸出端，以接收第二讀訊號RDB。反及閘365的輸出端提供時脈訊號CK0B給邏輯記憶體電路310。反閘366的輸入端耦接至反及閘365的輸出端，以接收時脈訊號CK0B。反閘366的輸出端提供時脈訊號CK0給邏輯記憶體電路310。
於第3圖中，邏輯記憶體電路310包括反及閘711、傳輸閘712、反閘713、傳輸閘714、傳輸閘715、傳輸閘716、反或閘717、傳輸閘718、反閘719、傳輸閘720、傳輸閘721以及反閘722。傳輸閘721的P通道閘極受控於時脈訊號CK0B。傳輸閘721的N通道閘極受控於時脈訊號CK0。傳輸閘721的第一端作為邏輯記憶體電路310的輸入端D。傳輸閘721的第二端耦接至反及閘711的第二輸入端。反及閘711的第一輸入端可以從前級電路(例如控制器，未繪示)接收重置訊號RB。傳輸閘712的第一端耦接至反及閘711的輸出端。傳輸閘712的P通道閘極受控於第一讀訊號RD。傳輸閘712的N通道閘極受控於第二讀訊號RDB。在正常操作期間與寫期間，傳輸閘712為導通。在讀期間，傳輸閘712為截止。反閘713的輸入端耦接至傳輸閘712的第二端。傳輸閘714的第一端耦接至反閘713的輸出端。傳輸閘714的第二端耦接至反及閘711的第二輸入端。傳輸閘714的P通道閘極受控於時脈訊號CK0。傳輸閘714的N通道閘極受控於時脈訊號CK0B。
傳輸閘715的第一端耦接至反及閘711的輸出端。傳輸閘715的N通道閘極受控於時脈訊號CK1。傳輸閘715的P通道閘極受控於時脈訊號CK1B。傳輸閘716的第一端耦接至反閘713的輸入端。傳輸閘716的N通道閘極受控於第一讀訊號RD。傳輸閘716的P通道閘極受控於該第二讀訊號RDB。在正常操作期間與寫期間，傳輸閘716為截止。在讀期間，傳輸閘716為導通。反或閘717的第一輸入端可以從前級電路(例如控制器，未繪示)接收重置訊號R，其中重置訊號R為重置訊號RB的反相訊號。反或閘717的第二輸入端耦接至傳輸閘715的第二端。反閘722的輸入端耦接至反或閘717的輸出端。反閘722的輸出端作為邏輯記憶體電路310的反相輸出端QB。傳輸閘718的第一端耦接至反或閘717的輸出端。傳輸閘718的第二端耦接至邏輯記憶體電路310的輸出端Q。傳輸閘718的P通道閘 極受控於第一讀訊號RD。傳輸閘718的N通道閘極受控於第二讀訊號RDB。在正常操作期間與寫期間，傳輸閘718為導通。在讀期間，傳輸閘718為截止。反閘719的輸入端耦接至傳輸閘718的第二端。傳輸閘720的第一端耦接至反閘719的輸出端。傳輸閘720的第二端耦接至反或閘717的第二輸入端與傳輸閘716的第二端。傳輸閘720的P通道閘極受控於時脈訊號CK1。傳輸閘720的N通道閘極受控於時脈訊號CK1B。
於第3圖中，寫電路320包括第一準位移位器321與第二準位移位器322。第一準位移位器321的輸入端耦接至邏輯記憶體電路310的輸出端Q。第一準位移位器321的輸出端作為寫電路320的第二輸出端Q2，以耦接至非揮發性記憶元件330的第二端(例如下電極BE)。第二準位移位器322的輸入端耦接至邏輯記憶體電路310的反相輸出端QB。第二準位移位器322的輸出端作為寫電路320的第一輸出端Q1，以耦接至非揮發性記憶元件330的第一端(例如上電極TE)。
寫電路320的實現方式並不限於第一準位移位器321與第二準位移位器322。舉例來說，在另一實施例中，寫電路320包括第一緩衝器323以及第二緩衝器324。於第3圖中，第一緩衝器323的輸入端耦接至邏輯記憶體電路310的輸出端Q。第一緩衝器323的輸出端作為寫電路320的第二輸出端Q2，以耦接至非揮發性記憶元件330的第二端(例如下電極BE)。第二緩衝器324的輸入端耦接至邏輯記憶體電路310的反相輸出端QB。第二緩衝器324的輸出端作為寫電路320的第一輸出端Q1，以耦接至非揮發性記憶元件330的第一端(例如上電極TE)。
於第3圖中，讀電路340包括開關341、電阻器342、開關343以及開關344。開關341的第一端作為讀電路340的輸出端，以耦接至邏輯記憶體電路310的輸出端Q。開關341的第二端作為讀電路340的第一輸入端，以耦接至非揮 發性記憶元件330的第一端(例如上電極TE)。電阻器342的第一端耦接至開關341的第二端。開關343的第一端耦接至電阻器342的第二端。開關343的第二端耦接至系統電壓VDD。開關344的第一端作為讀電路340的第二輸入端，以耦接至非揮發性記憶元件330的第二端(例如下電極BE)。開關344的第二端耦接至參考電壓(例如接地電壓GND)。
再者，於進行儲存程序(寫期間)前，邏輯記憶體電路310的輸出端Q是高電壓準位(例如邏輯「1」)，亦即邏輯記憶體電路310的反相輸出端QB是邏輯「0」。當系統進入待機或關機(斷電)前，非揮發性D型正反器DFF會先進行儲存程序(寫期間)，以將邏輯記憶體電路310的資訊/資料記錄於非揮發性記憶元件330。於寫期間中，寫訊號WR被拉昇至高電壓準位(例如邏輯「1」)，使得第一緩衝器323可以將輸出端Q的訊號(邏輯「1」)轉換為高寫電壓(例如生成電壓VFW)，而第二緩衝器324可以將反相輸出端QB的訊號(邏輯「0」)轉換為低寫電壓(例如接地電壓GND)。此時，第一緩衝器323所提供的電流從非揮發性記憶元件330的下電極BE流向非揮發性記憶元件330的上電極TE，使得非揮發性記憶元件330的阻態會被重置為高阻態。
完成前述儲存程序(寫期間)後，非揮發性D型正反器DFF可以進入停止供電期間。在停止供電期間，系統可以停止供電給邏輯記憶體電路310、寫電路320與讀電路340以減少功耗。至此，非揮發性D型正反器DFF已進入待機或關機狀態/模式。
當停止供電期間結束時，系統可以恢復供電給邏輯記憶體電路310、寫電路320與讀電路340。在停止供電期間結束後，所述非揮發性D型正反器DFF可以進行恢復程序(進入讀期間)，以便將非揮發性記憶元件330所儲存的 資訊寫回到邏輯記憶體電路310。於恢復程序中，讀訊號RD被拉昇至高電壓準位(例如邏輯「1」)，使得開關341、開關343與開關344為導通。由於非揮發性記憶元件330的組態為高阻態(相當於邏輯「1」)，使得邏輯記憶體電路310的輸出端Q的電壓被拉高，進而使得邏輯記憶體電路310的反相輸出端QB輸出低電壓準位(相當於邏輯「0」)。因此在讀期間結束後，邏輯記憶體電路310的輸出端Q的訊號回復為邏輯「1」，亦即反相輸出端QB的訊號回復為邏輯「0」。如此，以這樣方式設置的非揮發性D型正反器DFF，便可具有上述功能。
因此，同時參閱第2圖，非揮發性計數器13進一步可包含讀寫控制單元131，而整流器12可包含BOR電路。第一非揮發性D型正反器DFF1進一步可包含第一讀端RD1及第一寫端WR1。第二非揮發性D型正反器DFF2進一步可包含第二讀端RD2及第二寫端WR2。
讀寫控制單元131依據來自BOR電路之一BOR訊號而產生一讀訊號RD及一寫訊號WR，讀訊號RD傳至第一讀端RD1及第二讀端RD2。而因為上述的非揮發性D型正反器DFF的特性，所以讀訊號RD會令第一輸出端Q1變為第一非揮發性記憶元件所儲存之第一邏輯狀態，及令第二輸出端Q2變為第二非揮發性記憶元件所儲存之第二邏輯狀態。而於寫訊號WR傳至第一寫端及第二寫端時，令第一非揮發性記憶元件儲存第一輸出端Q1當時的第一邏輯狀態，及令第二非揮發性記憶元件儲存第二輸出端Q2當時的第二邏輯狀態。
更詳細地說，當整流器12傳送觸發訊號TRI至第一非揮發性D型正反器DFF1時，BOR電路也會傳送BOR訊號至讀寫控制單元131，而讀寫控制單元131此時會產生讀訊號RD至第一讀端RD1及第二讀端RD2，令第一輸出端Q1變為第一非揮發性記憶元件所儲存之第一邏輯狀態，及第二輸出端Q2變為第二非揮 發性記憶元件所儲存之第二邏輯狀態，使第一非揮發性D型正反器DFF1及第二非揮發性D型正反器DFF2依據回復的邏輯狀態而運作。接著，當觸發訊號TRI結束時，讀寫控制單元131便根據BOR訊號而產生寫訊號WR至第一寫端及第二寫端，令第一非揮發性記憶元件儲存第一輸出端Q1當時的第一邏輯狀態，及令第二非揮發性記憶元件儲存第二輸出端Q2當時的第二邏輯狀態，使第一非揮發性D型正反器DFF1及第二非揮發性D型正反器DFF2在下一次接收到觸發訊號TRI時，可回復為儲存的邏輯狀態。如此，在每次接收到觸發訊號TRI而進行一次運作時，非揮發性計數器13中的每個非揮發性D型正反器DFF1-DFFn皆會進行一次的讀寫動作，以確保計數資料的累加。
進一步地，在處理模組14欲讀取計數資料時，可從複數個非揮發性D型正反器DFF1-DFFn的讀端輸入訊號，令輸出端的邏輯狀態變為非揮發性記憶元件所儲存的邏輯狀態。如此，再判斷輸出端所輸出的訊號，便可知道每一個非揮發性D型正反器DFF1-DFFn所儲存的邏輯狀態。接著，處理模組14再以每個非揮發性D型正反器DFF1-DFFn所代表的位元進行運算轉換，進而得到所要的計數值。
再者，複數個非揮發性D型正反器DFF1-DFFn可分別包含有重置端。處理模組14可傳送重置訊號至複數個重置端RB1-RBn，以重置各非揮發性D型正反器之非揮發性記憶元件，使其回到初始狀態。
並且，當使用者想要讀取計數裝置10中之計數資料時，可藉由外部裝置90發出相對應的控制訊號，並經由無線通訊模組15傳至處理模組14，處理模組14就會以如上所述的方式讀取非揮發性計數器13的計數資料，再對計數資料進行計算後回傳計數值给外部裝置90。而當使用者想要重置計數裝置10， 也就是令其歸零時，也可以一樣的方式傳送相對應的控制訊號，令處理模組14以如上所述的方式重置非揮發性計數器13。
續請參閱第4圖，其係為本發明之計步裝置之一實施例之示意圖。如圖所示，在本實施例中，本發明之計步裝置20包含踩踏部201及容置部202。踩踏部201為片狀，並包含壓電感測器21，壓電感測器21受到壓力後產生電壓訊號。
容置部202也為片狀並連接踩踏部201，容置部202包含處理模組24、記憶體及無線通訊模組25。處理模組24連接壓電感測器21並接收電壓訊號，每接收一次電壓訊號便增加一次計數值，也就是說，當壓電感測器21受到壓力並產生電壓訊號至處理模組24時，處理模組24將計數值加一，並且將計數值儲存於記憶體。處理模組24也連接無線通訊模組25，且其可透過無線通訊模組25將計數值傳送至外部裝置。
本發明之計步裝置20可放置於鞋子中，也就是踩踏部201及容置部202皆設置於鞋子中，並將踩踏部201置於鞋子之足跟部分，容置部202置於鞋子之足拱部分。或者，計步裝置20也可固定於襪子上，也就是踩踏部201及容置部202皆固定於襪子上，並將踩踏部201置於襪子之足跟部分，容置部202置於襪子之足拱部分。計步裝置20固定於襪子上的方式可以為黏貼或是利用魔鬼氈等方式固定。並且，在不使用時，可直接將計步裝置20從鞋子與襪子上移除。
如此，以這樣的方式將計步裝置20於鞋子之中或固定於襪子上，便可讓使用者在行走時，足跟踩踏到踩踏部201中的壓電感測器21，進而使壓電感測器21產生電壓訊號至處理模組24，而處理模組24便會因此增加計數值，並儲存於記憶體中。而設置於容置部202中不可踩踏的處理模組24、記憶體及無線 通訊模組25，因容置部202置於鞋子或襪子之足拱部分，便不會在使用者行走時被踩踏到。
在本實施例中之處理模組24及無線通訊模組25可與上述計數裝置10之處理模組24及無線通訊模組25為相似元件。
如此，本發明之計步裝置20便能達到計步之功效，且其不須與鞋子或襪子一體製成，而是以可拆裝的方式加裝，以增加計步裝置20的適用範圍。另外，計步裝置20可製作有不同的大小，以適用於不同大小的腳。
續請參閱第5圖，其係為本發明之計步裝置之再一實施例之示意圖。如圖所示，在本實施例中，本發明之計步裝置20同樣包含踩踏部201及容置部202。在此，本實施例與前述實施例類似之元件及運作模式將不再贅述，僅就不同的部分進行說明。
在本實施例中，本發明之計步裝置20可設置於鞋子中，也就是踩踏部201及容置部202皆設置於鞋子中，並將踩踏部201置於鞋子之足跟部分，而容置部202是可彎折地連接踩踏部201，並向相對於鞋子之鞋底之方向向上彎折，因而置於鞋子之內部側邊。如此，踩踏部201會位於足跟被踩踏，容置部202則置於鞋子之內部側邊而不會被踩踏到。
或者，計步裝置20可固定於襪子上，也就是踩踏部201及容置部202皆固定於襪子上，踩踏部201置於襪子之足跟部分，容置部202可彎折地連接踩踏部201，並向相對於襪子之腳底之方向向上彎折，因而置於襪子之側邊。如此，踩踏部201會位於足跟被踩踏，容置部202則置於襪子之側邊而不會被踩踏到。
續請參閱第6圖及第7圖，第6圖係為本發明之計步裝置之再一實施例之示意圖；第7圖係為本發明之計步裝置之又一實施例之示意圖。如圖所示，在上述的計步裝置20的片狀結構中，可包含上述之計數裝置10，計數裝置10之整流器12、非揮發性計數器13、處理模組14及無線通訊模組15是包含於容置部202，而計數裝置10之壓電感測器11便是包含於踩踏部201中。如此，便能將上述之計數裝置10應用於計步裝置20。
在將包含上述計數裝置10之計步裝置20放置於鞋子(可在左右腳的鞋子中各設置一個計步裝置20)中的狀況下，當使用者穿著此鞋子來走動時，其每走一步便會對在踩踏步中之壓電感測器11造成壓力，而使非揮發性計數器13的計數資料對應的數值增加一。並且，當使用者不走路或是脫掉鞋子時，雖非揮發性計數器13不再獲得電能，但藉由上述非揮發性計數器13之特性，計數裝置10仍會保留所計數的步數，如此可達到完整的計步功能。並且，在使用者欲得到計步裝置20所記錄的步數或是欲重置計步裝置20時，可利用外部裝置經由無線通訊模組15控制處理模組14而達成。而將此計步裝置20使用於襪子上時亦同。如此，便能同時達到可拆裝地設置以及減低所需電能的功效，以符合實際實施時的使用狀況。
承上所述之本發明之計數裝置及計步裝置，藉由壓電感測器受到壓力而產生電壓訊號給依序連接的複數個非揮發性D型正反器，而使其產生邏輯狀態的變化，並藉由非揮發性D型正反器中之非揮發性記憶元件而可在不使用時保留邏輯狀態，使其可不斷持續的累加所記錄之數值，並且藉由片狀可彎折的結構設計，使計步裝置可以可拆裝的方式被用於鞋子或襪子上，進而達到減低所需電能而不需裝設電池，以及可拆裝式的設置而不需與鞋子一同製作的功效。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於申請專利範圍中。
10‧‧‧計數裝置
11‧‧‧壓電感測器
12‧‧‧整流器
13‧‧‧非揮發性計數器
14‧‧‧處理模組
15‧‧‧無線通訊模組
90‧‧‧外部裝置

Claims (9)

  1. 一種計數裝置，其包含：一壓電感測器，係受到壓力後產生一電壓訊號；一整流器，連接該壓電感測器並接收該電壓訊號，該整流器將該電壓訊號整流為一觸發訊號；一非揮發性計數器，連接該整流器並接收該觸發訊號，該非揮發性計數器包含複數個非揮發性D型正反器，該複數個非揮發性D型正反器係根據該觸發訊號進行計數，並儲存一計數資料，其中每一該複數個非揮發性D型正反器包含一非揮發性記憶體元件，用以儲存該計數資料；一處理模組，連接該非揮發性計數器，係讀取該計數資料，該處理模組依據該計數資料計算產生一計數值；以及一無線通訊模組，連接該處理模組，該處理模組透過該無線通訊模組將該計數值傳送至一外部裝置；其中，該壓電感測器所產生之該電壓訊號係提供該計數裝置運作所需之電能。
  2. 如申請專利範圍第1項所述之計數裝置，其中該複數個非揮發性D型正反器包含：一第一非揮發性D型正反器，係具有一第一時脈端、一第一輸入端、一第一輸出端、一第一反相輸出端及一第一非揮發性記憶元件，該第一時脈端連接該整流器，該第一反相輸出端連接該第一輸入端；以及 一第二非揮發性D型正反器，係具有一第二時脈端、一第二輸入端、一第二輸出端、一第二反相輸出端及一第二非揮發性記憶元件，該第二時脈端連接該第一反相輸出端，該第二反相輸出端連接該第二輸入端；其中，該第一時脈端接收該觸發訊號，該第一反相輸出端輸出之一第一邏輯訊號傳至該第一輸入端及該第二時脈端，並因此改變該第一輸出端之一第一邏輯狀態，且該第一非揮發性記憶元件儲存該第一邏輯狀態；該第二非揮發性D型正反器依據該第二時脈端接收之該第一反相輸出端輸出之該第一邏輯訊號而決定是否運作，當該第一邏輯訊號係為低電位至高電位之訊號時，該第二反相輸出端輸出一第二邏輯訊號，該第二反相輸出端輸出之該第二邏輯訊號傳至該第二輸入端，並改變該第二輸出端之一第二邏輯狀態，且該第二非揮發性記憶元件儲存該第二邏輯狀態。
  3. 如申請專利範圍第2項所述之計數裝置，其中該計數資料係由該第一邏輯狀態及該第二邏輯狀態所組成，該第一邏輯狀態及該第二邏輯狀態分別表示該計數資料之不同位元。
  4. 如申請專利範圍第2項所述之計數裝置，其中該非揮發性計數器進一步包含一讀寫控制單元，該整流器包含一BOR電路，該第一非揮發性D型正反器進一步包含一第一讀端及一第一寫端，該第二非揮發性D型正反器進一步包含一第二讀端及一第二寫端，該讀寫控制單元依據來自該BOR電路之一BOR訊號而產生一讀訊號及一寫訊號，該讀訊號傳至該第一讀端及該第二讀端，令該第一輸出端變為該第一非揮發性記憶元件所儲存之該 第一邏輯狀態，及令該第二輸出端變為該第二非揮發性記憶元件所儲存之該第二邏輯狀態，而於該寫訊號傳至該第一寫端及該第二寫端時，令該第一非揮發性記憶元件儲存該第一輸出端當時的該第一邏輯狀態，及令該第二非揮發性記憶元件儲存該第二輸出端當時的該第二邏輯狀態。
  5. 一種計步裝置，係適用於包含鞋子或襪子之人體足部配件，且可拆裝的設置在該人體足部配件上，其包含：一踩踏部，係為片狀，設置對應於使用者行走時足跟踩踏位置，並包含一壓電感測器，該壓電感測器受到壓力後產生一電壓訊號；一容置部，係為片狀並連接該踩踏部，設置對應於使用者行走時不會被踩踏之足部側邊或足拱部分，該容置部包含一處理模組、一記憶體及一無線通訊模組，該處理模組連接該壓電感測器並接收該電壓訊號，每接收一次該電壓訊號便增加一次一計數值，並將該計數值儲存於該記憶體，該處理模組連接該無線通訊模組，且透過該無線通訊模組將該計數值傳送至一外部裝置。
  6. 如申請專利範圍第5項所述之計步裝置，其中該踩踏部以及該容置部係設置於一鞋子中，該踩踏部置於該鞋子之足跟部分，該容置部可彎折地連接該踩踏部，並向相對於該鞋子之鞋底之方向向上彎折，因而置於該鞋子之內部側邊。
  7. 如申請專利範圍第5項所述之計步裝置，其中該踩踏部以及該容置部係設置於一鞋子中，該踩踏部置於該鞋子之足跟部分，該容置部置於該鞋子之足拱部分。
  8. 如申請專利範圍第5項所述之計步裝置，其中該踩踏部以及該容置部係固定於一襪子上，該踩踏部置於該襪子之足跟部分，該容置部可彎折地連接該踩踏部，並向相對於該襪子之腳底之方向向上彎折，因而置於該襪子之側邊。
  9. 如申請專利範圍第5項所述之計步裝置，其中該踩踏部以及該容置部係固定於一襪子上，該踩踏部置於該襪子之足跟部分，該容置部置於該襪子之足拱部分。
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