CN209514613U - 现场可编程门阵列fpga开发板 - Google Patents

Abstract

本实用新型公开了现场可编程门阵列FPGA开发板，所述FPGA开发板包括：相互连接的FPGA芯片和联合测试工作组JTAG下载电路；所述FPGA芯片包括：伪静态随机存储器PSRAM以及与所述PSRAM相连的输入输出单元IOB和数据存储处理模块；其中，所述数据存储处理模块用于将目标数据存储至所述PSRAM；所述PSRAM通过所述IOB与外界通信；所述JTAG下载电路用于从外部向所述FPGA芯片下载文件，FPGA芯片通过PSRAM控制器对所述PSRAM进行读写操作。本实用新型实施例的FPGA开发板面积小。

Description

现场可编程门阵列FPGA开发板

技术领域

本实用新型涉及集成电路技术领域，具体涉及一种FPGA开发板。

背景技术

现场可编程门阵列(Field－Programmable Gate Array，FPGA)是在可编程阵列逻辑(Programmable Array Logic，PAL)、通用阵列逻辑 (Generic Array Logic，GAL)、复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(Application Specific Integrated Circuit，ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

自从FPGA诞生以来，受到电子爱好者的青睐。FPGA生产厂商为开拓市场，扩大FPGA的市场份额，进行技术培训以及生产配套的FPGA开发板。目前的FPGA开发板存在面积过大，不易携带的缺点。

实用新型内容

本实用新型实施例提供一种FPGA开发板，能够减小FPGA开发板的面积，使得FPGA开发板更容易携带。

一方面，本实用新型实施例提供一种FPGA开发板，包括相互连接的 FPGA芯片和联合测试工作组JTAG下载电路；

所述FPGA芯片包括：伪静态随机存储器PSRAM以及与所述PSRAM 相连的输入输出单元IOB和数据存储处理模块；其中，

所述数据存储处理模块用于将目标数据存储至所述PSRAM；

所述PSRAM通过所述IOB与外界通信；

所述JTAG下载电路用于从外部向所述FPGA芯片下载文件；

所述FPGA芯片通过PSRAM控制器对所述PSRAM进行读写操作。

在本实用新型实施例中，PSRAM内嵌在FPGA芯片中，并非外挂在 FPGA芯片外部，减小了FPGA开发板的面积，使得FPGA开发板更容易携带。进一步地，数据存储在PSRAM中，当外部有读数据的请求时 PSRAM再将数据高速读出，可以帮助用户评估PSRAM高速数据传输的需求。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本实用新型一个实施例提供的FPGA开发板的结构示意图；

图2示出了本实用新型另一实施例提供的FPGA开发板的结构示意图；

图3示出了本实用新型的又一个实施例的FPGA开发板的结构示意图。

具体实施方式

下面将详细描述本实用新型的各个方面的特征和示例性实施例，为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本实用新型进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本实用新型，并不被配置为限定本实用新型。对于本领域技术人员来说，本实用新型可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本实用新型的示例来提供对本实用新型更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

图1示出了本实用新型一个实施例提供的FPGA开发板的结构示意图。如图1所示，该FPGA开发板包括相互连接的FPGA芯片100和联合测试工作组(Joint Test ActionGroup，JTAG)下载电路。

在本实用新型实施例中，FPGA芯片100包括：数据存储处理模块101、伪静态随机存储器(Pseudo Static Random Access Memory，PSRAM)102 以及与PSRAM相连的输入输出单元(Input Output Block，IOB)103。

在本实用新型实施例中，数据存储处理模块101用于将目标数据存储至PSRAM。PSRAM通过IOB与外界通信。JTAG下载电路200用于从外部向FPGA芯片100下载文件。

在本实用新型实施例中，FPGA芯片100通过PSRAM控制器 (Controller)对PSRAM进行读写操作。例如，JTAG下载电路200通过外部计算机向FPGA芯片100下载文件，以对FPGA进行编程。

在本实用新型的实施例中，FPGA芯片100还包括PSRAM控制器(图中未示出)，PSRAM控制器与PSRAM相连，以通过PSRAM控制器对 PSRAM进行读写操作。

需要说明的是，随着边缘计算的兴起，相应芯片的市场需求亦随之扩大，在应用层面通过边缘计算到云端的方案面临诸多挑战。对于终端产品来说，传感器或数据采集器的选型、芯片功耗对终端系统耗能，尤其是电池寿命有很大的影响。针对上述现状，型号为GW1NR-LV4MG81的FPGA 芯片是一款嵌入式存储FPGA器件，将多个不同功能模块集成到单个封装器件中。

在本实用新型实施例中，FPGA芯片100的型号可以是GW1NR- LV4MG81，该FPGA芯片具有4K的显示查找表(Look-Up-Table，LUT) 资源，同时内嵌64Mbit的PSRAM存储资源，封装尺寸极小，适合对芯片厚度有严格要求的应用。通过使用55nm低功率(Low Power，LP)工艺将功耗优化到最佳，该封装芯片支持多达69个用户I/O，I/O使用灵活方便。

其中，型号为GW1NR-LV4MG81的FPGA芯片具有非易失性和无需外挂Flash特点；FPGA内部资源和接口资源丰富，具有高速低成本特点；内嵌64Mbit的PSRAM存储资源，封装尺寸极小，可满足音频/视频信号处理需要大量存储器的需求。双沿数据传输、速度快，可满足用户对移动产业处理器接口(Mobile Industry Processor Interface，MIPI)显示、LED显示的评估。内嵌小尺寸大容量的PSRAM方便用户存储应用数据。

在本实用新型实施例中，PSRAM内嵌在FPGA芯片100中，并非外挂在FPGA芯片100外部，能够减小FPGA开发板的面积，使得FPGA开发板更容易携带。进一步地，数据存储在PSRAM中，当外部有读数据的请求时PSRAM再将数据高速读出，可以帮助用户评估PSRAM高速数据传输的需求。

图2示出了本实用新型另一个实施例提供的FPGA开发板的结构示意图。与图1中的FPGA开发板不同的是，对于图2中的FPGA开发板，数据存储处理模块101包括：锁相环1011(Phase Locked Loop，PLL)和串并联转换器1012。

其中，锁相环1011用于产生时钟信号，串并联转换器1012用于基于时钟信号将目标数据输出至PSRAM以进行存储。

运行过程中，用户端发送低速数据，FPGA通过PLL倍频出一个高速时钟，配合FPGA内部的串并转换器，将低速数据上下沿发送给PSRAM， PSRAM将数据存储，等待外部有读请求，PSRAM再将数据高速的读出，从而实现了帮助用户评估PSRAM高速双沿数据传输等需求。

进一步地，所述的FPGA开发板还包括调试组件。

在本实用新型实施例中，调试组件与FPGA芯片100相连，该调试组件用于向FPGA芯片100发送读取PSRAM中的数据的指令。

其中，该调试组件可以包括按键开关，当按键开关被按下时向FPGA 芯片100发送读取PSRAM中的数据的指令。

进一步地，所述的FPGA开发板还包括数码管。

在本实用新型实施例中，数码管与FPGA芯片100相连，该数码管用于显示读取的数据是否正确。

进一步地，所述的FPGA开发板还包括发光二极管LED。

在本实用新型实施例中，发光二极管LED与FPGA芯片100相连，该发光二极管LED用于显示FPGA开发板的工作状态数据。

例如，LED闪烁的状态或者灭的状态表示FPGA内嵌PSRAM未成功初始化，LED常亮的状态表示FPGA内嵌PSRAM成功进行初始化。

进一步地，所述的FPGA开发板还包括通用输入/输出GPIO接口电路，该GPIO接口电路包括接口模块和串联的多个电阻。

在本实用新型实施例中，接口模块用于提供调试接口。例如，接口模块是双排插针，方便用户在调试过程中的应用。

在本实用新型实施例中，多个电阻串联形成的电路的两端分别与 FPGA芯片100和接口模块相连，串联的多个电阻用于保护接口模块。串联的多个电阻还可以用于改善信号质量。

进一步地，所述的FPGA芯片100还包括：数字信号处理器(Digital SignalProcessor，DSP)、延迟锁相环(Delay-locked Loop，DLL)、闪存 Flash和低电压差分信号(Low-Voltage Differential Signaling，LVDS)接口。

进一步地，所述的FPGA开发板还包括电源电路。

在本实用新型实施例中，电源电路与FPGA芯片100相连，该电源电路用于为FPGA芯片100供电。

其中，电源电路包括N个低压差线性稳压器LDO电源和电源插座。

此外，N个LDO电源用于为FPGA芯片100提供N种电压，N为正整数。其中，一个LDO电源为FPGA芯片100提供一种电压。电源插座与每个LDO电源相连，通过电源插座将LDO电源与外部电源相连。

图3示出了本实用新型的又一个实施例的FPGA开发板的结构示意图。 FPGA开发板可以在先进的印制电路板(Printed Circuit Board，PCB)设计布线工具开发平台完成设计，例如PCB设计布线工具开发平台是在 (Cadence)公司的Allegro开发平台。

如图3所示，该FPGA开发板包括：FPGA电路、JTAG下载电路200、电源电路300、GPIO接口400、LED显示电路500、数码管显示电路600、按键调试模块700、时钟电路800和复位电路900。

以下分别进行详细描述。

<FPGA电路>

FPGA电路包括FPGA芯片100、50MHz晶振和外围阻容件，FPGA电路是整个FPGA开发板的核心，通过内部程序，对外围模块进行控制操作。

FPGA芯片100的型号可以是GW1NR-LV4MG81，该款芯片是内嵌 PSRAM存储芯片，内部资源丰富，具有高性能的DSP资源、PLL资源、高速LVDS接口、I/O支持输入双倍数据速率(Input Double Data Rate， IDDR)/输出双倍数据速率(Output Double Data Rate，ODDR)、 IDES4/8/10(其中，IDES4为1位串行输入、4位并行输出的解串器； IDES8为1位串行输入、8位并行输出的解串器；IDES10为1位串行输入、 10位并行输出的解串器)、OSER4/8/10(其中，OSER4为4位并行输入、 1位串行输出的串化器；OSER8为8位并行输入、1位串行输出的串化器； OSER10为10位并行输入、1位串行输出的串化器)、IVideo和Ovideo等多种接口标准。并且，时钟频率达166MHz、双沿数据传输、1.8V供电电压、可有效降低功耗。

这里，型号是GW1NR-LV4MG81的FPGA芯片100的尺寸是 4.5mm*4.5mm，集成了81个引脚(PIN)，封装尺寸小，集成I/O多，此型号的FPGA芯片100具有尺寸小、I/O多等优点。

<JTAG下载电路200>

JTAG下载电路200包括JTAG接口，该JTAG接口为10脚的双排排针，JTAG下载电路200的引脚包括以下之一或多种的组合：测试模式选择 (Test Mode Select，TMS)引脚、测试时钟(Test Clock，TCK)引脚、测试数据输入(Test Data Input，TDI)引脚、测试数据输出(Test Data Output，TDO)引脚、GND、3.3V。

JTAG下载电路200主要用于实现通过计算机对FPGA芯片100进行编程，例如通过个人计算机(Personal Computer，PC)对FPGA芯片100进行编程。

<电源电路300>

电源电路300包括电源插座301和三个LDO电源302，电源插座301 为FPGA开发板供电，供电电压为5V的直流电(Direct Current，DC)。每个LDO电源302包括电源芯片、滤波电容及磁珠，放置电容和磁珠可有效地对电源进行滤波。

其中，三个LDO电源302总共采用三片电源芯片，这三片电源芯片可以均为TPS7A7001的电源芯片。三个LDO电源输出2A的电流，产生的电压分别是3.3V、1.2V和1.8V。

<GPIO接口电路400>

GPIO接口电路400包括串联组排和GPIO接口，GPIO接口可以是20 脚双排插针，FPGA芯片100经过串联电阻后引到20脚双排插针。串联组排起到改善信号质量和保护端口I/O的作用。

其中，20脚双排插针的插针间距为2.54mm，可方便客户在调试过程中应用。

<LED显示电路500>

LED显示电路500包括八个绿色LED，绿色LED的型号为19- 217/GHC-YN1P2B18X/3T。八个绿色LED与FPGA芯片100引出的八个普通I/O口相连。LED显示电路500还可以包括电阻电容器件。

LED用于显示初始化是否成功，例如显示FPGA内嵌PSRAM是否成功进行初始化。

<数码管显示电路600>

数码管显示电路600包括一个数码管，用于显示调试结果，方便用户直观的评估。显示数码管与FPGA芯片100引出的I/O口相连。显示数码管的型号为TDCR1050M。数码管显示电路600还可以包括电阻电容器件。

<调试按键700>

调试按键700包括四个轻触接键开关，型号均为TL1105F160Q。接键开关与FPGA芯片100引出来的I/O口相连。例如每按一次接键开关，发送一次对PSRAM的读请求。

<时钟电路800>

时钟电路800的时钟频率为50MHz，晶振芯片的第三脚连接到FPGA 芯片100的PLL时钟专用引脚，为FPGA内部逻辑提供时钟源。

<复位电路900>

复位电路900用于实现FPGA开发板的复位。

以上模块的器件型号如表1所示：

表1

以上所述，仅为本实用新型的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本实用新型的保护范围之内。

Claims (10)

1.一种现场可编程门阵列FPGA开发板，其特征在于，包括相互连接的FPGA芯片和联合测试工作组JTAG下载电路；

所述FPGA芯片包括：伪静态随机存储器PSRAM以及与所述PSRAM相连的输入输出单元IOB和数据存储处理模块；其中，

所述数据存储处理模块用于将目标数据存储至所述PSRAM；

所述PSRAM通过所述IOB与外界通信；

所述JTAG下载电路用于从外部向所述FPGA芯片下载文件；

所述FPGA芯片通过PSRAM控制器对所述PSRAM进行读写操作。

2.根据权利要求1所述的现场可编程门阵列FPGA开发板，其特征在于，所述数据存储处理模块包括：

锁相环PLL，用于产生时钟信号；

串并联转换器，用于接收所述时钟信号，基于所述时钟信号将所述目标数据输出至所述PSRAM以进行存储。

3.根据权利要求1所述的现场可编程门阵列FPGA开发板，其特征在于，还包括：

调试组件，与所述FPGA芯片相连，用于向所述FPGA芯片发送读取PSRAM中的数据的指令。

4.根据权利要求1所述的现场可编程门阵列FPGA开发板，其特征在于，还包括：

数码管，与所述FPGA芯片相连，用于显示读取的数据是否正确。

5.根据权利要求1所述的现场可编程门阵列FPGA开发板，其特征在于，还包括：

发光二极管LED，与所述FPGA芯片相连，用于显示所述FPGA开发板的工作状态数据。

6.根据权利要求1所述的现场可编程门阵列FPGA开发板，其特征在于，还包括：通用输入/输出GPIO接口电路，包括：

接口模块，用于提供调试接口；

串联的多个电阻，所述多个电阻串联形成的电路的两端分别与所述FPGA芯片和所述接口模块相连，用于保护所述接口模块。

7.根据权利要求1所述的现场可编程门阵列FPGA开发板，其特征在于，所述FPGA芯片还包括：数字信号处理器DSP、延迟锁相环DLL、闪存Flash和低电压差分信号LVDS接口。

8.根据权利要求1所述的现场可编程门阵列FPGA开发板，其特征在于，所述FPGA芯片支持双沿数据传输。

9.根据权利要求1所述的现场可编程门阵列FPGA开发板，其特征在于，还包括：

电源电路，与所述FPGA芯片相连，用于为所述FPGA芯片供电。

10.根据权利要求9所述的现场可编程门阵列FPGA开发板，其特征在于，所述电源电路包括：N个低压差线性稳压器LDO电源以及与每个所述LDO电源相连的电源插座；

N个所述LDO电源用于为所述FPGA芯片提供N种电压，N为正整数；

通过电源插座将LDO电源与外部电源相连。