CN111443652A - Cpld逻辑单元阵列的供电结构 - Google Patents

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Abstract

本发明提供一种CPLD逻辑单元阵列的供电结构，包括：电源金属线网格以及两个LDO电路，两个所述LDO电路具有相同的电路结构和器件参数，其中，所述电源金属线网格与CPLD逻辑单元阵列具有相对应的分布结构，用于形成所述CPLD逻辑单元阵列的供电电流路径；两个所述LDO电路，用于提供所述CPLD逻辑单元阵列的工作电压，每个所述LDO电路的输出端分别连接至所述电源金属线网格的左右两侧中的一侧，以便从左右两侧同时对CPLD逻辑单元阵列进行供电。本发明能够克服CPLD逻辑单元阵列不同位置的供电电压分布不均匀的问题。

Description

CPLD逻辑单元阵列的供电结构
技术领域
本发明涉及CPLD技术领域，尤其涉及一种CPLD逻辑单元阵列的供电结构。
背景技术
CPLD是复杂可编程逻辑器件(Complex Programmable Logic Device)的简称，是一种可以根据需求自行设计功能的集成电路，在交换机、互联网通信领域具有广泛的应用前景。
CPLD内部的逻辑单元阵列呈网格状分布，相应的，CPLD内部的电源走线也呈网格状分布。目前，CPLD常用的供电方式是采用单个LDO电路对CPLD逻辑单元阵列供电，但是这种供电方式，在CPLD逻辑单元阵列的不同位置，供电电压会有比较大的差异，尤其是从供电入口到最远端，会产生非常大的压降，这种压降导致距离供电入口最远端的个别逻辑单元供电电压偏低，从而影响CPLD的性能。
发明内容
为解决上述问题，本发明提供一种CPLD逻辑单元阵列的供电结构，能够克服CPLD逻辑单元阵列不同位置的供电电压分布不均匀的问题。
本发明提供一种CPLD逻辑单元阵列的供电结构，包括：电源金属线网格以及两个LDO电路，两个所述LDO电路具有相同的电路结构和器件参数，其中，
所述电源金属线网格与CPLD逻辑单元阵列具有相对应的分布结构，用于形成所述CPLD逻辑单元阵列的供电电流路径；
两个所述LDO电路，用于提供所述CPLD逻辑单元阵列的工作电压，每个所述LDO电路的输出端分别连接至所述电源金属线网格的左右两侧中的一侧，以便从左右两侧同时对CPLD逻辑单元阵列进行供电。
可选地，所述LDO电路的平均输出电流大于CPLD逻辑单元阵列的最大工作电流，以使任意一个所述LDO电路足以满足CPLD逻辑单元阵列的供电需求。
可选地，所述LDO电路包括：差分放大器、功率MOS晶体管、第一电阻和第二电阻，其中，所述第一电阻和所述第二电阻串联于所述功率MOS晶体管的漏极与地之间，所述差分放大器的反相输入端连接于所述第一电阻和所述第二电阻之间，所述差分放大器的同相输入端输入参考电压，所述功率MOS晶体管的栅极与所述差分放大器的输出端连接，所述功率MOS晶体管的源极输入电源电压，所述功率MOS晶体管的漏极与所述第一电阻之间形成输出节点，所述输出节点与所述LDO电路的输出端连接。
可选地，所述功率MOS晶体管包括N个子晶体管，每个所述子晶体管的漏极分别作为一个输出节点，每个输出节点分别用于对一行CPLD逻辑单元供电。
可选地，两个所述LDO电路保持同步启动。
可选地，还包括：参考电压生成电路和滤波电路，
所述参考电压生成电路，用于生成所述LDO电路的参考电压信号，所述参考电压信号分为两路，一路参考电压信号直接输入与所述参考电压生成电路距离较近的一个LDO电路，另一路参考电压信号经所述滤波电路处理后输入与所述参考电压生成电路距离较远的另一个LDO电路，所述滤波电路位于与所述参考电压生成电路距离较远的另一个LDO电路的入口处。
本发明提供的CPLD逻辑单元阵列的供电结构，采用双LDO供电，相比较单LDO供电方案而言，其最低电压点在电源金属线网格的中间位置，这样可以大幅降低电源线的压降，各个网格点电压值也更加均匀。
附图说明
图1为本发明一实施例提供的CPLD逻辑单元阵列的供电结构的示意图；
图2为本发明一实施例提供的CPLD逻辑单元阵列的供电结构的示意图；
图3为基于图2的仿真模型；
图4为本发明一实施例提供的CPLD逻辑单元阵列的供电结构的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本实施例提供一种CPLD逻辑单元阵列的供电结构，如图1所示，包括：电源金属线网格以及两个LDO电路，两个LDO电路分别记为LDO_L和LDO_R，两个LDO电路具有相同的电路结构和器件参数，其中，
电源金属线网格与CPLD逻辑单元阵列具有相对应的分布结构，用于形成CPLD逻辑单元阵列的供电电流路径；
两个LDO电路，用于提供CPLD逻辑单元阵列的工作电压，每个LDO电路的输出端分别连接至电源金属线网格的左右两侧中的一侧，以便从左右两侧同时对CPLD逻辑单元阵列进行供电。
本实施例中，电源金属线网格相当于有两个供电入口，分别位于左右两侧，例如，两个供电入口位于电源金属线网格的左上角和右下角，或者，也可以位于电源金属线网格的右上角和左下角，入口位置不做特别限定。
本实施例提供的CPLD逻辑单元阵列的供电结构，采用双LDO供电，相比较单LDO供电方案而言，其最低电压点在电源金属线网格的中间位置，这样可以大幅降低电源线的压降，各个网格点电压值也更加均匀。
一方面，本实施例提供的CPLD逻辑单元阵列的供电结构需要考虑两个LDO电路电流分摊应该尽量均匀。由于本实施例提供的供电结构包括两个LDO电路，两个LDO电路如果不匹配，会造成电流分摊不均匀的问题。针对这个问题，将两个LDO电路设计成具有相同的电路结构和器件参数。
进一步地，如图2所示，LDO电路采用如下所述的电路结构：
LDO_L包括差分放大器EA11、功率MOS晶体管M11、电阻R11和电阻R12，其中，R11和R12串联于M11的漏极与地之间，EA11的反相输入端连接于R11和R12之间，EA11的同相输入端输入参考电压VREF，M11的栅极与EA11的输出端连接，M11的源极输入电源电压VCC，M11的漏极与R11之间形成第一节点Q1，Q1与LDO_L的输出端连接，LDO_L的输出端输出电压记为VOUT1；
LDO_R包括差分放大器EA21、功率MOS晶体管M21、电阻R21和电阻R22，其中，R21和R22串联于M21的漏极与地之间，EA21的反相输入端连接于R21和R22之间，EA21的同相输入端输入参考电压VREF，M21的栅极与EA21的输出端连接，M21的源极输入电源电压VCC，M21的漏极与R21之间形成第二节点Q2，Q2与LDO_R的输出端连接，LDO_R的输出端输出电压记为VOUT2。
上述电路结构中，理想情况下，VOUT1＝VOUT2，我们采用驱动冗余设计技术来设计LDO电路的带载能力。驱动冗余设计技术是指对电路驱动能力的预估，设计上要留有足够的余量，假定CPLD逻辑单元阵列全部工作需要800ma电流,对于双LDO而言,理想情况是各自分配400ma电流；实际情况下,两路LDO总会有差异,总会出现一路LDO分摊电流大些，另一路LDO电流分摊小些,最恶劣的极限情况就是：一路LDO不工作，800ma的电流全部由另外一路LDO供给，这种情况下，就需要在设计时考虑到这种极限情况，我们需要设计每一路LDO都具备800ma的驱动能力，用来保证这种极限情况下的正常供电。
本实施例中，LDO的设计参数如下：输出电压为1.2V，平均输出电流为800mA，峰值电流为1.2A，峰值电流持续时间为3ns。
另外，LDO_L和LDO_R的器件参数也保持相同。理想的双LDO供电应该是两个LDO电路输出电压、电流一致，但是，实际器件工艺总会有差异，从而会导致两路LDO输出电压、电流有差异，主要影响电流不均匀的因素如下表1所示：
符号 描述
CL 电源金属线网格的总等效电容
RL 负载电流等效电阻
Rs 功率MOS晶体管的源极到VCC的寄生电阻
Rd 功率MOS晶体管的漏极到LDO输出点的寄生电阻
Rout LDO输出点到负载电流消耗点的寄生电阻
Vos EA的输入失调
考虑上述因素搭建仿真模型如图3所示。基于图3的模型，在两个LDO的输入端加入Vos，其他条件不变，观察驱动管的电流输出，结果如下表2所示：
Figure BDA0002422794310000061
从表2可知，当左右两个LDO的EA输入端电压失配电压达到15mV时，其导致左右LDO电流不均匀差异为115ma；这个电流偏离相对于每边800ma的电流输出能力占比为15％，LDO完全处于安全区域。
进一步地，为了提高电源金属线网格上面电压分布的均匀性，LDO电路内部的功率MOS晶体管采用分布式设计，即把一个很大的MOS晶体管拆分为多个并联的小的子MOS晶体管，这些子MOS晶体管呈单列按行分布，每个子MOS晶体管就近连接到CPLD逻辑单元阵列的一行负载，此时，相当于CPLD阵列的每行负载都有左右两个方向同时供电。之所以这样设计，是由于LDO电路需要输出很大的电流，对应的，其内部的功率MOS晶体管也很大，但是负载CPLD阵列是上万个相同的单元网格行列分布，所以给其供电的MOS晶体管也可以布局为按行分布，呈一列并排地连接到行负载。
这样设计最大的风险来自LDO内部误差放大器输出端到不同距离功率MOS的时间延迟，其结果就是功率MOS开启的先后顺序有延迟；根据实际layout布线尺寸搭建模型评估这个延迟时间，结果表明，当瞬态peak负载电流到来时，靠近EA的功率MOS电流PD_L_1先变化，PD_L_2比PD_L_1变化慢1.3ns，这个延迟时间是可以忽略的。
另一方面，本实施例提供的CPLD逻辑单元阵列的供电结构还需要考虑两个LDO电路启动不同步造成瞬间电流倒灌的问题。通过良好的控制时序，使得LDO_L和LDO_R能够同时启动。
如图4所示，在图1所示的供电结构的基础上，本发明另一实施例提供一种CPLD逻辑单元阵列的供电结构，本实施例的供电结构还包括：参考电压生成电路和滤波电路，所述参考电压生成电路，用于生成所述LDO电路的参考电压信号，所述参考电压信号分为两路，一路参考电压信号直接输入与所述参考电压生成电路距离较近的一个LDO电路，另一路参考电压信号经所述滤波电路处理后输入与所述参考电压生成电路距离较远的另一个LDO电路，所述滤波电路位于与所述参考电压生成电路距离较远的另一个LDO电路的入口处。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (6)

1.一种CPLD逻辑单元阵列的供电结构，其特征在于，包括：电源金属线网格以及两个LDO电路，两个所述LDO电路具有相同的电路结构和器件参数，其中，
所述电源金属线网格与CPLD逻辑单元阵列具有相对应的分布结构，用于形成所述CPLD逻辑单元阵列的供电电流路径；
两个所述LDO电路，用于提供所述CPLD逻辑单元阵列的工作电压，每个所述LDO电路的输出端分别连接至所述电源金属线网格的左右两侧中的一侧，以便从左右两侧同时对CPLD逻辑单元阵列进行供电。
2.根据权利要求1所述的CPLD逻辑单元阵列的供电结构，其特征在于，所述LDO电路的平均输出电流大于CPLD逻辑单元阵列的最大工作电流，以使任意一个所述LDO电路足以满足CPLD逻辑单元阵列的供电需求。
3.根据权利要求1所述的CPLD逻辑单元阵列的供电结构，其特征在于，所述LDO电路包括：差分放大器、功率MOS晶体管、第一电阻和第二电阻，其中，所述第一电阻和所述第二电阻串联于所述功率MOS晶体管的漏极与地之间，所述差分放大器的反相输入端连接于所述第一电阻和所述第二电阻之间，所述差分放大器的同相输入端输入参考电压，所述功率MOS晶体管的栅极与所述差分放大器的输出端连接，所述功率MOS晶体管的源极输入电源电压，所述功率MOS晶体管的漏极与所述第一电阻之间形成输出节点，所述输出节点与所述LDO电路的输出端连接。
4.根据权利要求3所述的CPLD逻辑单元阵列的供电结构，其特征在于，所述功率MOS晶体管包括N个子晶体管，每个所述子晶体管的漏极分别作为一个输出节点，每个输出节点分别用于对一行CPLD逻辑单元供电。
5.根据权利要求1所述的CPLD逻辑单元阵列的供电结构，其特征在于，两个所述LDO电路保持同步启动。
6.根据权利要求1所述的CPLD逻辑单元阵列的供电结构，其特征在于，还包括：参考电压生成电路和滤波电路，
所述参考电压生成电路，用于生成所述LDO电路的参考电压信号，所述参考电压信号分为两路，一路参考电压信号直接输入与所述参考电压生成电路距离较近的一个LDO电路，另一路参考电压信号经所述滤波电路处理后输入与所述参考电压生成电路距离较远的另一个LDO电路，所述滤波电路位于与所述参考电压生成电路距离较远的另一个LDO电路的入口处。
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