TWI538402B - 計數器 - Google Patents

Description

計數器

本發明實施例是有關於一種計數器，且特別是有關於一種可程式化的高速計數器。

計數器是電路運作中相常重要的元件，例如作為除頻器、位移器或邏輯運算。並且，隨著科技的進步，電子裝置的處理速度不斷的提高，致使計數器的速度會對應地增加。為了電子裝置的功能不受影響，如何提高計數器的速度則成為設計計數器的一個重點。

本發明實施例提供一種計數器，可降低計數器整體的邏輯閘延遲。

本發明一種實施方式所實施的計數器，用以輸出具有N個位元的一計數值，其中N為一正整數。計數器包括一狀態決定單元、一數值分析單元及一計數比較單元。狀態決定單元接收當下的計數值以計算計數器的下一個的計數值，其中計數值具有 一高位元計數部份及一低位元計數部份。數值分析單元接收且輸出一重置計數值，比較重置計數值及一延遲週期值以輸出一數值比較信號。計數比較單元接收時脈信號，依據數值比較信號決定使用一第一比較器或一第二比較器，且依據比較結果及時脈信號輸出一計數重置信號至狀態決定單元以重置計數值，第一比較器的位元數小於第二比較器。

本發明一種實施方式所實施的計數器，用以輸出具有N個位元的一計數值，其中N為一正整數。計數器包括一狀態決定單元及一計數重置單元。狀態決定單元接收當下的計數值以計算計數器的下一個的計數值，其中計數值具有一高位元計數部份及一低位元計數部份。狀態決定單元包括一計數致能單元及一數值計數單元。計數致能單元接收當下的計數值，以輸出計數值的多個位元分別對應的多個計數致能信號，其中這些計數致能信號致能於對應的位元準位變換之時。數值計數單元接收這些計數致能信號，以決定且提供計數器的下一個的計數值。計數重置單元接收一重置計數值及當下的計數值，且比較重置計數值及當下的計數值以輸出一計數重置信號至狀態決定單元以重置計數值。

基於上述，本發明實施例的計數器，將計數值的位元分為兩個部分，其中低位元部分以較少的邏輯閘來處理(例如僅具兩個邏輯閘延遲)，高位元部分以較多的邏輯閘來處理(例如具有至多三個邏輯閘延遲)。藉此，可降低計數器整體的邏輯閘延遲，使計數器在高速處理下具有固定且較小的邏輯閘延遲而較為不受邏輯 閘延遲的影響。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧計數器

110‧‧‧狀態決定單元

111、111a‧‧‧計數致能單元

113‧‧‧數值計數單元

120‧‧‧狀態緩衝單元

130‧‧‧計數重置單元

131‧‧‧數值分析單元

133‧‧‧計數比較單元

210_1~210_5‧‧‧JK正反器

220_1~220_4、430、440‧‧‧D型正反器

310、310a‧‧‧低位元致能單元

320、320a‧‧‧位元栓鎖單元

330、330a‧‧‧位元比較單元

340、340a‧‧‧位元確認單元

410‧‧‧第一比較器

420‧‧‧第二比較器

A10~A14、A51、A61~A64‧‧‧及閘

CLK‧‧‧時脈信號

CNT[N-1：0]、CNTP[N-1：0]‧‧‧計數值

CP1‧‧‧第一比較信號

CP2‧‧‧第二比較信號

CR[N-1：0]‧‧‧重置計數值

D、J、K‧‧‧輸入端

DRS[N-1：0]‧‧‧重置誤差值

EN‧‧‧致能端

H‧‧‧高邏輯準位

OR41‧‧‧或閘

Q‧‧‧輸出端

RS‧‧‧重置端

SBC[3]、SBC[P]~SBC[N-2]‧‧‧位元比較信號

SCE_0~SCE_N-1‧‧‧計數致能信號

SCEN‧‧‧比較致能信號

SCP‧‧‧數值比較信號

SRC‧‧‧計數重置信號

ST1~ST4‧‧‧準位設定信號

SVLT‧‧‧數值栓鎖信號

SVOT‧‧‧數值輸出信號

XR51~XR52、XR61~65‧‧‧反互斥或閘

圖1為依據本發明一實施例的計數器的系統示意圖。

圖2為依據本發明的一實施例的數值計數單元的電路示意圖。

圖3A與圖3B為依據本發明的一實施例的計數致能單元的系統示意圖。

圖4為依據本發明的一實施例的計數比較單元的電路示意圖。

圖5為依據本發明的一實施例的第一比較器的電路示意圖。

圖6為依據本發明的一實施例的第二比較器的電路示意圖。

圖1為依據本發明一實施例的計數器的系統示意圖。請參照圖1，在本實施例中，計數器100包括狀態決定單元110、狀態緩衝單元120及計數重置單元130。狀態決定單元110接收具有N個位元的當下的計數值CNT[N-1：0]以計算計數器100的下一個的計數值CNTP[N-1：0]，並且接收時脈信號CLK以依據時脈信號 CLK輸出計數值CNTP[N-1：0]。其中，N為一正整數，且計數值CNT[N-1：0]具有一高位元計數部份(例如CNT[N-1：P]，其中P為小於N的正整數)及低位元計數部份(例如CNT[P-1：0])。

狀態緩衝單元120接收時脈信號CLK及計數值CNTP[N-1：0]，以依據時脈信號CLK輸出計數值CNTP[N-1：0]作為當下的計數值CNT[N-1：0]。計數重置單元130接收重置計數值CR[N-1：0]及計數值CNT[N-1：0]，且比較重置計數值CR[N-1：0]及計數值CNT[N-1：0]，以在重置計數值CR[N-1：0]等於計數值CNT[N-1：0]輸出計數重置信號SRC至狀態決定單元110以重置計數值CNTP[N-1：0]。並且，計數重置單元130接收時脈信號CLK以依據時脈信號CLK輸出計數重置信號SRC。

進一步來說，在本實施例中，狀態決定單元110包括計數致能單元111及數值計數單元113。計數致能單元111接收計數值CNT[N-1：0]及時脈信號CLK，以輸出計數值CNT[N-1：0]中各位元分別對應的計數致能信號SCE_0~SCE_N-1。其中，計數致能信號SCE_0~SCE_N-1致能於對應的位元準位變換之時，換言之，CNT[M-1]即將由高邏輯準位“H”變換至低邏輯準位“L”時，SCE_M會致能一個運作期間(cycle)，SCE_0則永遠被致能。數值計數單元113接收計數致能信號SCE_0~SCE_N-1，以依據計數致能信號SCE_0~SCE_N-1分別決定計數值CNTP[N-1：0]中各位元的邏輯準位(如低邏輯準位“L”)，並且將計數值CNTP[N-1：0]提供至狀態緩衝單元120。

計數重置單元130包括數值分析單元131及計數比較單元133。數值分析單元131接收且輸出具有N位元的重置計數值CR[N-1：0]，接收時脈信號CLK，比較重置計數值CR[N-1：0]及延遲週期值M以輸出數值比較信號SCP，並且依據重置計數值CR[N-1：0]及延遲週期值M輸出重置誤差值DRS[N-1：0]。其中，延遲週期值M等於log₂(2×N)向上取整數(即ceiling(log₂(2×N)))，並且重置誤差值DRS[N-1：0]為重置計數值CR[N-1：0]與延遲週期值M的差值。

計數比較單元133接收時脈信號CLK，並且依據數值比較信號SCP決定使用第一比較器或第二比較器，其中第一比較器的位元數小於第二比較器。接著，計數比較單元133會依據上述比較器的比較結果及時脈信號CLK輸出計數重置信號SRC至狀態決定單元110以重置計數值CNTP[N-1：0]。例如，當重置計數值CR[N-1：0]大於或等於延遲週期值M時，計數比較單元133使用第二比較器進行比較，此時SCP為1，然不限於此；當重置計數值CR[N-1：0]小於延遲週期值M時，計數比較單元133使用第一比較器，此時SCP為0，然不限於此。其中，第一比較器用以比較計數值CNT[N-1：0]中至少一低位元與重置計數值CR[N-1：0]中對應的部份，第二比較器用以比較重置誤差值DRS[N-1：0]與計數值CNT[N-1：0]。並且，上述計數值CNT[N-1：0]中的低位元可表示的數值小於延遲週期值M。

依據上述，當計數比較單元133使用第二比較器進行比 較時，由於運算所造成的延遲(亦即延遲週期值M)被考慮進去，因此邏輯閘延遲(gate delay)的影響可被消除；並且，當計數比較單元133使用第一比較器進行比較時，由於較少位元的比較器的邏輯閘延遲較低，因此可降低所造成的影響。

此外，由於計數比較單元133會依據時脈信號CLK而運作，因此在部分的實施例中，狀態緩衝單元120可被忽略，而不影響計數器100的整體運作。

圖2為依據本發明的一實施例的數值計數單元的電路示意圖。請參照圖1及圖2，在此假設N=5，以便於說明，但本發明實施例不以此為限，其中相同或相似元件使用相同或相似標號。在本實施例中，數值計數單元113包括5個邏輯元件(在此以JK正反器為例)210_1~210_5、4個栓鎖(在此以D型正反器為例)220_1~220_4、以及5個及閘A10~A14。JK正反器210_1~210_5的輸出端Q分別輸出計數值CNTP[4：0]，並且JK正反器210_1~210_5的輸入端J及K共同接收高邏輯準位“H”，此時JK正反器210_1~210_5的運作如同一T型正反器。此外，JK正反器210_1~210_5的重置端RS接收計數重置信號SRC。

第1個JK正反器210_1的觸發端耦接至及閘A10的輸出端，並且及閘A10的兩個輸入端分別接收時脈信號CLK及計數致能信號SCE_0，其中計數致能信號SCE_0的數值可以是為1’b1，也就是說SCE_0可以永遠被致能。亦即，第1個JK正反器210_1的觸發端等同於接收時脈信號CLK，以依據時脈信號CLK變換位 元CNTP[0]的邏輯準位；第2-5個JK正反器210_2~210_5的觸發端分別接收準位設定信號ST1~ST4，以依據對應的準位設定信號ST1~ST4分別變換位元CNTP[1：4]的邏輯準位。正反器220_1~220_4的輸入端D分別接收計數致能信號SCE_1~SCE_4，正反器220_1~220_4的致能端EN接收時脈信號CLK，此時正反器220_1~220_4會依據時脈信號CLK於其輸出端Q分別輸出對應的計數致能信號SCE_1~SCE_4。及閘A11~A14的輸入端分別接收時脈信號CLK及對應的D型正反器220_1~220_4所輸出的計數致能信號SCE_1~SCE_4，以分別輸出對應的準位設定信號ST1~ST4至對應的JK正反器210_2~210_5。

依據上述，JK正反器210_2~210_5會在對應之準位設定信號ST1~ST4之準位變動時才被觸發，而其他時間則保持不動，並且D型正反器220_1~220_4會依據時脈信號CLK而交替地啟動及關閉。藉此，可節省計數器100整體的電力消耗。

圖3A為依據本發明的一實施例的計數致能單元的系統示意圖。在本實施例中，計數致能單元111包括低位元致能單元310、位元栓鎖單元320、位元比較單元330及位元確認單元340。低位元致能單元310接收低位元計數部份CNT[P-1：0]，並且輸出分別對應低位元計數部份CNT[P-1：0]的計數致能信號SCE_0~SCE_P(對應第一計數致能信號)、數值栓鎖信號SVLT及數值輸出信號SVOT。計數致能信號SCE_0~SCE_P為依據下列方程式來決定：

其中，n為一正整數，亦即計數致能信號SCE_0~SCE_P分別致能於位址低於對應第n位元的低位元計數部分CNT[P-1：0]的位元皆為高邏輯準位“H”。數值栓鎖信號SVLT致能於低位元計數部分CNT[P-1：0]皆為低邏輯準位“L”。數值輸出信號SVOT致能於低位元計數部分CNT[P-1：0]皆為高邏輯準位“H”。

位元栓鎖單元320接收高位元計數部分CNT[N-1：P]及數值栓鎖信號SVLT，以依據數值栓鎖信號SVLT輸出高位元計數部分CNT[N-1：P]，亦即當數值栓鎖信號SVLT致能時，輸出高位元計數部分CNT[N-1：P]至位元比較單元330。位元比較單元330接收位元栓鎖單元320所輸出的高位元計數部分CNT[N-1：P]，以輸出位元比較信號SBC[P]、SBC[P+1]、SBC[P+2]...SBC[N-2]。其中，位元比較單元330用以比較高位元計數部分CNT[P]、CNT[P+1：P]、CNT[P+2：P]...CNT[N-2：P]是否全為“1”。當CNT[P]為“1”時，輸出的位元比較信號SBC[P]則被致能，而當CNT[P+1：P]為“1”時，輸出的位元比較信號SBC[P+1]則被致能，依此類推。也就是說，位元比較信號SBC[P]、SBC[P+1]、SBC[P+2]...SBC[N-2]致能於位址低於及等於對應的位元的高位元計數部分(計數值CNT[N-1：P])中的位元皆為高邏輯準位“H”，例如SBC[N-2]致能於計數值CNT[N-2：P]為高邏輯準位“H”。

位元確認單元340接收位元比較信號SBC[P]、 SBC[P+1]、SBC[P+2]...SBC[N-2]及數值輸出信號SVOT，以依據數值輸出信號SVOT及位元比較信號SBC[P]、SBC[P+1]、SBC[P+2]...SBC[N-2]輸出計數致能信號SCE_P+1~SCE_N-1(對應第二計數致能信號)，其中計數致能信號SCE_P+1~SCE_N-1分別致能於位址低於對應的位元的計數值中的位元皆為高邏輯準位時。也就是說，當數值輸出信號SVOT致能時，且位元比較信號SBC[P]也為“1”，則致能計數致能信號SCE_P+1；當數值輸出信號SVOT致能時以及位元比較信號SBC[P+1]也為“1”時，致能計數致能信號SCE_P+2，其餘則以此類推。

請參照圖1至圖3A、圖3B，在此假設N=5，P=3，以便於說明，但本發明實施例不以此為限，其中相同或相似元件使用相同或相似標號。在本實施例中，計數致能單元111a包括低位元致能單元310a、位元栓鎖單元320a、位元比較單元330a及位元確認單元340a。

低位元致能單元310a接收計數值CNT[2：0](對應低位元計數部份)，並且輸出分別對應計數值CNT[2：0]的計數致能信號SCE_0~SCE_3(對應第一計數致能信號)、數值栓鎖信號SVLT及數值輸出信號SVOT。計數致能信號SCE_0~SCE_3為依據下列方程式來決定：

其中，n為一正整數，亦即計數致能信號SCE_0~SCE_3 分別致能於位址低於對應第n位元的低位元計數部分(如CNT[2：0])的位元皆為高邏輯準位“H”，例如計數致能信號SCE_2致能於計數值CNT[1：0]==2'b11時，其餘則以此類推。數值栓鎖信號SVLT致能於計數值CNT[2：0]皆為低邏輯準位“L”，例如數值栓鎖信號SVLT致能於計數值CNT[2：0]==3'b000。數值輸出信號SVOT致能於計數值CNT[2：0]皆為高邏輯準位“H”，例如數值輸出信號SVOT致能於計數值CNT[2：0]==3'b111。

位元栓鎖單元320a接收計數值CNT[4：3](對應高位元計數部分)及數值栓鎖信號SVLT，以依據數值栓鎖信號SVLT輸出計數值CNT[4：3]，亦即當數值栓鎖信號SVLT致能時，輸出計數值CNT[4：3]至位元比較單元330a。位元比較單元330a接收位元栓鎖單元310a所輸出的計數值CNT[4：3]，以輸出位元比較信號SBC[3]。其中，位元比較單元330a用以比較CNT[3]是否為“1”。當CNT[3]為“1”時，輸出的位元比較信號SBC[3]則被致能。也就是說，位元比較信號SBC[3]致能於位址低於及等於對應的位元(如計數值CNT[3])的高位元計數部分(計數值CNT[4：3])中的位元皆為高邏輯準位“H”，例如SBC_3致能於計數值CNT[3]為高邏輯準位“H”。

位元確認單元340a接收位元比較信號SBC[3]及數值輸出信號SVOT，以依據數值輸出信號SVOT及位元比較信號SBC[3]輸出計數致能信號SCE_4(對應第二計數致能信號)，其中計數致能信號SCE_4分別致能於位址低於對應位元(也就是第4位元)的 計數值中的位元皆為高邏輯準位時。換言之，當數值輸出信號SVOT致能時，且位元比較信號SBC[3]也為“1”，則致能計數致能信號SCE_4。

依據上述，當低位元致能單元310a可設計為高反應速度(例如1個運算期間完成運算)，以致於計數值CNT[2：0]可立即反應而變換邏輯準位。並且，計數值CNT[4：3]至少具有8個運算期間(即2^3)來完成運算，因此位元比較單元330a及位元確認單元340a可使用較多級的邏輯閘來完成運算，而不影響計數器100的高速運作。

圖4為依據本發明的一實施例的計數比較單元的電路示意圖。請參照圖1及圖4，在此假設N=5，亦即延遲週期值M等於4(亦即ceiling(log₂(2×5)))，以便於說明，但本發明實施例不以此為限，其中相同或相似元件使用相同或相似標號。計數比較單元133包括第一比較器410、第二比較器420、栓鎖(在此以D型正反器為例)430及440、以及或閘OR41，其中第一比較器410假設為2位元(即可表現數值為3)的比較器。

第一比較器410接收比較致能信號SCEN，且接收計數值CNT[1：0]與重置計數值CR[1：0]以提供第一比較信號CP1。栓鎖430(對應第一栓鎖)的輸入端D接收第一比較信號CP1，栓鎖430的觸發端接收時脈信號CLK，而栓鎖430會依據時脈信號CLK於其輸出端Q輸出第一比較信號CP1。

第二比較器420接收數值比較信號SCP、計數值CNT[4：0] 及重置誤差值DRS[4：0]，以依據計數值CNT[4：0]及重置誤差值DRS[4：0]提供第二比較信號CP2，且依據數值比較信號SCP提供比較致能信號SCEN。換言之，當數值比較信號SCP表示重置計數值CR[4：0]大於或等於遲週期值M時(例如為致能)，比較致能信號SCEN會禁能；當數值比較信號SCP表示重置計數值CR[4：0]小於延遲週期值M時(例如為禁能)，比較致能信號SCEN會致能。栓鎖440(對應第二栓鎖)的輸入端D接收第二比較信號CP2，栓鎖440的觸發端接收時脈信號CLK，而栓鎖440會依據時脈信號CLK於其輸出端Q輸出第二比較信號CP2。

或閘OR41的輸入端接收栓鎖430所輸出的第一比較信號CP1及栓鎖440所輸出的第二比較信號CP2，以輸出計數重置信號SRC。

圖5為依據本發明的一實施例的第一比較器的電路示意圖。請參照圖4及圖5，其中相同或相似元件使用相同或相似標號。在本實施例中，第一比較器410同樣假設為2位元的比較器，並且包括反互斥或閘XR51~XR52及及閘A51，其中反互斥或閘XR51~XR52及及閘A51可依據比較致能信號SCEN而運作。反互斥或閘XR51接收重置計數值CR[0]及計數值CNT[0]，並且反互斥或閘XR52接收重置計數值CR[1]及計數值CNT[1]。及閘A51的輸入端耦接反互斥或閘XR51~XR52的輸出端，及閘A51的輸出端提供第一比較信號CP1，亦即及閘A51對反互斥或閘XR51~XR52的輸出進行及閘運算後輸出第一比較信號CP1。

圖6為依據本發明的一實施例的N位元比較器的電路示意圖。請參照圖4及圖6，其中相同或相似元件使用相同或相似標號。在本實施例中，第二比較器420假設為5位元的比較器，並且包括反互斥或閘XR61~XR65及及閘A61~64，其中反互斥或閘XR61~XR65及及閘A61~64可依據數值比較信號SCP而運作。反互斥或閘XR61接收重置誤差值DRS[0]及計數值CNT[0]，反互斥或閘XR62接收重置誤差值DRS[1]及計數值CNT[1]，反互斥或閘XR63接收重置誤差值DRS[2]及計數值CNT[2]，反互斥或閘XR64接收重置誤差值DRS[3]及計數值CNT[3]，並且反互斥或閘XR65接收重置誤差值DRS[4]及計數值CNT[4]。

及閘A61的輸入端耦接反互斥或閘XR61、XR62的輸出端，及閘A62的輸入端耦接反互斥或閘XR63、XR64的輸出端，及閘A63的輸入端耦接及閘A61、A62的輸出端，及閘A64的輸入端耦接及閘A63的輸出端及反互斥或閘XR65的輸出端，及閘A64的輸出端提供第二比較信號CP2，亦即及閘A61~A64對反互斥或閘XR61~XR65的輸出進行及閘運算後輸出第二比較信號CP2。

此外，上述圖1至圖4為繪示用以說明，亦即部份元件為繪示依據時脈信號CLK而運作，但在本發明其他實施例中，所有元件皆可依據時脈信號CLK而運作，此可依據本領域通常知識者而定，本發明實施例不以此為限。

綜上所述，本發明實施例的計數器，將計數值的位元分 為兩個部分，其中低位元部分以較少的邏輯閘來處理(例如僅具兩個邏輯閘延遲)，高位元部分以較多的邏輯閘來處理(例如具有至多三個邏輯閘延遲)。藉此，可降低計數器整體的邏輯閘延遲，使計數器在高速處理下具有固定且較小的邏輯閘延遲而較為不受邏輯閘延遲的影響。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧計數器

110‧‧‧狀態決定單元

111‧‧‧計數致能單元

113‧‧‧數值計數單元

120‧‧‧狀態緩衝單元

130‧‧‧計數重置單元

131‧‧‧數值分析單元

133‧‧‧計數比較單元

CLK‧‧‧時脈信號

CNT[N-1：0]、CNTP[N-1：0]‧‧‧計數值

CR[N-1：0]‧‧‧重置計數值

DRS[N-1：0]‧‧‧重置誤差值

SCE_0~SCE_N-1‧‧‧計數致能信號

SCP‧‧‧數值比較信號

SRC‧‧‧計數重置信號

Claims (14)

1. 一種計數器，用以輸出具有N個位元的一計數值，其中N為一正整數，包括：一狀態決定單元，接收當下的該計數值以計算該計數器的下一個的該計數值，其中該計數值具有一高位元計數部份及一低位元計數部份；一數值分析單元，接收且輸出一重置計數值，比較該重置計數值及一延遲週期值以輸出一數值比較信號；以及一計數比較單元，接收一時脈信號，依據該數值比較信號決定使用一第一比較器或一第二比較器，且依據比較結果及該時脈信號輸出一計數重置信號至該狀態決定單元以重置該計數值，該第一比較器的位元數小於該第二比較器。
2. 如申請專利範圍第1項所述的計數器，更包括：一狀態緩衝單元，接收該時脈信號及下一個的該計數值，以依據該時脈信號輸出下一個的該計數值作為當下的該計數值。
3. 如申請專利範圍第1項所述的計數器，其中該延遲週期值等於log₂(2×N)向上取整數(ceiling)。
4. 如申請專利範圍第1項所述的計數器，其中該數值分析單元依據該重置計數值及該延遲週期值輸出一重置誤差值，該重置誤差值為該重置計數值與該延遲週期值的差值。
5. 如申請專利範圍第4項所述的計數器，其中該計數比較單元包括： 一第一比較器，接收一比較致能信號，且接收該計數值中該低位元計數部份之至少一低位元與該重置計數值中對應的位元部份以提供一第一比較信號；一第二比較器，接收該數值比較信號、該計數值及該重置誤差值，以依據該計數值及該重置誤差值提供一第二比較信號，且依據該數值比較信號提供該比較致能信號；一或閘，接收該第一比較信號以及該第二比較信號，以輸出該計數重置信號。
6. 如申請專利範圍第5項所述的計數器，其中該第一比較器包括：多個反互斥或閘，用以比較該計數值中該至少一低位元與該重置計數值中對應的部份；以及多個及閘，用以對該些反互斥或閘的輸出進行及閘運算後輸出該第一比較信號；其中，該些反互斥或閘及該些及閘依據該比較致能信號而運作。
7. 如申請專利範圍第5項所述的計數器，其中該第二比較器包括：多個反互斥或閘，用以比較該重置誤差值與當下的該計數值；以及多個及閘，用以對該些反互斥或閘的輸出進行及閘運算後輸出該第二比較信號； 其中，該些反互斥或閘及該些及閘依據該數值比較信號而運作。
8. 如申請專利範圍第1項所述的計數器，其中該狀態決定單元包括：一計數致能單元，接收當下的該計數值，以輸出該計數值的該N個位元分別對應的多個計數致能信號，其中該些計數致能信號致能於對應的位元準位變換之時；以及一數值計數單元，接收該些計數致能信號，以決定且提供該計數器的下一個的該計數值。
9. 如申請專利範圍第8項所述的計數器，其中該數值計數單元包括：N個邏輯元件，用以分別輸出該N個位元之一者，其中第1個邏輯元件依據該時脈信號變換該N個位元之一最低位元的邏輯準位，第2至N個邏輯元件分別接收一準位設定信號，以依據對應的準位設定信號變換該N個位元之其他對應位元的邏輯準位；N-1個栓鎖，每一栓鎖分別接收該時脈信號及該些計數致能信號之一者，以依據該時脈信號分別輸出對應的計數致能信號；以及N-1個及閘，每一及閘分別接收該時脈信號及對應的栓鎖所輸出的計數致能信號，以分別輸出對應的準位設定信號至該第2至N個邏輯元件。
10. 如申請專利範圍第8項所述的計數器，其中該計數致能單 元包括：一低位元致能單元，接收該低位元計數部份，以輸出分別對應該低位元計數部份的多個第一計數致能信號、一數值栓鎖信號及一數值輸出信號，其中該些第一計數致能信號分別致能於位址低於對應位元的該些低位元計數部分皆為一高邏輯準位，該數值栓鎖信號致能於該低位元計數部份的該些位元皆為一低邏輯準位，該數值輸出信號致能於當下的該低位元計數部份皆為該高邏輯準位；一位元栓鎖單元，接收該高位元計數部分及該數值栓鎖信號，以依據該數值栓鎖信號輸出該高位元計數部分；一位元比較單元，接收該位元栓鎖單元所輸出的該高位元計數部份，以輸出分別對應該高位元計數部份的多個位元比較信號，該些位元比較信號分別致能於位址低於及等於對應位元的該些高位元計數部分皆為該高邏輯準位；以及一位元確認單元，接收該些位元比較信號及該數值輸出信號，以依據該數值輸出信號及該些位元比較信號輸出該些計數致能信號中的至少一第二計數致能信號，其中該些第二計數致能信號分別致能於位址低於對應的位元的該計數值中的該些位元皆為該高邏輯準位。
11. 一種計數器，用以輸出具有N個位元的一計數值，其中N為一正整數，包括：一狀態決定單元，接收當下的該計數值以計算該計數器的下 一個的該計數值，其中該計數值具有一高位元計數部份及一低位元計數部份，該狀態決定單元包括：一計數致能單元，接收當下的該計數值，以輸出該計數值的該N個位元分別對應的多個計數致能信號，其中該些計數致能信號致能於對應的位元準位變換之時；以及一數值計數單元，接收該些計數致能信號，以決定且提供該計數器的下一個的該計數值；以及一計數重置單元，接收一重置計數值及當下的該計數值，且比較該重置計數值及當下的該計數值以輸出一計數重置信號至該狀態決定單元以重置該計數值。
12. 如申請專利範圍第11項所述的計數器，更包括：一狀態緩衝單元，接收一時脈信號及下一個的該計數值，以依據該時脈信號輸出下一個的該計數值作為當下的該計數值。
13. 如申請專利範圍第11項所述的計數器，其中該數值計數單元包括：N個邏輯元件，用以分別輸出該N個位元之一者，其中第1個邏輯元件依據該時脈信號變換該N個位元之一最低位元的邏輯準位，第2至N個邏輯元件分別接收一準位設定信號，以依據對應的準位設定信號變換該N個位元之其他對應位元的邏輯準位；N-1個栓鎖，每一栓鎖分別接收該時脈信號及該些計數致能信號之一者，以依據該時脈信號分別輸出對應的計數致能信號；以及 N-1個及閘，每一及閘分別接收該時脈信號及對應的栓鎖所輸出的計數致能信號，以分別輸出對應的準位設定信號至該第2至N個邏輯元件。
14. 如申請專利範圍第11項所述的計數器，其中該計數致能單元包括：一低位元致能單元，接收該低位元計數部份，以輸出分別對應該低位元計數部份的多個第一計數致能信號、一數值栓鎖信號及一數值輸出信號，其中該些第一計數致能信號分別致能於位址低於對應的位元的該些低位元計數部分皆為一高邏輯準位，該數值栓鎖信號致能於該低位元計數部份的該些位元皆為一低邏輯準位，該數值輸出信號致能於當下的該低位元計數部份皆為該高邏輯準位；一位元栓鎖單元，接收該高位元計數部分及該數值栓鎖信號，以依據該數值栓鎖信號輸出該高位元計數部分；一位元比較單元，接收該位元栓鎖單元所輸出的該高位元計數部份，以輸出分別對應該高位元計數部分的多個位元比較信號，該些位元比較信號分別致能於位址低於及等於對應的位元的該些高位元計數部分皆為該高邏輯準位；以及一位元確認單元，接收該些位元比較信號及該數值輸出信號，以依據該數值輸出信號及該些位元比較信號輸出該些計數致能信號中的至少一第二計數致能信號，其中該些第二計數致能信號分別致能於位址低於對應的位元的該計數值中的該些位元皆為 該高邏輯準位。