JP6382057B2 - 遅延量測定回路および遅延量測定方法 - Google Patents
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Description
図4に示された遅延量測定回路10によれば、廉価版FPGA(Xilinx社製Spartan6)への実装を想定した実配置配線のシミュレーションから遅延量の検出精度として1ナノ秒が容易に実現できる(図8参照)。さらに、高機能なハイエンドFPGAやASICに実装する場合は、数十ピコ秒での遅延量の検出も可能である。また、検出精度に限らず、FPGA(Xilinx社製Spartan6)の場合、使用する回路量は、8ステージ、カウンタ・バス幅3ビットのデザイン例でLUT数:32、レジスタ数:36、占有スライス数:24であり、非常に軽量な実装が可能である。
11,21,31,41 トリガ用遅延素子(遅延素子)
12,22,32,42 バッファ用遅延素子(遅延素子)
13,23,33,43 カウンタ
14,24,34,44 クロックライン
25,35 付加遅延素子
36 入力信号選択回路
47 統計処理回路
48 遅延量測定回路群
100 TDC
101 遅延素子
102 遅延ライン
103 DFF
104 エンコーダ回路
200 バーニア型TDC
201,202 遅延素子
203 第一遅延ライン
204 第二遅延ライン
205 DFF
206 エンコーダ回路
Claims (8)
- 第一信号と第二信号との時間差を測定する遅延量測定回路において、
環状に接続された複数の遅延素子と、
この遅延素子に入力される前記第一信号のうちの一つを選択する入力信号選択回路と、
各前記遅延素子に接続されて前記遅延素子の出力をクロック入力とし、このクロック入力が入力される度に計数するカウンタと、が備えられ、
複数の前記遅延素子のうちの一つに入力された前記第一信号が、各前記遅延素子を巡回する度に遅延すると共に前記カウンタに入力され、
前記遅延素子に入力された前記第二信号に基づいて、前記遅延素子の出力が停止すると共に前記カウンタの計数が停止し、
選択された前記第一信号に基づく前記時間差が測定され、前記入力信号選択回路による選択が繰り返される度に測定された複数の前記時間差から測定結果を算出する演算回路が備えられた、
ことを特徴とする遅延量測定回路。 - 前記カウンタが接続された前記遅延素子同士の間に、付加遅延素子が接続された、
ことを特徴とする請求項1に記載された遅延量測定回路。 - レベル入力である前記第一信号および/または前記第二信号をパルス入力に変換するパルス変換回路が備えられた、
ことを特徴とする請求項1または請求項2に記載された遅延量測定回路。 - 請求項1から請求項3のいずれか1項に記載された遅延量測定回路が複数備えられた遅延量測定回路群と、
それぞれの前記遅延量測定回路の測定結果に基づいて値を校正する統計処理回路と、が備えられた、
ことを特徴とする遅延量測定回路。 - 第一信号と第二信号との時間差を測定する遅延量測定方法において、
環状に接続された複数の遅延素子に入力される前記第一信号のうちの一つを選択する手順と、
選択した前記第一信号を複数の前記遅延素子のうちの一つに入力する手順と、
各前記遅延素子を巡回する度に、選択した前記第一信号が遅延すると共に、各前記遅延素子に接続されたカウンタに前記遅延素子の出力がクロック入力として入力される度に、この入力を計数する手順と、
前記遅延素子に前記第二信号を入力し、前記第二信号に基づいて前記遅延素子の出力を停止させると共に前記カウンタの計数を停止させる手順と、
選択した前記第一信号に基づく前記時間差を測定する手順と、
前記第一信号の選択を繰り返す度に測定した複数の前記時間差から測定結果を算出する手順と、を含む、
ことを特徴とする遅延量測定方法。 - 前記カウンタが接続された前記遅延素子同士の間に接続された付加遅延素子に応じて前記遅延素子の入力を遅延させる手順を含む、
ことを特徴とする請求項5に記載された遅延量測定方法。 - レベル入力である前記第一信号および/または前記第二信号をパルス入力に変換する手順を含む、
ことを特徴とする請求項5または請求項6に記載された遅延量測定方法。 - 請求項5から請求項7のいずれか1項に記載された遅延量測定方法によって得られた複数の測定結果に基づいて値を校正する、
ことを特徴とする遅延量測定方法。
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