JP5175925B2 - 測定装置、試験装置、及び電子デバイス - Google Patents

Description

本発明は、測定装置、並列測定装置、試験装置、及び電子デバイスに関する。本出願は、下記の日本出願に関連し、下記の日本出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００８−８３５０９ 出願日 ２００８年３月２７日

被測定信号を所定のサンプリング信号に応じてサンプリングする装置として、当該サンプリング信号を遅延量の異なる遅延素子で遅延させて、複数のストローブタイミングを生成する装置が知られている（例えば特許文献１参照）。この場合、並列に設けた比較回路に、被測定信号及び異なるストローブタイミングを入力することにより、被測定信号を、遅延素子の遅延量に応じた分解能でサンプリングすることができる。
特開２００４−３２５３３２号公報

上述した装置は、分解能、測定レンジ等に応じた個数の比較回路及び遅延素子を備える。つまり、より高い分解能、及びより広い測定レンジで測定を行う場合、多数の比較回路及び遅延素子が設けられる。このため、回路の省スペース化及び省電力化を重視する設計の場合等のように、より回路規模及び消費電力を低減した装置が好ましい場合がある。

また、上述した装置において、遅延素子の遅延量が、測定分解能に対応する。このため、遅延素子の最小遅延時間より細かい分解能で、被測定信号を測定したい場合等のように、より高分解能で測定できる装置が好ましい場合がある。

また、上述した装置において、複数の遅延素子の遅延ばらつきが、測定精度に影響を与える。このため、遅延素子の遅延ばらつきが無視できない程度に大きい場合等のように、より高精度に測定できる装置が好ましい場合がある。

また、上述した装置において、遅延素子に所定の遅延量を生成させるべく、所定の遅延量に対して遅延素子に設定すべき設定値を予め検出する場合がある。この場合、例えば所定の設定値を設定した遅延素子の出力を、遅延素子の入力に帰還させるループを形成して、ループ発振の周期を測定することにより、当該設定値に対する遅延量を測定できる。そして、設定値を順次変更することにより、それぞれの設定値に対する遅延量を測定する。しかし、それぞれの設定値に対する遅延量の測定は、同時に行うことが困難であるので、各設定値に対する測定の間に電源電圧変動、温度変動等が生じた場合に、測定誤差が生じてしまう。このため、当該測定誤差が無視できない程度に大きい場合等のように、より当該測定誤差を低減できる装置が好ましい場合がある。

そこで本発明の１つの側面においては、上記の課題を解決することのできる測定装置、並列測定装置、試験装置、及び電子デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の態様においては、被測定信号を測定する測定装置であって、被測定信号の一つのパルスが入力され、被測定信号のパルスに応じて発振を開始して第１発振信号を出力する第１発振回路と、基準信号の一つのパルスが入力され、基準信号のパルスに応じて発振を開始して、第１発振信号とは周期が異なる第２発振信号を出力する第２発振回路と、第２発振信号のパルスに応じて、第１発振信号をサンプリングする第１サンプリング部とを備え、第１発振回路は、被測定信号の一つのパルスを選択する第１制御部と、第１制御部が選択したパルスを第１遅延量で遅延させる第１遅延部と、第１遅延部が出力するパルスを第１遅延部の入力に帰還する第１ループ経路とを有し、第２発振回路は、基準信号の一つのパルスを選択する第２制御部と、第２制御部が選択したパルスを、第１遅延量とは異なる第２遅延量で遅延させる第２遅延部と、第２遅延部が出力するパルスを第２遅延部の入力に帰還する第２ループ経路とを有し、第１発振回路は、第１制御部が選択した被測定信号のパルスを第１入力に受け取り、第１遅延部が出力するパルスを、第１ループ経路を介して第２入力に受け取り、第１入力に入力されたパルスを第１遅延部に通過させた後に、第２入力に入力されたパルスを第１遅延部に通過させる第１セレクタを更に有し、第２発振回路は、第２制御部が選択した基準信号のパルスを第１入力に受け取り、第２遅延部が出力するパルスを、第２ループ経路を介して第２入力に受け取り、第１入力に入力されたパルスを第２遅延部に通過させた後に、第２入力に入力されたパルスを第２遅延部に通過させる第２セレクタを更に有し、測定装置は、第１発振回路に入力される被測定信号のパルスの次のパルスが入力され、被測定信号のパルスに応じて発振を開始して第３発振信号を出力する第３発振回路と、第２発振回路に入力される基準信号のパルスの次のパルスが入力され、基準信号のパルスに応じて発振を開始して、第３発振信号とは周期が異なる第４発振信号を出力する第４発振回路と、第４発振信号のパルスに応じて、第３発振信号をサンプリングする第２サンプリング部とを更に備える測定装置を提供する。

本発明の第２の態様においては、被測定信号を測定する並列測定装置であって、並列に３つ設けられ、それぞれに入力される基準信号又は被測定信号の位相が異なる、上記第１の態様に係る測定装置と、測定装置に一対一に対応して設けられ、対応する測定装置が測定する被測定信号の位相から、入力される前記基準信号又は前記被測定信号の位相に応じたオフセット値を減算する３つのオフセット加算部と、それぞれのオフセット加算部が出力する値のうち、中央値を被測定信号の位相として選択する中央値選択回路とを備える並列測定装置を提供する。

本発明の第３の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスが出力する被測定信号を測定する測定装置と、測定装置における測定結果に基づいて、被試験デバイスの良否を判定する判定部とを備え、測定装置は、被測定信号の一つのパルスが入力され、被測定信号のパルスに応じて発振を開始して第１発振信号を出力する第１発振回路と、基準信号の一つのパルスが入力され、基準信号のパルスに応じて発振を開始して、第１発振信号とは周期が異なる第２発振信号を出力する第２発振回路と、第２発振信号のパルスに応じて、第１発振信号をサンプリングする第１サンプリング部とを有する試験装置を提供する。

本発明の第４の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスが出力する被測定信号を測定する、第２の態様に係る並列測定装置と、並列測定装置における測定結果に基づいて、被試験デバイスの良否を判定する判定部とを備える試験装置を提供する。

本発明の第５の態様においては、被測定信号を出力する動作回路と、被測定信号を測定する測定装置とを備え、測定装置は、被測定信号の一つのパルスが入力され、被測定信号のパルスに応じて発振を開始して第１発振信号を出力する第１発振回路と、基準信号の一つのパルスが入力され、基準信号のパルスに応じて発振を開始して、第１発振信号とは周期が異なる第２発振信号を出力する第２発振回路と、第２発振信号のパルスに応じて、第１発振信号をサンプリングする第１サンプリング部とを有する電子デバイスを提供する。

本発明の第６の態様においては、被測定信号を出力する動作回路と、被測定信号を測定する、上記第２の態様に係る並列測定装置とを備える電子デバイスを提供する。

本発明の第７の態様においては、縦続接続された複数の発振回路ユニットを備え、被測定信号を測定する測定装置であって、それぞれの発振回路ユニットは、入力されるパルスに応じて発振を開始して、第１発振信号を出力する第１発振回路と、入力されるパルスに応じて発振を開始して、第１発振信号とは周期が異なる第２発振信号を出力する第２発振回路と、第２発振信号のパルスに応じて、第１発振信号をサンプリングするサンプリング部とを有し、初段の発振回路ユニットの第１発振回路には、被測定信号の一つのパルスが入力され、初段の発振回路ユニットの第１発振回路には、基準信号の一つのパルスが入力され、初段以外の発振回路ユニットの第１発振回路には、前段の発振回路が出力する第１発振信号の一つのパルスが入力され、初段以外の発振回路ユニットの第２発振回路には、前段の発振回路が出力する第２発振信号の一つのパルスが入力される測定装置を提供する。

本発明の第８の態様においては、並列に設けられた複数の発振回路ユニットを備え、被測定信号を測定する測定装置であって、それぞれの発振回路ユニットは、入力される被測定信号のパルスに応じて発振を開始して、第１発振信号を出力する第１発振回路と、入力される基準信号のパルスに応じて発振を開始して、第１発振信号とは周期が異なる第２発振信号を出力する第２発振回路と、第２発振信号のパルスに応じて、第１発振信号をサンプリングするサンプリング部とを有し、それぞれの発振回路ユニットの第１発振回路には、被測定信号の異なるパルスがそれぞれ入力され、それぞれの発振回路ユニットの第２発振回路には、基準信号のパルスのうち、対応する第１発振回路に入力される被測定信号のパルスと対応するパルスが入力される測定装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る測定装置１００の構成の一例を示す図である。 図１において説明した測定装置１００の動作の一例を示すタイミングチャートである。 図１において説明した測定装置１００の動作の他の例を示すタイミングチャートである。 測定装置１００の構成の他の例を示す図である。 図４において説明した測定装置１００の動作の一例を示す図である。 測定装置１００の構成の他の例を示す図である。 図６において説明した測定装置１００の動作の一例を示すタイミングチャートである。 図８は、本例における剰余系の関係式の一例を示す図である。 測定装置１００の各段の発振回路ユニット７０における処理を説明する図である。 各発振回路ユニット７０における分解能を「１２８」、「３２」、「８」、「２」に設定した場合における、測定装置１００の各段における処理を説明する図である。 図６から図１０において説明した測定装置１００を説明するブロック図である。 被測定信号と基準信号との位相差を測定する測定装置４００の構成の一例を示す図である。 最終段の直前の発振回路ユニット７０における分解能「ａ」、セットアップ／ホールドタイムの合計「ＳＨ」、及び遅延量Ｄ２、Ｄ３との関係を説明する図である。 測定装置１００の他の構成例を示す図である。 発振回路１０の他の構成例を示す図である。 図１５において説明した制御部１３の構成の一例を示す図である。 図１６に示した制御部１３の動作の一例を示すタイミングチャートである。 発振回路１０の他の構成例を示す図である。 制御部１７の構成の一例を示す図である。 制御部１７の動作の一例を示すタイミングチャートである。 測定装置１００の他の構成例を示す図である。 測定装置１００の他の構成例を示す図である。 測定装置１００の構成の他の例を示す図である。 本発明の一つの実施形態に係る試験装置２００の構成の一例を示す図である。

符号の説明

１０・・・発振回路、１２・・・セレクタ、１３・・・制御部、１４・・・遅延部、１５・・・論理積回路、１６、１７・・・制御部、１８・・・ループ経路、２４・・・パルス幅調整部、３０・・・サンプリング部、３２・・・遅延素子、３４・・・変化点検出回路、３６・・・パルス選択回路、４０・・・メモリ、４４・・・分解能調整部、５０・・・カウンタ、６０・・・位相差検出回路、７０・・・発振回路ユニット、８２、８６、９２・・・論理積回路、８４、８８、９６・・・フリップフロップ、９０、９４・・・論理和回路、９８・・・インバータ、１００・・・測定装置、１２０・・・Ｈレベル比較回路、１２２・・・Ｌレベル比較回路、１２４・・・位相差比較回路、１２６・・・クロスポイント検出回路、１３０・・・処理部、１６０・・・減算器、１７０・・・演算部、２００・・・試験装置、２１０・・・信号供給部、２２０・・・判定部、３００・・・被試験デバイス、４００・・・測定装置、４１０・・・オフセット加算部、４２０・・・中央値選択回路

以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る測定装置１００の構成の一例を示す図である。測定装置１００は、被測定信号を測定する装置であって、第１発振回路１０−１、第２発振回路１０−２、及び第１サンプリング部３０−１を備える。また、測定装置１００は、メモリ４０又はカウンタ５０のいずれかを備えてよい。

第１発振回路１０−１は、被測定信号の一つのパルスが入力される。例えば、第１発振回路１０−１には、被測定信号においてエッジのタイミングを測定すべきパルスが入力される。測定装置１００は、当該パルスを選択して第１発振回路１０−１に入力する第１パルス選択部を更に備えてよい。第１発振回路１０−１は、当該パルスに応じて発振を開始して、第１発振信号を出力する。

第２発振回路１０−２は、基準信号の一つのパルスが入力される。基準信号は、被測定信号をサンプリングすべきタイミングを示す信号である。測定装置１００は、基準信号を生成する基準信号生成部を更に備えてよい。基準信号生成部は、基準信号として一つのパルスを生成してよい。この場合、上述した第１パルス選択部は、基準信号のパルスのタイミングの近傍において、被測定信号のパルスを選択してよい。

また、基準信号生成部は、基準信号として周期信号を生成してもよい。この場合、測定装置１００は、基準信号のパルスを選択して第２発振回路１０−２に入力する第２パルス選択部を更に備えてよい。第２パルス選択部は、第１パルス選択部が選択する被測定信号のパルスのタイミングの近傍において、基準信号のパルスを選択してよい。また、被試験デバイスが、被測定信号及び被測定信号に同期したクロック信号を出力する場合、当該クロック信号を基準信号として、第２発振回路１０−２に入力してもよい。この場合、第２パルス選択部は、当該クロック信号の一つのパルスを選択して、第２発振回路１０−２に入力する。第２発振回路１０−２は、入力されるパルスに応じて発振を開始して、第１発振信号とは周期の異なる第２発振信号を出力する。

第１発振回路１０−１及び第２発振回路１０−２は、同一の回路構成を有してよい。第１発振回路１０−１は、第１セレクタ１２−１、第１遅延部１４−１、第１制御部１６−１、及び第１ループ経路１８−１を有する。また、第２発振回路１０−２は、第２セレクタ１２−２、第２遅延部１４−２、第２制御部１６−２、及び第２ループ経路１８−２を有する。

第１セレクタ１２−１は、第１入力及び第２入力を有する。第１入力には、被測定信号が入力され、第２入力には、第１遅延部１４−１の出力信号が第１ループ経路１８−１を介して入力される。第１セレクタ１２−１は、第１入力又は第２入力のいずれかに入力された信号を通過させる。また、第１セレクタ１２−１は、入力される被測定信号の一つのパルスを選択する、上述した第１パルス選択部として更に機能してよい。

第１遅延部１４−１は、第１セレクタ１２−１が通過させた信号を、予め定められた第１遅延量で遅延させて、第１発振信号として出力する。第１ループ経路１８−１は、第１遅延部１４−１が出力する信号を分岐して受け取り、第１セレクタ１２−１の第２入力に入力する。

第１制御部１６−１は、第１セレクタ１２−１を制御して、第１入力又は第２入力に入力される信号のいずれかを通過させる。例えば第１制御部１６−１は、第１セレクタ１２−１に、被測定信号の測定すべき一つのパルスを通過させてよい。この場合、第１制御部１６−１は、被測定信号に基づいて、測定すべき一つのパルスのタイミングで、第１セレクタ１２−１に第１入力を選択させる。そして、第１セレクタ１２−１の第１入力から当該パルスが通過した後、第１セレクタ１２−１の入力を第１入力から第２入力に切り替える。第１セレクタ１２−１に第２入力を選択させると、第１遅延部１４−１が出力する信号が第１遅延部１４−１の入力に帰還され、第１遅延部１４−１の第１遅延量に応じた周期の第１発振信号が生成される。このような制御により、被測定信号の後続のパルスに影響されず、一つのパルスに従って発振を開始することができる。

第２セレクタ１２−２、第２遅延部１４−２、第２制御部１６−２、及び第２ループ経路１８−２は、第１セレクタ１２−１、第１遅延部１４−１、第１制御部１６−１、及び第１ループ経路１８−１と略同一の機能及び構成を有する。但し、第２セレクタ１２−２は、第１入力に基準信号を受け取る。第２セレクタ１２−２は、入力される基準信号の一つのパルスを選択する、上述した第２パルス選択部として機能してよい。

また、第２遅延部１４−２は、第１遅延部１４−１の第１遅延量とは、遅延量の異なる第２遅延量で、第２セレクタ１２−２から受け取る信号を遅延して出力する。第２制御部１６−２が、上述した第１遅延部１４−１と同様に、第２セレクタ１２−２を制御することにより、基準信号の一つのパルスに応じた第２発振信号を生成することができる。但し、第２発振信号は、第１遅延量とは異なる第２遅延量に応じた周期を有するので、第１発振信号及び第２発振信号は、異なる周期を有する。つまり、第１発振信号及び第２発振信号の１サイクル毎に、第１発振信号及び第２発振信号の相対位相が徐々に変化する。当該相対位相の１サイクル当たりの変化量は、第１遅延量及び第２遅延量の差分により定まる。例えば第１ループ経路１８−１及び第２ループ経路１８−２における遅延量が等しい場合、当該相対位相の１サイクル当たりの変化量は、第１遅延量及び第２遅延量の差分に略等しい。

第１サンプリング部３０−１は、第２発振信号のパルスに応じて、第１発振信号をサンプリングする。例えば、第１サンプリング部３０−１は、第２発振信号のパルスのタイミングにおける、第１発振信号の論理値を検出してよい。この場合、第１サンプリング部３０−１は、第１発振信号をデータ入力として受け取り、第２発振信号をクロック入力として受け取るフリップフロップであってよい。上述したように、第１発振信号及び第２発振信号の相対位相は、第２発振回路１０−２の発振周期毎に、第１遅延量及び第２遅延量の差分に略等しい量で変化するので、第１サンプリング部３０−１は、第１遅延量及び第２遅延量の差分に略等しい分解能で、被測定信号の所定のパルスをサンプリングすることができる。

このような構成により、多数の遅延素子、多数の比較回路を用いずに、被測定信号を高分解能且つ広測定レンジでサンプリングすることができる。このため、回路規模を低減することができる。また、第１遅延部１４−１及び第２遅延部１４−２における遅延量の差分に略等しい分解能で、被測定信号をサンプリングするので、第１遅延部１４−１及び第２遅延部１４−２に用いられる遅延素子の最小遅延時間より細かい分解能で、被測定信号をサンプリングすることができる。

また、第１発振信号の各パルスに対して、第２発振信号の各パルスの位相は徐々に変化する（遅延時間が変化する）。ここで、第１発振信号に対する第２発振信号の異なる相対位相（異なる遅延時間）は、発振回路における周回数で生成する。つまり、第２発振信号の異なる相対位相（異なる遅延時間）は、パルスを同一の遅延回路に周回させることで生成される。更に、異なる相対位相（異なる遅延時間）でのサンプリングを、同一の回路（第１サンプリング部３０−１）で行う。このため、複数の遅延素子を用いて、遅延素子毎に複数のサンプリングタイミングを生成して、遅延素子毎に設けたそれぞれのサンプリング部でサンプリングする場合に比べ、遅延素子同士の間の遅延時間のばらつきを低減することができる。

メモリ４０は、第１サンプリング部３０−１におけるサンプリング結果を格納する。例えばメモリ４０は、第１サンプリング部３０−１が出力する論理値を、時系列に格納してよい。メモリ４０が格納したサンプリング結果において、論理値が遷移するデータ番号から、被測定信号のパルスのエッジタイミングを検出することができる。例えば、第１発振回路１０−１及び第２発振回路１０−２が発振を開始してから、サンプリング結果の論理値が遷移するまでの発振回数（サンプリング回数）から、基準信号に対する被測定信号の相対位相を検出することができる。

カウンタ５０は、第１サンプリング部３０−１が出力する論理値が遷移するタイミングを検出する。例えばカウンタ５０は、第２発振回路１０−２が、第２発振信号の出力を開始してから、第１サンプリング部３０−１が出力する論理値が遷移するまでの、第２発振信号の発振回数（パルス数）を計数してよい。カウンタ５０における計数値に、第１遅延部１４−１及び第２遅延部１４−２における遅延量の差分（即ち、測定分解能）を乗算することにより、被測定信号及び基準信号の時間差を求めることができる。また、カウンタ５０は、第２発振信号に代えて、第１発振信号のパルス数を計数してもよい。カウンタ５０は、第１サンプリング部３０−１が出力する論理値が最初に遷移するまでのパルス数を計数するので、第１発振信号又は第２発振信号のいずれを計数しても、同一の結果を得ることができる。尚、測定装置１００は、メモリ４０及びカウンタ５０のいずれか一方を有する構成であってよい。

図２は、図１において説明した測定装置１００の動作の一例を示すタイミングチャートである。上述したように、第１発振回路１０−１は、第１遅延部１４−１における第１遅延量Ｔｄ１の周期を有する第１発振信号を出力する。また、第２発振回路１０−２は、第２遅延部１４−２における第２遅延量Ｔｄ２の周期を有する第２発振信号を出力する。

第１遅延量Ｔｄ１と第２遅延量Ｔｄ２とは、異なる遅延量であるので、第１発振信号の各パルスに対する、第２発振信号の各パルスの相対位相は、第２発振回路１０−２の発振周期毎に、Ｔｄ１とＴｄ２の差分に応じて変化する。例えば、第１遅延量Ｔｄ１より第２遅延量Ｔｄ２が大きい場合、図２に示すように、第２発振信号の各パルスは、第１発振信号の各パルスに対して、各サイクル毎にＴｄ２−Ｔｄ１ずつ、相対位相が遅れる。このため、第１サンプリング部３０−１は、Ｔｄ２−Ｔｄ１の分解能で、被測定信号の一つのパルスをサンプリングすることになる。

また、第１遅延量Ｔｄ１より、第２遅延量Ｔｄ２が大きい場合、第２セレクタ１２−２は、基準信号のパルスのうち、第１セレクタ１２−１が通過させる被測定信号のパルスより位相が進んだパルスを通過させる。また、第１遅延量Ｔｄ１より、第２遅延量Ｔｄ２が小さい場合、第２セレクタ１２−２は、基準信号のパルスのうち、第１セレクタ１２−１が通過させる被測定信号のパルスより位相が遅れたパルスを通過させる。これらのパルスに応じて、第１発振信号及び第２発振信号を生成することにより、被測定信号のパルスをサンプリングすることができる。

また、第１遅延量Ｔｄ１より、第２遅延量Ｔｄ２が大きい場合、基準信号生成部は、被測定信号に対して位相が進んでいる基準信号を生成してよい。この場合、第２発振信号の初期位相は、第１発振信号の初期位相より進んでいる状態となる。そして、第１発振信号及び第２発振信号の各サイクル毎に、第２発振信号の相対位相が徐々に遅れていき、位相関係が逆転する。第１サンプリング部３０−１が出力する論理値が遷移するタイミングを検出することにより、被測定信号と基準信号との位相差を検出することができる。また、第１遅延量Ｔｄ１より、第２遅延量Ｔｄ２が小さい場合には、基準信号生成部は被測定信号に対して位相が遅れている基準信号を生成してよい。

また、第１制御部１６−１及び第２制御部１６−２は、測定すべき測定レンジに応じたパルス発振の周回数で、第１発振回路１０−１及び第２発振回路１０−２における発振を停止させてよい。例えば、タイミング幅がＮ・（Ｔｄ２−Ｔｄ１）の測定レンジで、被測定信号の論理値の変化点を検出する場合、第１制御部１６−１及び第２制御部１６−２は、第１発振信号及び第２発振信号の周回数がＮ回となった場合に、第１セレクタ１２−１及び第２セレクタ１２−２に第２入力を選択させて、ループ発振を停止させてよい。第１制御部１６−１及び第２制御部１６−２は、第１ループ経路１８−１及び第２ループ経路１８−２を通過するパルス数を計数するカウンタを有してよい。第１制御部１６−１及び第２制御部１６−２は、当該計数値が、測定レンジに応じて予め定められた値となった場合に、第１発振回路１０−１及び第２発振回路１０−２における発振を停止させてよい。

図３は、図１において説明した測定装置１００の動作の他の例を示すタイミングチャートである。図２において説明したように、測定装置１００は、被測定信号の一つのパルスを選択して、当該パルスを測定する。例えば、図３に示すように、被測定信号のパルス２０−１を選択して、第１発振信号を生成する。また、当該パルス２０−１に対応する、基準信号のパルス２２−１を選択して、第２発振信号を生成する。

しかし、被測定信号の複数のパルス（例えば、２０−１、２０−２、２０−３、・・・）を測定して、被測定信号のジッタ等を測定する場合、隣接するパルスを測定できない場合がある。例えば、第１発振回路１０−１及び第２発振回路１０−２は、被測定信号のパルス２０−１及び基準信号のパルス２２−１に応じて、測定すべき測定レンジに応じた周回数でループ発振する。

そして、図３に示すように、第１発振回路１０−１及び第２発振回路１０−２が、第１発振信号及び第２発振信号を生成している間に、被測定信号の次のパルス２０−２、及び基準信号の次のパルス２２−２が、第１発振回路１０−１及び第２発振回路１０−２に入力された場合、第１発振回路１０−１及び第２発振回路１０−２は、当該パルス２０−２及び２２−２に応じた発振信号を生成することができない場合がある。つまり、被測定信号の周期、被測定信号を測定すべき測定レンジ、及び測定分解能によっては、被測定信号の隣接するパルスを連続して測定することができない場合がある。

図４は、測定装置１００の構成の他の例を示す図である。測定装置１００は、被測定信号の周期、及び被測定信号を測定すべき測定レンジによらず、被測定信号の隣接するパルスを連続して測定する。本例における測定装置１００は、並列に設けた複数の発振回路ユニット７０を備える並列測定装置として機能する。それぞれの発振回路ユニット７０は、図１において説明した測定装置１００と同一の構成を有してよい。つまりそれぞれの発振回路ユニット７０は、第１発振回路１０−１、第２発振回路１０−２、第１サンプリング部３０−１、メモリ４０、及びカウンタ５０を有してよい。

尚、説明を簡単にすべく、本例では２つの第１の発振回路ユニット７０−１及び第２の発振回路ユニット７０−２を備える場合を説明する。また、説明の便宜上、第２の発振回路ユニット７０−２における第１発振回路１０−１、第２発振回路１０−２、及び第１サンプリング部３０−１を、第３発振回路１０−３、第４発振回路１０−４、及び第２サンプリング部３０−２と称して説明する。

第３発振回路１０−３及び第４発振回路１０−４は、第１発振回路１０−１及び第２発振回路１０−２と同一の構成を有してよい。また、第３発振回路１０−３における第３遅延部１４−３（図示せず）の第３遅延量は、第１発振回路１０−１における第１遅延量と同一である。また、第４発振回路１０−４における第４遅延部１４−４（図示せず）の第４遅延量は、第２発振回路１０−２における第２遅延量と同一である。つまり、第３発振回路１０−３は、第１発振信号と略等しい周期の第３発振信号を出力する。また、第４発振回路１０−４は、第２発振信号と略等しい周期の第４発振信号を出力する。

また、第３発振回路１０−３は、被測定信号の、第１発振回路１０−１とは異なるパルスが入力され、当該パルスに応じて発振を開始して第３発振信号を出力する。例えば第３発振回路１０−３は、図３に示したように、第１発振回路１０−１に入力される被測定信号のパルス２０−１の次のパルス２０−２が入力される。第３発振回路１０−３の第３セレクタ１２−３（図示せず）は、当該パルスを選択して通過させてよい。

また、第４発振回路１０−４は、基準信号のパルスのうち、第３発振回路１０−３に入力される被測定信号のパルスに対応するパルスが入力され、当該パルスに応じて発振を開始して第４発振信号を出力する。例えば第４発振回路１０−４は、図３に示したように、第２発振回路１０−２に入力される基準信号のパルス２２−１の次のパルス２２−２が入力される。ここで、第３発振回路１０−３に入力される被測定信号のパルスに対応する基準信号のパルスについて説明する。

本例において基準信号は、被測定信号と略同一の周期を有する信号である。測定装置１００は、被測定信号と略同一の周期を有する基準信号を生成する基準信号生成部を更に備えてよい。例えば基準信号生成部は、ＰＬＬ回路等を用いて、被測定信号と略同一の周期を有する基準信号を生成してよい。基準信号生成部は、当該基準信号を、第２発振回路１０−２及び第４発振回路１０−４に分岐して入力する。

また、第１発振回路１０−１が選択する被測定信号のパルスと、第２発振回路１０−２が選択する基準信号のパルスとは、ある位相差を有する。この場合において、第４の発振回路１０−４には、第３発振回路１０−３に入力される被測定信号のパルスに対応する基準信号のパルスとして、第３発振回路１０−３に入力される被測定信号のパルスに対して、当該位相差を有する基準信号のパルスが入力される。つまり、第３発振回路１０−３に、第１発振回路１０−１に入力される被測定信号のパルスの次のパルスが入力される場合、第４発振回路１０−４には、第２発振回路１０−２に入力される基準信号のパルスの次のパルスが入力される。

第２サンプリング部３０−２は、第３発振信号を、第４発振信号のパルスに応じてサンプリングする。また、メモリ４０は、第２サンプリング部３０−２におけるサンプリング結果を格納する。また、カウンタ５０は、第２サンプリング部３０−２が出力する論理値が遷移するタイミングを検出する。このような構成により、被測定信号の周期、及び被測定信号を測定すべき測定レンジによらず、被測定信号の隣接するパルスを連続して測定することができる。尚、測定装置１００は、測定すべき被測定信号のパルスの数に応じて、更に多くの発振回路１０、サンプリング部３０、及び、メモリ４０又はカウンタ５０を有してよい。また、測定装置１００は、被測定信号の各パルスの位相を測定すべき測定レンジと、被測定信号の周期とに応じて、被測定信号の各パルスを測定できる数の発振回路１０、サンプリング部３０、及び、メモリ４０又はカウンタ５０を有してよい。

図５は、図４において説明した測定装置１００の動作の一例を示す図である。上述したように、第１発振回路１０−１及び第２発振回路１０−２は、被測定信号のパルス２０−１及び基準信号のパルス２２−１に応じて発振する。また、第３発振回路１０−３及び第４発振回路１０−４は、被測定信号の次のパルス２０−２及び基準信号の次のパルス２２−２に応じて発振する。

このため、図５に示すように、第１発振回路１０−１及び第２発振回路１０−２の発振が、次のパルス２０−２及び２２−２のタイミングよりも後に終了する場合であっても、被測定信号のそれぞれのパルスについて測定することができる。しかし、本例における測定装置１００は、測定すべき被測定信号のパルスの数に応じて、発振回路１０等を備える。このため、回路規模が測定レンジに比例して大きくなる場合があり、また時間分解能に反比例して大きくなる場合がある。

図６は、測定装置１００の構成の他の例を示す図である。本例における測定装置１００は、比較的に規模が小さい回路で、高周波数の被測定信号を、広い測定レンジ且つ高分解能で測定する。本例における測定装置１００は、縦続接続された複数の発振回路ユニット７０を備える。それぞれの発振回路ユニット７０は、第１発振回路１０−１、第２発振回路１０−２、遅延素子（３２−１、３２−２）、第１サンプリング部３０−１、パルス選択回路（３６−１、３６−２）、及び変化点検出回路３４−１を有する。本例において、図１と同一の符号を付して説明する構成要素は、図１に関連して説明した機能及び構成を有してよい。

それぞれの第１発振回路１０−１は、入力されるパルスに応じて発振を開始して、第１発振信号を出力する。また、それぞれの第２発振回路１０−２は、入力されるパルスに応じて発振を開始して、第１発振信号とは周期が異なる第２発振信号を出力する。尚、初段の発振回路ユニット７０−１の第１発振回路１０−１には、被測定信号の一つのパルスが入力され、第２発振回路１０−２には、基準信号の一つのパルスが入力される。初段以外の発振回路ユニット７０の第１発振回路１０−１には、前段の発振回路ユニット７０が出力する第１発振信号の一つのパルスが入力され、第２発振回路１０−２には、前段の発振回路ユニット７０が出力する第２発振信号の一つのパルスが入力される。

尚、説明を簡単にすべく、本例では２つの第１の発振回路ユニット７０−１及び第２の発振回路ユニット７０−２を備える場合を説明する。また、説明の便宜上、第２の発振回路ユニット７０−２における各構成要素を、第３発振回路１０−３（第１発振回路１０−１に対応）、第４発振回路１０−４（第２発振回路１０−２に対応）、遅延素子（３２−３、３２−４）、第２サンプリング部３０−２、パルス選択回路（３６−３、３６−４）、及び変化点検出回路３４−２と称して説明する。また、図６においては、メモリ４０及びカウンタ５０を省略して記載するが、測定装置１００は、それぞれのサンプリング部３０に対応して、メモリ４０及びカウンタ５０の少なくとも一方を有してよい。

第１発振回路１０−１、第２発振回路１０−２、及び第１サンプリング部３０−１は、図１に関連して説明した第１発振回路１０−１、第２発振回路１０−２、及び第１サンプリング部３０−１と同一の構成を有してよい。第３発振回路１０−３は、前段の発振回路ユニット７０の第１発振回路１０−１が出力する第１発振信号の一つのパルスが入力され、当該パルスに応じて発振を開始して第３発振信号を出力する。また、第４発振回路１０−４は、前段の発振回路ユニット７０の第２発振回路１０−１が出力する第２発振信号の一つのパルスが入力され、当該パルスに応じて発振を開始して第４発振信号を出力する。第３発振回路１０−３及び第４発振回路１０−４は、第１発振回路及び第２発振回路１０−２と同一の構成を有してよい。第２サンプリング部３０−２は、第４発振信号のパルスに応じて、第３発振信号をサンプリングする。

例えば第３発振回路１０−３には、第１サンプリング部３０−１が出力する論理値の遷移を検出したサイクル（即ち、第２発振信号のエッジの位相と、第１発振信号のエッジの位相との前後関係が逆転した直後のサイクル）における、第１発振信号のパルスが入力される。また、第４発振回路１０−４には、第１サンプリング部３０−１が出力する論理値の遷移を検出したサイクルにおける、第２発振信号のパルスが入力される。

第１の発振回路ユニット７０−１のパルス選択回路（３６−１、３６−２）は、上述した第１発振信号及び第２発振信号のパルスを選択して、後段に設けられた第２の発振回路ユニット７０−２の第３発振回路１０−３及び第４発振回路１０−４に入力してよい。このとき、第１発振回路１０−１及び第２発振回路１０−２、並びにパルス選択回路（３６−１、３６−２）は、第１サンプリング部３０−１が出力する論理値の遷移を検出したサイクルにおける、第１発振信号のパルス及び第２発振信号のパルスの相対位相を維持して、第３発振回路及び第４発振回路に入力する。

また、第１の発振回路ユニット７０−１の変化点検出回路３４−１は、第１サンプリング部３０−１が出力する論理値が遷移したサイクルを検出して、パルス選択回路（３６−１、３６−２）に通知する。遅延素子（３２−１、３２−２）は、第１発振回路１０−１とパルス選択回路３６−１との間、及び第２発振回路１０−２とパルス選択回路３６−２との間にそれぞれ設けられる。遅延素子（３２−１、３２−２）における遅延時間は、第１サンプリング部３０−１、変化点検出回路３４−１、及びパルス選択回路（３６−１、３６−２）における信号処理に要する時間に応じて定められてよい。パルス選択回路（３６−１、３６−２）に入力される信号を遅延させることにより、変化点検出回路３４−１が変化点を検出したサイクルにおける、第１発振信号及び第２発振信号のパルスを、パルス選択回路（３６−１、３６−２）が選択して出力することができる。

図７は、図６において説明した測定装置１００の動作の一例を示すタイミングチャートである。上述したように、第１発振回路１０−１及び第２発振回路１０−２は、被測定信号の一つのパルス２０−１、及び基準信号の一つのパルス２２−１に応じて、第１発振信号及び第２発振信号を出力する。そして、変化点検出回路３４は、第１サンプリング部３０−１における第１サンプリング結果の論理値が遷移するサイクルを検出する。図７の例では、第１発振信号及び第２発振信号の３サイクル目に、第１サンプリング結果の論理値が遷移する。

それぞれの遅延素子３２は、入力される第１発振信号及び第２発振信号の位相差を維持して、等しく遅延させる。例えば、第１発振回路１０−１とパルス選択回路３６との間の伝送遅延時間、及び第２発振回路１０−２とパルス選択回路３６との間の伝送遅延時間が等しくなるように、それぞれの遅延素子３２は第１発振信号及び第２発振信号を遅延させる。また、それぞれの遅延素子３２の遅延量は同一であってよい。

パルス選択回路３６は、変化点検出回路３４が変化点を検出したサイクルにおける、第１発振信号のパルス２６−１及び第２発振信号のパルス２８−１を選択して、第３発振回路１０−３及び第４発振回路１０−４に入力する。そして、第３発振回路１０−３及び第４発振回路１０−４は、当該パルスに応じて発振を開始して、第３発振信号及び第４発振信号を出力する。

このとき、第１発振回路１０−１における発振周期Ｔｄ１から、第２発振回路１０−２における発振周期Ｔｄ２を減じた第１減算値の絶対値｜Ｔｄ１−Ｔｄ２｜が、第３発振回路１０−３における発振周期から第４発振回路１０−４における発振周期Ｔｄ４を減じた第２減算値｜Ｔｄ３−Ｔｄ４｜の絶対値より大きくなるように、それぞれの発振周期（即ち、各発振回路１０における遅延部１４の遅延量）を設定する。これにより、第２サンプリング部３０−２におけるサンプリングの分解能は、第１サンプリング部３０−１におけるサンプリングの分解能より小さくなる。

また、第１減算値Ｔｄ１−Ｔｄ２の符号と、第２減算値Ｔｄ３−Ｔｄ４の符号とが異なるように、それぞれの発振周期を設定する。例えば、Ｔｄ１がＴｄ２より小さい場合、Ｔｄ３はＴｄ４より大きくなるように設定される。この場合、図７に示すように、各サイクルにおいて、第１発振信号のパルスに対する、第２発振信号のパルスの相対位相は、徐々に遅れる。そして、変化点検出回路３４において、第２発振信号のパルスの位相が、第１発振信号のパルスに対して、進んでいる状態から、遅れている状態に遷移するサイクルが検出され、当該サイクルにおける第１発振信号及び第２発振信号のパルスが、相対位相を維持して第３発振回路１０−３及び第４発振回路１０−４に入力される。

そして、図７に示すように、第３発振信号のパルスに対する、第４発振信号のパルスの相対位相は、より高い分解能で徐々に進む（即ち、第１サンプリング部３０−１及び第２サンプリング部３０−２におけるサンプリングの走査方向は逆となる）。このため、第２サンプリング部３０−２に対応する変化点検出回路３４において、第４発振信号のパルスの位相が、第３発振信号のパルスに対して、遅れている状態から進んでいる状態に遷移するサイクルが、より高い分解能で検出される。

また、第３発振回路１０−３及び第４発振回路１０−４には、前後関係が逆転した直後のサイクルにおける第１発振信号及び第２発振信号が入力される。即ち、第３発振回路１０−３及び第４発振回路１０−４に入力される信号の位相差は、１段目の回路における分解能Ｔｄ２−Ｔｄ１より小さい。このため、２段目の発振回路ユニット７０−２の測定レンジを１段目の発振回路ユニット７０−１の時間分解能に設定することができ、１段目の発振回路ユニット７０−１と同一の周回数であっても、２段目の発振回路ユニット７０−２は、より高い時間分解能で測定を行うことができる。

また、各段の発振回路１０において、被測定信号の一つのパルスを測定してから、次のパルスを測定できる間隔（デッドタイム）は、当該パルスを測定するのに要する発振回数に依存する。本例における測定装置１００は、各段における発振回数を削減することができるので、デッドタイムを削減して、被測定信号の各パルスを効率よく測定することができる。

このように、第１サンプリング部３０−１及び第２サンプリング部３０−２に対応する変化点検出回路３４の検出結果から、被測定信号のパルスのエッジタイミングを検出することができる。例えば、第１サンプリング部３０−１に対応する変化点検出回路３４が、第１発振回路１０−１及び第２発振回路１０−２が発振を開始してからａサイクル目に変化点を検出して、第２サンプリング部３０−２に対応する変化点検出回路３４が、第３発振回路１０−３及び第４発振回路１０−４が発振を開始してからｂサイクル目に変化点を検出した場合、被測定信号のパルスのエッジタイミングは、基準信号のパルスのエッジタイミングを基準として、ａ・（Ｔｄ２−Ｔｄ１）−ｂ・（Ｔｄ３−Ｔｄ４）により求めることができる。

以上のように、複数の発振回路ユニット７０を縦続接続して、後段の発振回路ユニット７０における、第１発振回路１０−１及び第２発振回路１０−２の発振周期の差分の絶対値を、より後段の発振回路ユニット７０で、より小さくなるように発振周期を設定することにより、測定分解能順次高くすることができる。更に前後に隣接して設けられた発振回路ユニット７０において、第１発振回路１０−１の発振周期から、第２発振回路１０−２の発振周期を減じた値の正負の符号が異なるように発振周期を設定することにより、発振信号を走査する位相の方向を順次逆転させることができる。つまり、高分解能で被測定信号を測定することができ、より前段の発振回路１０においては、分解能を大きくするので、大きな測定レンジを少ない発振回数で測定することができる。

そして、後段の発振回路１０においては、前段の発振回路１０において変化点を検出したサイクルの二つの発振信号のパルスが、相対位相を維持して入力される。このため、後段の発振回路１０においても、より少ないサイクル数で変化点を検出することができる。このため、高周波数の被測定信号の各パルスについて測定を行う場合であっても、高分解能且つ広い測定レンジで測定することができる。

例えば、図１に示した測定装置１００では、発振回路１０は測定レンジ／分解能の回数の発振を行う。これに対し、図６に示した測定装置１００では、前段の発振回路１０において粗い分解能で変化点を検出して、後段の発振回路１０において細かい分解能で変化点を検出する。そして、各段の発振回路１０は、前段の発振回路１０が変化点を検出した直後のサイクルの発振信号を用いて変化点を検出するので、図１に示した測定装置１００と同等の分解能で測定を行うのに要する発振回数を大幅に低減することができる。

また、本例においては、発振回路ユニット７０を２段に縦続接続した場合を説明したが、測定装置１００は、より多段に発振回路ユニット７０を縦続接続した構成を有してもよい。このような構成により、更に高分解能で被測定信号を測定することができる。また、本例においては、変化点を検出したサイクルにおける第１発振信号及び第２発振信号のパルスを、次段の発振回路ユニット７０に入力したが、他の例においては、変化点を検出したサイクルから、予め定められたサイクル数が経過したときの、第１発振信号及び第２発振信号のパルスを、次段の発振回路ユニット７０に入力してもよい。この場合、次段の発振回路ユニット７０の変化点検出回路３４が検出する変化点のタイミングを、当該予め定められたサイクル数に応じて補正する。例えば当該サイクル数に、前段の発振回路ユニット７０における測定分解能を乗じた値を、次段の変化点検出回路３４が検出したタイミングから増加または減少させてよい。

尚、被測定信号と基準信号の位相差は、測定装置１００の各段の変化点検出回路３４が検出したサイクル数と、対応する分解能との積の合計から求めることができる。但し、上述したように、次段の発振回路ユニット７０には、前段の発振回路ユニット７０の出力において、位相関係が逆転した直後のサイクルの相対位相を維持した発振信号が入力され、位相の走査方向も逆転する。このため、各段におけるサイクル数×分解能を単に加算する一般的な剰余系で処理しても、被測定信号と基準信号の位相差を正確に求めることができない。次に、図６に示した測定装置１００において、各段の変化点検出回路３４の検出結果から、被測定信号と基準信号の位相差を求める方法（図６に示した測定装置１００における剰余系）を説明する。

図８から図１１は、図６に示した測定装置１００における剰余系を説明する図である。図８は、本例における剰余系の関係式の一例を示す図である。尚、図８においては、被測定信号及び基準信号の各パルスに応じて、第１発振回路１０−１及び第２発振回路１０−２が発振信号を生成する場合を示す。また、図８においては、第２発振回路１０−２の発振周期Ｔｄ２が、第１発振回路１０−１の発振周期Ｔｄ１より大きい場合を説明する。つまり本例において、第２発振信号の位相は、第１発振信号の位相に対して徐々に遅れる。この場合、基準信号生成部は、被測定信号に対して位相が進んだ基準信号を生成することが好ましい。逆に、第２発振回路１０−２の発振周期Ｔｄ２が、第１発振回路１０−１の発振周期Ｔｄ１より大きい場合、基準信号生成部は、被測定信号に対して位相が遅れた基準信号を生成することが好ましい。

また、図８においては、３段の発振回路ユニット７０を縦続接続した場合を説明する。本例では、３段目の発振回路ユニット７０における第１発振回路１０−１及び第２発振回路１０−２を、第５発振回路１０−５及び第６発振回路１０−６と称して説明する。この場合、奇数段目の発振回路ユニット７０と、偶数段目の発振回路ユニット７０とでは、サンプリングの走査方向が順次逆向きとなるように、それぞれの発振回路１０の発振周期を設定する。例えば、図８の例では、第１発振回路１０−１の発振周期Ｔｄ１が第２発振回路１０−２の発振周期Ｔｄ２より小さく、第３発振回路１０−３の発振周期Ｔｄ３が第４発振回路１０−４の発振周期Ｔｄ４より大きく、第５発振回路１０−５の発振周期Ｔｄ５が第６発振回路１０−６の発振周期Ｔｄ６より大きくなるように設定される。

また、測定装置１００は、図８において説明する関係式に基づく処理を行う演算部を備えてよい。演算部には、各段における分解能（Ｔｄ２−Ｔｄ１、Ｔｄ３−Ｔｄ４、Ｔｄ６−Ｔｄ５、・・・）が予め与えられており、また各段の変化点検出回路３４が変化点を検出したサイクル数が通知されてよい。ここで、各段の変化点検出回路３４は、対応する発振回路１０が発振を開始してから、変化点を検出するまでの、発振回路ユニット７０の発振回数（サイクル数）を計数してよい。図８においては、演算部が行う各処理の一例を機能ブロックとして示す。例えば演算部は、１段目の変化点検出回路３４の検出結果に応じた演算を行う第１処理部１３０−１、２段目の変化点検出回路３４の検出結果に応じた演算を行う第２処理部１３０−２、３段目の変化点検出回路３４の検出結果に応じた演算を行う第３処理部１３０−３を有してよい。

第１処理部１３０−１は、第１発振回路１０−１及び第２発振回路１０−２が発振を開始してから、第１サンプリング部３０−１が出力する論理値が遷移するまでの、第１発振信号及び第２発振信号のサイクル数ａ１を検出する。そして、第１処理部１３０−１は、検出したサイクル数ａ１と、対応する分解能（即ち、第１発振回路１０−１及び第２発振回路１０−２の発振周期の差Ｔｄ２−Ｔｄ１）とを乗算して、位相差を検出する。

第２処理部１３０−２は、第３発振回路１０−３及び第４発振回路１０−４が発振を開始してから、第２サンプリング部３０−２が出力する論理値が遷移するまでの、第３発振信号及び第４発振信号のサイクル数ａ２を検出する。そして、第２処理部１３０−２は、検出したサイクル数ａ２と、対応する分解能（第４発振回路１０−４及び第３発振回路１０−３の発振周期の差Ｔｄ３−Ｔｄ４）とを乗算して、位相差を検出する。同様に、第３処理部１３０−３は、検出したサイクル数ａ３と、対応する分解能（Ｔｄ６−Ｔｄ５）を乗算する。

また、それぞれの発振回路１０は、対応する変化点検出回路３４が変化点を検出した場合に発振を停止して、入力される次のパルスに応じて発振を開始する。演算部は、被測定信号のそれぞれのパルス毎に、第１処理部１３０−１、第２処理部１３０−２、第３処理部１３０−３が検出した位相差に基づいて、被測定信号のそれぞれのパルスと、基準信号のそれぞれのパルスとの位相差を算出する。

例えば演算部は、被測定信号の第１のパルス及び基準信号の第１のパルスに対応して、それぞれの処理部１３０が検出した位相差から、当該パルスの位相差を算出する。ここで、奇数段におけるサンプリングの走査方向と、偶数段におけるサンプリングの走査方向とは逆向きであるので、奇数段に対応する処理部１３０（第１処理部１３０−１及び第３処理部１３０−３）が検出した位相差の総和と、偶数段に対応する処理部１３０（第２処理部１３０−２）が検出した位相差の総和との差分を求めることにより、当該パルスの位相差を算出することができる。本例では、ａ１（Ｔｄ２−Ｔｄ１）−ａ２（Ｔｄ３−Ｔｄ４）＋ａ３（Ｔｄ６−Ｔｄ５）を求めることにより、第１のパルスの位相差を算出することができる。演算部は、同様の処理により、被測定信号のそれぞれのパルスと、基準信号の対応するパルスとの位相差をそれぞれ求めてよい。基準信号は、測定器により生成される任意のタイミングであるので、以上の処理により、被測定信号のそれぞれのパルスの位相バラツキ（ジッタ）等を求めることができる。

図９は、測定装置１００の各段の発振回路ユニット７０における処理を説明する図である。各発振回路ユニット７０は、一組の発振回路１０（第１の発振回路１０−１及び第２の発振回路１０−２）の発振周期の差分に応じた分解能ｄ１（例えばＴｄ２−Ｔｄ１）が設定される。また、第１発振回路ユニット７０−１には、位相差がｕ０の被測定信号及び基準信号が入力される。第１発振回路ユニット７０−１は、当該位相差ｕ０を分解能ｄ１で除算した結果を出力する。

ここで、それぞれの発振回路ユニット７０が出力する商ａｎは、２つの発振信号を出力してから、発振信号の位相関係が逆転するまでのサイクル数であるので、ｕｎ／ｄｎの通常の除算による商に１を加算した結果が商ａｎとなる（但し、ｎは整数）。つまり、ある整数と、分解能ｄｎとの積が、入力される位相差ｕｎより大きくなる条件において、最小の整数を商ａｎとして出力する。また、分解能ｄｎと商ａｎとを乗算して、入力される位相差ｕｎを減算したｄｎ＊ａｎ−ｕｎ（負の値）が除算の余りとして次段に入力される。本例では、当該除算の余りに相当する相対位相差を有する２つの発振信号が、次段の発振回路ユニット７０に入力される。

次段の発振回路ユニット７０は、前段の発振回路ユニット７０が出力する位相差の余り（負の値）を受け取る。次段の発振回路ユニット７０は、サンプリングの走査方向が前段の発振回路ユニット７０とは逆向きであるので、当該位相差の余りが正の値に変換される。そして、当該位相差の余りを分解能ｄｎで同様に除算した結果を出力する。

演算部は、各発振回路ユニット７０における分解能ｄｎと商ａｎとの積に基づいて、発振信号と基準信号との位相差ｕ０を算出する。上述したように、演算部は、奇数段の発振回路ユニット７０における分解能ｄｎと商ａｎとの積の総和から、偶数段の発振回路ユニット７０における分解能ｄｎと商ａｎとの積の総和を減算することにより、発振信号と基準信号との位相差ｕ０を求めることができる。尚、位相差ｕ０は、奇数段の発振回路ユニット７０における分解能ｄｎと商ａｎとの積の総和から、偶数段の発振回路ユニット７０における分解能ｄｎと商ａｎとの積の総和を減算して、更に最終段の発振回路ユニット７０が出力する余りを加減算して得られる。しかし、最終段の発振回路ユニット７０が出力する余りは、最終段の発振回路ユニット７０の分解能以下であるので、量子化誤差とみなすことができる。最終段の発振回路ユニット７０の分解能は、許容される測定誤差に応じて定められてよい。

図１０は、各発振回路ユニット７０における分解能を「１２８」、「３２」、「８」、「２」に設定した場合における、測定装置１００の各段における処理を説明する図である。ここで、分解能の単位は、例えばピコ秒等の時間単位である。また、本例における被測定信号及び基準信号は、「１６０」の位相差を有する。ここで、位相差の単位は、分解能の単位と同一とする。

第１発振回路ユニット７０−１は、被測定信号及び基準信号の位相差「１６０」を、分解能「１２８」で除算する。上述したように、発振回路ユニット７０が出力する商は、通常の除算による商に１を加算した値であるので、第１発振回路ユニット７０−１が出力する商は「２」となる。また、第１発振回路ユニット７０−１が出力する余り（即ち、第２発振回路ユニット７０−２に入力される第１発振信号及び第２発振信号の位相差）は、１６０−１２８＊２から、「−９６」となる。

第２発振回路ユニット７０−２は、当該位相差「−９６」を受け取り、上述したように正の値に変換して、分解能「３２」で除算する。これにより、第２発振回路ユニット７０−２が出力する商は「３」となり、余りは「０」となる。同様に、第３発振回路ユニット７０−３は、商「１」、余り「−８」を出力して、第４発振回路ユニット７０−４は、商「４」、余り「０」を出力する。ここで、第３発振回路ユニット７０−３に入力される位相差は「０」であるが、発振回路ユニット７０が出力する商は、通常の商に１を加算した値となるので、商は「１」となる。つまり、通常の剰余系では、各段の商の最小値は０であるが、本例における剰余系の各段が出力する商の最小値は１となる。

演算部は、各発振回路ユニット７０が出力する商及び分解能の積と、最終段の発振回路ユニット７０が出力する余りとに基づいて、被測定信号及び基準信号の位相差を算出する。上述したように、演算部は、１２８＊３−３２＊２＋８＊１−２＊４＋０から、位相差「１６０」を算出することができる。つまり、本例における測定装置１００によれば、被測定信号及び基準信号の位相差「１６０」を、小さい回路規模で効率よく測定することができる。

例えば、各段の発振回路ユニット７０の最大周回数を４とした場合、図１０を用いて説明した測定装置１００全体の時間分解能が「２」となり、測定レンジが「５１２」となる。同一の最大周回数、時間分解能、及び測定レンジを、図４において説明した方式で実現するには、発振回路ユニット７０当たりの測定レンジが「８」であるので、５１２／８＝６４個の発振回路ユニット７０を並列に接続する必要がある。これに対し、図１０の方式では、４個の発振回路ユニット７０を縦続に接続すればよく、回路規模を低減できる。

尚、各発振回路ユニット７０に設定される分解能は、本例のように最終段の発振回路ユニット７０の分解能の整数倍となることが好ましい。このような分解能を設定することにより、演算部における演算を容易にすることができる。

図１１は、図６から図１０において説明した測定装置１００を説明するブロック図である。測定装置１００は、各段の発振回路ユニット７０、及び演算部１７０を備える。それぞれの発振回路ユニット７０は、図９及び図１０において説明したように、並列に設けられた一組の発振回路１０、サンプリング部３０、変化点検出回路３４、それぞれの発振回路１０の出力端に接続される遅延素子３２、次段の一組の発振回路１０に入力するパルスを選択するパルス選択回路３６を有する。尚、最終段の発振回路ユニット７０は、遅延素子３２及びパルス選択回路３６を有さなくともよい。

演算部１７０は、各段に対応する処理部１３０、奇数段加算器１５０−１、偶数段加算器１５０−２、及び減算器１６０を有する。処理部１３０は、図８において説明した処理部１３０である。奇数段加算器１５０−１は、奇数段に対応する処理部１３０が出力する、商ａｎ及び分解能ｄｎの積の総和を算出する。また、偶数段加算器１５０−２は、偶数段に対応する処理部１３０が出力する、商ａｎ及び分解能ｄｎの積の総和を算出する。

減算器１６０は、奇数段加算器１５０−１が算出した総和から、偶数段加算器１５０−２が算出した総和を減算して、被測定信号と基準信号との位相差を算出する。ここで、最終段の発振回路ユニット７０が出力する位相差の余りが測定誤差となるが、最終段の発振回路ユニット７０の分解能は十分小さいので、当該測定誤差は小さいものとなる。尚、演算部１７０は、演算部１７０を処理部１３０、奇数段加算器１５０−１、偶数段加算器１５０−２、及び減算器１６０として機能させるプログラムに応じて動作してよい。例えば演算部１７０は、当該プログラムが組み込まれた電子計算機であって、当該プログラムを実行することにより、処理部１３０、奇数段加算器１５０−１、偶数段加算器１５０−２、及び減算器１６０として機能してよい。また、当該プログラムは、フレキシブルディスク、ＣＤ−ＲＯＭ等の記憶媒体に格納されてよい。

図１２は、被測定信号と基準信号との位相差を測定する測定装置４００の構成の一例を示す図である。本例における測定装置４００は、３つの測定装置１００、３つのオフセット加算部４１０、及び中央値選択回路４２０を備える。測定装置１００は、それぞれ並列に設けられる。それぞれの測定装置１００は、図６から図１１において説明した測定装置１００である。また、それぞれの測定装置１００の対応する段数の発振回路ユニット７０には、同一の分解能が設定される。つまり、それぞれの測定装置１００には、同一の設定がされる。

図６から図１１において説明した測定装置１００のサンプリング部３０としてフリップフロップを用いた場合、サンプリング部３０におけるメタステーブルにより測定誤差が大きくなる場合がある。例えば、フリップフロップに入力される被測定信号とクロック信号との位相差が、フリップフロップのセットアップタイムとホールドタイムの間に存在する場合、変化点検出回路３４の判定結果が確定するまでの時間が増大して、パルス選択回路３６で選択するパルスの時間に誤差が生じる。当該誤差は、後段の発振回路ユニット７０における測定誤差の原因となる。特に、より分解能が大きい上段のサンプリング部３０においてメタステーブルが生じた場合、メタステーブルによる測定誤差が大きくなってしまう。本例における測定装置４００は、最終段以外のサンプリング部３０におけるメタステーブルの影響を排除することにより、被測定信号の位相を高精度に測定する。

それぞれの測定装置１００には、相対位相差が異なる被測定信号及び基準信号の組が入力される。例えば図１２に示すように、それぞれの測定装置１００には、同一の被測定信号が分岐して与えられてよい。このとき、測定装置１００に入力される被測定信号の位相は略同一である。そして、それぞれの測定装置１００には、位相の異なる基準信号が与えられる。例えば基準信号生成部は、タイミング発生器が生成する基準信号を、それぞれ異なる遅延量で遅延させることにより、位相の異なる複数の基準信号を生成してよい。

また他の例では、それぞれの測定装置１００には、同一の基準信号が分岐して与えられてもよい。この場合、測定装置１００に入力される基準信号の位相は略同一である。そして、それぞれの測定装置１００には、位相の異なる被測定信号が与えられる。例えばそれぞれ異なる遅延量で遅延させた被測定信号が与えられてよい。

上述したように、測定装置４００は、それぞれの被測定信号又はそれぞれの基準信号を異なる遅延量で遅延させる遅延素子を更に備えてよい。当該遅延素子は、それぞれの被測定信号及び基準信号の組み合わせが有するべき相対位相差に応じて遅延量が設定可能な可変遅延回路であることが好ましい。

オフセット加算部４１０は、測定装置１００と一対一に対応して設けられる。それぞれのオフセット加算部４１０は、対応する測定装置１００の演算部１７０が算出した被測定信号と基準信号との位相差から、所定のオフセット値を減算する。ここで、それぞれのオフセット値は、対応する遅延素子に設定される遅延量の差分に応じて定められる。つまり、オフセット加算部４１０は、測定装置１００への入力時に与えられるオフセット位相差をキャンセルする。

このように、入力される被測定信号又は基準信号の位相をそれぞれ異ならせることにより、複数の測定装置１００でメタステーブルが生じることを防ぐことができる。中央値選択回路４２０は、それぞれのオフセット加算部４１０が出力する値のうち、中央値を選択して出力する。中央値とは、３つの値のうち、最大値及び最小値以外の値を指す。オフセット加算部４１０により、入力時のオフセット位相差がキャンセルされるので、メタステーブルが生じていない場合、それぞれのオフセット加算部４１０が出力する値は略同一となる。但し、それぞれのオフセット加算部４１０が出力する値は、最終段の発振回路ユニット７０が出力する余りに応じた差を有する。当該差は、最終段の発振回路ユニット７０における分解能より小さいので、測定精度に対する影響は小さい。

また、いずれかの測定装置１００でメタステーブルが生じた場合であっても、それぞれの測定装置１００に入力される被測定信号及び基準信号の相対位相差は異なるので、他の測定装置１００ではメタステーブルが生じない。メタステーブルが生じた測定装置１００に対応するオフセット加算部４１０が出力する値は比較的に大きな誤差を有するので、３つの値のうちの最大値又は最小値となる。このため、それぞれのオフセット加算部４１０が出力する値のうち、中央値を選択することにより、メタステーブルが生じていない測定装置１００の測定結果を選択することができる。

このように、本例における測定装置４００によれば、いずれかの測定装置１００でメタステーブルが生じている場合、及び生じていない場合のいずれであっても、最終段の発振回路ユニット７０における分解能より小さい測定誤差で、被測定信号と基準信号との位相差を検出することができる。

尚、被測定信号及び基準信号の入力時に与えるオフセット位相差の設定によっては、複数の測定装置１００でメタステーブルが生じる場合がある。例えば、第１の測定装置１００に入力される被測定信号及び基準信号Ａに与えるオフセット位相差を零として（基準として）、第２の測定装置１００に入力される被測定信号及び基準信号Ｂに与えるオフセット位相差をＤ１２、第３の測定装置１００に入力される被測定信号及び基準信号Ｃに与えるオフセット位相差をＤ１３とする。また、オフセット位相差Ｄ１２とオフセット位相差Ｄ１３との差分をオフセット位相差Ｄ２３とする。また、それぞれの測定装置１００が４段の発振回路ユニット７０を有し、それぞれの発振回路ユニット７０における分解能を「１２８」、「３２」、「８」、「２」とする。

この場合において、例えばオフセット位相差Ｄ１２が「８」である場合、第１の測定装置１００の最終段以外でメタステーブルが生じると、第２の測定装置１００の第３の発振回路ユニット７０（分解能「８」）においてもメタステーブルが生じてしまう。このため、被測定信号又は基準信号の入力時に与えるオフセット位相差（例えば遅延素子の遅延量）は、各発振回路ユニット７０の分解能と、サンプリング部３０のセットアップ／ホールドタイムの合計とに基づいて定められることが好ましい。

例えば、上記の例のように、最終段以外の発振回路ユニット７０における分解能（例えば「１２８」、「３２」、「８」）が、最終段の直前の段の発振回路ユニット７０における分解能（例えば「８」）の整数倍である場合においては、被測定信号又は基準信号の入力時に与えるオフセット位相差は、最終段の直前の段の発振回路ユニット７０における分解能（例えば「８」）の整数倍とならないように設定されることが好ましい。つまり、上述したオフセット位相差Ｄ１２、オフセット位相差Ｄ１３、及びオフセット位相差Ｄ２３のいずれもが、最終段の直前の段の発振回路ユニット７０における分解能の整数倍とならないように設定されることが好ましい。

更に、サンプリング部３０におけるセットアップ／ホールドタイムを考慮すると、オフセット位相差Ｄ１２、オフセット位相差Ｄ１３、及びオフセット位相差Ｄ２３のいずれもが、最終段の直前の段の発振回路ユニット７０における分解能の整数倍から、セットアップ／ホールドタイムの合計を加算又は減算した範囲とならないように設定されることが好ましい。例えば、セットアップ／ホールドタイムの合計が「１」であり、オフセット位相差Ｄ１２を「１７」に設定した場合、当該設定値は、分解能「８」の２倍にセットアップ／ホールドタイムの合計「１」を加算した値の範囲内（１５〜１７）であるので、第１の測定装置１００及び第２の測定装置１００においてメタステーブルが生じる可能性がある。

これに対し、例えばオフセット位相差Ｄ１２を「１０」、オフセット位相差Ｄ１３を「２２」に設定した場合、オフセット位相差Ｄ２３は「１２」となる。これらのオフセット位相差は、いずれも分解能「８」の整数倍にセットアップ／ホールドタイムの合計「１」を加減算した範囲内（７〜９、１５〜１７、２３〜２５、・・・）ではないので、複数の測定装置１００でメタステーブルが生じることを防ぐことができる。

また、最終段の直前の分解能が、セットアップ／ホールドタイムの合計に対して十分大きくない場合、オフセット位相差Ｄ１２、オフセット位相差Ｄ１３、及びオフセット位相差Ｄ２３として適切な値を設定できない場合がある。例えば、最終段の直前の分解能が「８」であり、セットアップ／ホールドタイムの合計が「３」である場合、オフセット位相差Ｄ１２、オフセット位相差Ｄ１３、及びオフセット位相差Ｄ２３のいずれもが、分解能「８」の整数倍から、セットアップ／ホールドタイムの合計「３」を加減算した値の範囲とならないようなＤ１２、Ｄ１３、Ｄ２３は存在しない。

このため、最終段の直前の発振回路ユニット７０における分解能は、サンプリング部３０のセットアップ／ホールドタイムの合計に対して十分大きい値が設定されることが好ましい。より具体的には、当該分解能は、セットアップ／ホールドタイムの合計の３倍より大きいことが好ましい。また、オフセット位相差は、測定レンジを縮める要因となるので、上述した条件を満たす範囲で、できるだけ小さくすることが好ましい。

図１３は、最終段の直前の発振回路ユニット７０における分解能「ａ」、セットアップ／ホールドタイムの合計「ＳＨ」、及びオフセット位相差Ｄ１２、Ｄ１３、Ｄ２３との関係を説明する図である。尚、図１３では、［ａ」、「ＳＨ」、「Ｄ１２」、「Ｄ１３」、「Ｄ２３」の値を、数直線を用いて示す。また、図１３は、０〜ａ、ａ〜２ａ、２ａ〜３ａ、・・・のように分割した数直線を示す。

上述したように、最終段の直前の発振回路ユニット７０における分解能「ａ」の整数倍に、セットアップ／ホールドタイムの合計「ＳＨ」を加減算した範囲Ａには、オフセット位相差Ｄ１２、１３、２３を設定できない。範囲Ａにいずれかのオフセット位相差を設定した場合、複数の測定装置１００でメタステーブルが生じる可能性がある。例えば、オフセット位相差Ｄ１２を範囲Ａに設定すると、第１の測定装置１００−１と、第２の測定装置１００−２とで、メタステーブルが生じる可能性がある。このため本例では、オフセット位相差Ｄ１２として、ａ＋ＳＨよりわずかに大きい値を設定する。

また、オフセット位相差Ｄ１２に分解能「ａ」の整数倍を加算して、セットアップ／ホールドタイムの合計「ＳＨ」を加減算した範囲Ｂには、オフセット位相差Ｄ１３を設定できない。範囲Ｂにオフセット位相差Ｄ１３を設定した場合、オフセット位相差Ｄ１２及びＤ１３の差分であるオフセット位相差Ｄ２３が、範囲Ａに含まれてしまう。このため、第２の測定装置１００−２及び第３の測定装置１００−３において、メタステーブルが生じる可能性がある。

つまり、複数の測定装置１００でメタステーブルが生じない条件としては、範囲Ａ及び範囲Ｂ以外に、オフセット位相差Ｄ１３を設定できる範囲があることとなる。範囲Ａ及び範囲Ｂの幅が最小となるのは、図１３に示したように範囲Ａ及び範囲Ｂが略半分ずつ重複する場合であり、その幅はセットアップ／ホールドタイムの合計「ＳＨ」の３倍である。つまり、最終段の直前の発振回路ユニット７０における分解能「ａ」が、「ＳＨ」の３倍より大きければ、上記の条件を満たすオフセット位相差Ｄ１２、Ｄ１３、Ｄ２３を設定することができる。

図１４は、測定装置１００の他の構成例を示す図である。本例における測定装置１００は、図１に関連して説明した測定装置１００の構成に加え、第１周波数カウンタ４２−１、第２周波数カウンタ４２−２、及び分解能調整部４４を更に備える。他の構成は、図１に関連して説明した測定装置１００と同一であってよい。本例における測定装置１００は、測定分解能が所定の分解能となるように、第１遅延部１４−１及び第２遅延部１４−２における遅延量を調整する。

第１周波数カウンタ４２−１は、第１発振回路１０−１が出力する第１発振信号のパルス数を計数する。また、第２周波数カウンタ４２−２は、第１周波数カウンタ４２−１と同時に、第２発振回路１０−２が出力する第２発振信号のパルス数を計数する。

第１遅延部１４−１及び第２遅延部１４−２における遅延量の差分（即ち、第１発振回路１０−１及び第２発振回路１０−２の発振周期の差分）が測定分解能に対応する。また、所定の期間内における、第１周波数カウンタ４２−１の計数値、及び第２周波数カウンタ４２−２の計数値が、第１遅延部１４−１の遅延量及び第２遅延部１４−２の遅延量に対応する。このため、当該計数値の差分が測定分解能に対応する。

分解能調整部４４は、所定の期間内における、第１周波数カウンタ４２−１の計数値及び第２周波数カウンタ４２−２の計数値に基づいて、第１遅延部１４−１及び第２遅延部１４−２における遅延量を調整する。例えば分解能調整部４４は、第１周波数カウンタ４２−１の計数値及び第２周波数カウンタ４２−２の計数値の差分が、設定すべき測定分解能に応じて予め定められた値となるように、第１遅延部１４−１及び第２遅延部１４−２における遅延量を調整する。

例えば分解能調整部４４は、当該計数値の差分が、予め定められた値より大きい場合に、第１遅延部１４−１及び第２遅延部１４−２における遅延量の差分をより小さくするように、第１遅延部１４−１及び第２遅延部１４−２の少なくとも一方の遅延量を調整してよい。また、分解能調整部４４は、当該計数値の差分が、予め定められた値より小さい場合に、第１遅延部１４−１及び第２遅延部１４−２における遅延量の差分をより大きくするように、第１遅延部１４−１及び第２遅延部１４−２の少なくとも一方の遅延量を調整してよい。

本例における測定装置１００によれば、第１遅延部１４−１及び第２遅延部１４−２における遅延量を同時に測定するので、当該遅延量の差分値における、電源変動、温度変動等による誤差を低減することができる。つまり、発振回路１０における発振周期の絶対値は、電源変動、温度変動等により変動するので、精度よく調整することが困難である。これに対し、本例における測定装置１００は、第１周波数カウンタ４２−１及び第２周波数カウンタ４２−２が同時に発振周期を測定して、その差分を調整する。このため、２つの発振回路１０における電源変動、温度変動等による影響を相殺することができ、測定分解能を精度よく設定することができる。

また、分解能調整部４４は、被測定信号の測定を行う前に、測定分解能の調整を行ってよい。この場合、分解能調整部４４は、第１発振回路１０−１及び第２発振回路１０−２を制御して、第１発振信号及び第２発振信号を出力させてよい。また、分解能調整部４４は、被測定信号の測定を行っている間に、測定分解能の調整を行ってもよい。

また、図４及び図６に示した測定装置１００、並びに図１２に示した測定装置４００においても、同様に第１周波数カウンタ４２−１、第２周波数カウンタ４２−２、及び分解能調整部４４を備えてよい。この場合、第１周波数カウンタ４２−１、第２周波数カウンタ４２−２、及び分解能調整部４４は、各段の発振回路ユニット７０毎に設けられてよい。

図１５は、発振回路１０の他の構成例を示す図である。例えば第１発振回路１０−１、第２発振回路１０−２、第３発振回路１０−３、第４発振回路１０−４等は、図１５に示す構成を有してよい。本例における発振回路１０は、制御部１３、縦続接続された奇数個の論理積回路１５、及びループ経路１８を有する。

制御部１３は、被測定信号等の入力信号のパルスのうち、測定すべきパルスを選択する。また制御部１３は、選択したパルスの立ち上がりエッジに応じてＨ論理に固定した信号を出力する。つまり、制御部１３の出力は、当該エッジより前のタイミングではＬ論理に固定され、当該エッジより後のタイミングではＨ論理に固定される。また、他の例では、制御部１３は、選択したパルスの立ち下がりエッジに応じてＨ論理に固定した信号を出力してもよい。

初段の論理積回路１５は、セレクタ１２が出力する信号と、最終段の論理積回路１５が出力する信号との論理積を反転させて出力する。また、２段目以降の論理積回路１５は、前段の論理積回路１５が出力する信号と、論理値Ｈとの論理積を反転させて出力する。ループ経路１８は、最終段の論理積回路１５が出力する信号を、初段の論理積回路１５に入力する。

このような構成により、発振信号を生成することができる。尚、本例における制御部１３が、図１における発振回路１０のセレクタ１２及び制御部１６に対応する。また、論理積回路１５が、図１における遅延部１４に対応する。本例においては、例えば論理積回路１５の電源電圧等を調整することにより、論理積回路１５の遅延量を調整して、発振信号の周期を調整することができる。

また、測定装置１００は、それぞれの論理積回路１５毎に、サンプリング部３０を備えてもよい。この場合、それぞれのサンプリング部３０は、例えば第２発振回路１０−２のそれぞれの論理積回路１５の出力に応じて、第１発振回路１０−１の対応する論理積回路１５の出力をサンプリングしてよい。このような構成により、更に微小な測定分解能で、被測定信号を測定することができる。

図１６は、図１５において説明した制御部１３の構成の一例を示す図である。本例における制御部１３は、被測定信号の測定すべきパルスに応じて、Ｈ論理に固定された信号を出力する。また、被測定信号の測定すべきパルスは、受入信号により指定される。いずれのパルスを指定するかは、使用者等により定められてよい。また、終了信号は、発振回路１０の発振を停止させるタイミングを制御する。例えば測定装置１００は、発振信号のパルス数を計数した計数値が予め定められた値となった場合に、終了信号を制御部１３に与えてよい。

制御部１３は、論理積回路８２、フリップフロップ８４、論理積回路８６、フリップフロップ８８、及び論理和回路９０を有する。論理積回路８２は、論理積回路８６及びフリップフロップ８８を介して受け取る受入信号と、被測定信号との論理積を出力する。つまり、論理積回路８２は、受け取った受入信号がＨ論理を示す場合に、被測定信号のパルスを通過させる。

フリップフロップ８４は、データ入力としてＨ論理に固定された信号を受け取り、クロック入力として論理積回路８２が出力する信号を受け取る。つまり、フリップフロップ８４は、被測定信号の選択されたパルスのエッジに応じてＨ論理に固定された制御信号を出力する。また、フリップフロップ８４は、終了信号に応じて内部データをリセットする。つまり、フリップフロップ８４は、終了信号に応じてＬ論理に固定された制御信号を出力する。このような構成により、被測定信号の測定すべきエッジに応じて、発振回路１０の発振を開始させることができる。

論理積回路８６は、受入信号を通過させるか否かを制御する。本例において論理積回路８６は、受入信号と、論理和回路９０の出力との論理積を出力する。つまり、論理積回路８６は、論理和回路９０の出力がＨ論理を示す場合に、受入信号を通過させる。

論理和回路９０は、論理積回路８６に受入信号を通過させるか否かを制御する。論理和回路９０は、発振回路１０が発振信号を生成しておらず、且つ当該受入信号より前に受け取った受入信号により発振回路１０に発振信号を生成させようとしていないことを条件として、論理積回路８６に受入信号を通過させる。本例において論理和回路９０は、フリップフロップ８４の出力と、フリップフロップ８８の出力との論理和を反転させて、論理積回路８６に供給する。フリップフロップ８８は、データ入力に論理積回路８６の出力を受け取り、クロック入力に被測定信号を受け取る。

図１７は、図１６に示した制御部１３の動作の一例を示すタイミングチャートである。発振回路１０が発振信号を生成しておらず、且つ当該受入信号より前に受け取った受入信号により発振回路１０に発振信号を生成させようとしていない場合、論理和回路９０は、Ｈ論理の信号を出力する。このため、論理積回路８６は、受入信号を通過させる。

フリップフロップ８８は、図１７に示すように、被測定信号のパルスに応じて受入信号を取り込み出力する。フリップフロップ８８の出力がＨ論理になった場合、論理積回路８６は、受入信号を通過させないので、被測定信号の次のパルスに応じて、フリップフロップ８８の出力はＬ論理に遷移する。

このため、論理積回路８２は、被測定信号のパルスのうち、当該次のパルスを選択して通過させ、他のパルスを通過させない。つまり、フリップフロップ８４は、当該次のパルスのエッジから、終了信号を受け取るまで、Ｈ論理の制御信号を出力する。そして、発振回路１０は、制御信号がＨ論理を示す間、発振信号を出力する。このような動作により、被測定信号の一つのパルスを選択して、当該パルスに応じて発振回路１０を発振させることができる。

図１８は、発振回路１０の他の構成例を示す図である。例えば第１発振回路１０−１、第２発振回路１０−２、第３発振回路１０−３、第４発振回路１０−４等は、図１８に示す構成を有してよい。本例における発振回路１０は、制御部１７、パルス幅調整部２４、遅延部１４、及びループ経路１８を有する。遅延部１４は、例えば偶数個のインバータが縦続接続された回路であってよい。

制御部１７は、被測定信号の測定すべきパルスを選択して通過させて、パルス幅調整部２４を介して遅延部１４に供給する。パルス幅調整部２４は、入力された信号のパルス幅を調整して遅延部１４に供給する。遅延部１４は、入力された信号を、設定される遅延量で遅延させて出力する。ループ経路１８は、遅延部１４が出力した信号を、制御部１７に入力する。制御部１７は、ループ経路１８から受け取った信号を、パルス幅調整部２４を介して遅延部１４に供給する。このようなループにより、遅延部１４で発振周期が制御された発振信号を生成できる。

図１９は、制御部１７の構成の一例を示す図である。制御部１７は、図１６に示した制御部１３の構成に加え、論理積回路９２、論理和回路９４、フリップフロップ９６、及びインバータ９８を更に有する。

図２０は、制御部１７の動作の一例を示すタイミングチャートである。論理積回路９２は、発振回路１０が出力する発振信号を受け取り、発振信号を通過させるか否かを制御する。本例における論理積回路９２は、フリップフロップ９６の出力と、発振信号との論理積を出力する。つまり、論理積回路９２は、フリップフロップ９６がＨ論理を出力する場合に、発振信号を通過させる。

フリップフロップ９６は、データ入力にＨ論理に固定された信号を受け取り、クロック入力に、フリップフロップ８８の出力を、インバータ９８を介して受け取る。また、フリップフロップ９６の内部データは、終了信号に応じてリセットされる。つまり、フリップフロップ９６は、受入信号に応じてフリップフロップ８８がＨ論理を出力してから、終了信号を受け取るまでＨ論理を出力して、論理積回路９２に発振信号を通過させる。

論理和回路９４は、論理積回路９２の出力と、論理積回路８２の出力との論理和を反転させて出力する。つまり、論理和回路９４は、論理積回路８２が被測定信号のパルスを選択して出力した場合に、当該パルスを通過させる。その後に、論理和回路９４は、当該パルスに応じて遅延部１４が出力する信号を、論理積回路９２が出力した場合に、当該信号を通過させて、遅延部１４に帰還入力する。このような構成により、被測定信号の一つのパルスに応じて発振回路１０を発振させることができる。

図１５から図２０において説明した発振回路１０において、受入信号は、他の発振回路１０と同期して与えられることが好ましい。また、終了信号も、他の発振回路１０と同期して与えられることが好ましい。但し、図６に示したように、発振回路ユニット７０が縦続接続される場合においては、各段の発振回路ユニット７０において、２つの発振回路１０に受入信号及び終了信号が同期して与えられてよい。また、終了信号は、サンプリング部３０の出力が遷移した場合に、Ｈ論理を示す信号であってもよい。

図２１は、測定装置１００の他の構成例を示す図である。本例における測定装置１００は、図１に関連して説明した測定装置１００の構成に加え、位相差検出回路６０を更に備える。他の構成は、図１に関連して説明した測定装置１００と同一であってよい。

位相差検出回路６０は、第１サンプリング部３０−１におけるサンプリング結果に基づいて、被測定信号及び基準信号の位相差を検出する。位相差検出回路６０は、メモリ４０が格納したサンプリング結果、又はカウンタ５０における計数結果に基づいて、当該位相差を検出してよい。例えば位相差検出回路６０は、第１発振回路１０−１及び第２発振回路１０−２が発振を開始してから、第１サンプリング部３０−１におけるサンプリング結果の論理値が遷移するまでの、第１発振信号又は第２発振信号のパルス数を計数してよい。そして、当該計数値に、第１発振回路１０−１における発振周期（即ち、第１遅延部１４−１における第１遅延量）、又は第２発振回路１０−２における発振周期（即ち、第２遅延部１４−２における第２遅延量）を乗算して、当該位相差を検出してよい。

また、測定装置１００が図６に示した構成を有する場合、位相差検出回路６０は、複数のサンプリング部３０のサンプリング結果に基づいて、当該位相差を検出してよい。また、測定装置１００が図４に示した構成を有する場合、位相差検出回路６０は、それぞれのサンプリング部３０のサンプリング結果に基づいて、被測定信号のそれぞれのパルスと、基準信号の対応するパルスとの位相差を検出してよい。この場合、位相差検出回路６０は、被測定信号のそれぞれのパルスに対して検出した当該位相差から、被測定信号のジッタを求めてもよい。

図２２は、測定装置１００の他の構成例を示す図である。本例における測定装置１００は、被試験デバイス３００が出力する被測定信号の立ち上がり時間及び立ち下がり時間を測定する。測定装置１００は、Ｈレベル比較回路１２０、Ｌレベル比較回路１２２、２つの発振回路ユニット７０、及び位相差比較回路１２４を備える。また、それぞれの発振回路ユニット７０は、第１発振回路１０−２、第２発振回路１０−２、サンプリング部３０、位相差検出回路６０を有する。

Ｈレベル比較回路１２０及びＬレベル比較回路１２２は、被測定信号が分岐して入力される。つまり、Ｈレベル比較回路１２０及びＬレベル比較回路１２２には同一の被測定信号が入力される。Ｈレベル比較回路１２０は、被測定信号の信号レベルと、予め定められたＨレベルの参照値とを比較する。例えばＨレベル比較回路１２０は、被測定信号の信号レベルがＨレベルの参照値より大きい場合に論理値Ｈを出力して、被測定信号の信号レベルがＨレベルの参照値より小さい場合に論理値Ｌを出力する。つまり、Ｈレベル比較回路１２０の出力が論理値Ｌから論理値Ｈに遷移するタイミングが、被測定信号の立ち上がりエッジがＨレベル参照値を横切るタイミングに対応する。また、Ｈレベル比較回路１２０の出力が論理値Ｈから論理値Ｌに遷移するタイミングが、被測定信号の立ち下がりエッジがＨレベル参照値を横切るタイミングに対応する。

Ｌレベル比較回路１２２は、被測定信号の信号レベルと、予め定められたＬレベルの参照値とを比較する。Ｌレベルの参照値は、Ｈレベルの参照値より小さい値である。例えばＬレベル比較回路１２２は、被測定信号の信号レベルがＬレベルの参照値より小さい場合に論理値Ｌを出力して、被測定信号の信号レベルがＬレベルの参照値より大きい場合に論理値Ｈを出力する。つまり、Ｌレベル比較回路１２２の出力が論理値Ｌから論理値Ｈに遷移するタイミングが、被測定信号の立ち上がりエッジがＬレベル参照値を横切るタイミングに対応する。また、Ｌレベル比較回路１２２の出力が論理値Ｈから論理値Ｌに遷移するタイミングが、被測定信号の立ち下がりエッジがＬレベル参照値を横切るタイミングに対応する。

発振回路ユニット７０は、Ｈレベル比較回路１２０及びＬレベル比較回路１２２のそれぞれに対して設けられる。それぞれの発振回路ユニット７０の第１発振回路１０−１は、対応する比較回路の出力の一つのパルスに応じて発振を開始して第１発振信号を出力する。

また、それぞれの発振回路ユニット７０の第２発振回路１０−２は、基準信号の一つのパルスに応じて発振を開始して第２発振信号を出力する。尚、それぞれの第２発振回路１０−２は、同一の第２発振信号を出力するので、Ｈレベル比較回路１２０及びＬレベル比較回路１２２に対して共通に一つの第２発振回路１０−２が設けられていてもよい。

第１発振回路ユニット７０−１の第１サンプリング部３０−１は、Ｈレベル比較回路１２０に対応する第１発振回路１０−１が出力する第１発振信号を、第２発振信号に応じてサンプリングする。第２発振回路ユニット７０−２の第２サンプリング部３０−２は、Ｌレベル比較回路１２２に対応する第１発振回路１０−２が出力する第１発振信号を、第２発振信号に応じてサンプリングする。

第１発振回路ユニット７０−１の位相差検出回路６０は、第１サンプリング部３０−１が出力する論理値が遷移するタイミングを検出する。また、第２発振回路ユニット７０−２の位相差検出回路６０は、第２サンプリング部３０−２が出力する論理値が遷移するタイミングを検出する。

位相差比較回路１２４は、２つの位相差検出回路６０が検出したタイミングの差分に基づいて、被測定信号の立ち上がり時間、又は立ち下がり時間を算出する。例えば、位相差検出回路６０が、サンプリング部３０の出力が論理値Ｌから論理値Ｈに遷移するタイミングを検出する場合、当該タイミングの差分は、被測定信号の立ち上がり時間に対応する。また、位相差検出回路６０が、サンプリング部３０の出力が論理値Ｈから論理値Ｌに遷移するタイミングを検出する場合、当該タイミングの差分は、被測定信号の立ち下がり時間に対応する。

ここで、被測定信号の立ち上がり時間とは、被測定信号の立ち上がりエッジが、Ｌレベル参照値を横切ってから、Ｈレベル参照値を横切るまでの時間である。また、立ち下がり時間とは、被測定信号の立ち下がりエッジが、Ｈレベル参照値を横切ってから、Ｌレベル参照値を横切るまでの時間である。Ｈレベル参照値及びＬレベル参照値は、被試験デバイス３００の仕様等により定められてよい。

図２３は、測定装置１００の構成の他の例を示す図である。本例における測定装置１００は、被試験デバイス３００が出力する差動信号のクロスポイントのタイミングを検出する。本例における測定装置１００は、被試験デバイス３００が出力する第１被測定信号及び第２被測定信号を受け取る。第１被測定信号及び第２被測定信号は差動信号である。測定装置１００は、図２３に示すように、第１被測定信号及び第２被測定信号のそれぞれに対応して、図２２において説明した発振回路ユニット７０を二つずつ有してよい。

４個の位相差検出回路６０は、例えば第１被測定信号の立ち上がりエッジが、Ｌレベル参照値及びＨレベル参照値を横切る２つのタイミング、並びに第２被測定信号の立ち下がりエッジが、Ｈレベル参照値及びＬレベル参照値を横切る２つのタイミングを検出する。クロスポイント検出回路１２６は、これらの４点から、立ち上がりエッジの直線を現す式、及び立ち下がりエッジの直線を現す式を求め、立ち上がりエッジ及び立ち下がりエッジが交差するクロスポイントのタイミングを求める。

また、本例における測定装置１００は、それぞれの第１発振回路１０−１に対応して４個の第２発振回路１０−２を備えているが、それぞれの第２発振回路１０−２は同一の第２発振信号を出力するので、測定装置１００は、共通の第２発振回路１０−２を一つ備える構成であってもよい。この場合、第２発振回路１０−２は、それぞれの第１発振回路１０−１に対して、第２発振信号を分岐して供給する。

また、それぞれのＨレベル比較回路１２０に与えられるＨレベル参照値は同一の値であることが好ましい。また、それぞれのＬレベル比較回路１２２に与えられるＬレベル参照値は同一の値であることが好ましい。またそれぞれの第１発振回路１０−１の第１遅延部１４−１に設定される遅延量は同一であることが好ましい。

図２４は、本発明の一つの実施形態に係る試験装置２００の構成の一例を示す図である。試験装置２００は、半導体チップ等の被試験デバイス３００を試験する装置であって、信号供給部２１０、測定装置１００、及び判定部２２０を備える。また、試験装置２００は、測定装置１００に代えて、図１２に関連して説明した測定装置４００を備えてもよい。

信号供給部２１０は、被試験デバイス３００に試験信号を供給する。例えば信号供給部２１０は、被試験デバイス３００の論理回路を動作させるべく、所定の論理パターンを有する試験信号を供給する。被試験デバイス３００は、試験信号に応じて被測定信号を出力する。

測定装置１００は、被試験デバイス３００が出力する被測定信号を測定する。測定装置１００は、図１から図２３において説明したいずれかの測定装置１００であってよい。例えば測定装置１００は、上述したように被測定信号の変化点のタイミング、立ち上がり時間、立ち下がり時間、クロスポイント、ジッタ等を測定してよい。

判定部２２０は、測定装置１００における測定結果に基づいて、被試験デバイス３００の良否を判定する。例えば判定部２２０は、測定装置１００が測定した変化点のタイミング、立ち上がり時間、立ち下がり時間、クロスポイント、ジッタ等が、被試験デバイス３００が有するべき仕様を満たすか否かにより、良否を判定してよい。被試験デバイス３００が有するべき仕様についての情報は、判定部２２０に予め与えられてよい。

上述したように、測定装置１００は、高周波の被測定信号を、高分解能、広測定レンジ、低測定誤差で測定することができる。このため、試験装置２００は、被試験デバイス３００を精度よく試験することができる。また、測定装置１００の回路規模を低減できるので、試験装置２００の回路規模を低減することができる。

また、被試験デバイス３００が、データ信号（ＤＱ）と、当該データ信号に同期したストローブ信号（ＤＱＳ）とを出力する場合、測定装置１００は、データ信号（ＤＱ）を被測定信号として受け取り、ストローブ信号（ＤＱＳ）を基準信号として受け取ってよい。これにより、測定装置１００は、データ信号（ＤＱ）とストローブ信号（ＤＱＳ）との位相差を検出することができる。

また、電子デバイスの内部に、測定装置１００を設けてもよい。例えば、当該電子デバイスは、データ信号（ＤＱ）及びストローブ信号（ＤＱＳ）を出力する動作回路と、上述した測定装置１００とを備えてよい。また、当該電子デバイスは、測定装置１００における測定結果に基づいて、動作回路が正常に動作しているか否かを自己診断する診断部を更に備えてよい。例えば診断部は、データ信号及びストローブ信号の位相差が、予め定められた範囲内であるか否かによって、動作回路が正常に動作しているか否かを検出してよい。また診断部は、動作回路が正常に動作していないと判定した場合に、その旨を電子デバイスの外部に出力してよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (9)

1. 被測定信号を測定する測定装置であって、
   前記被測定信号の一つのパルスが入力され、前記被測定信号のパルスに応じて発振を開始して第１発振信号を出力する第１発振回路と、
   基準信号の一つのパルスが入力され、前記基準信号のパルスに応じて発振を開始して、前記第１発振信号とは周期が異なる第２発振信号を出力する第２発振回路と、
   前記第２発振信号のパルスに応じて、前記第１発振信号をサンプリングする第１サンプリング部と
   を備え、
   前記第１発振回路は、
   前記被測定信号の一つのパルスを選択する第１制御部と、
   前記第１制御部が選択したパルスを第１遅延量で遅延させる第１遅延部と、
   前記第１遅延部が出力するパルスを前記第１遅延部の入力に帰還する第１ループ経路と
   を有し、
   前記第２発振回路は、
   前記基準信号の一つのパルスを選択する第２制御部と、
   前記第２制御部が選択したパルスを、前記第１遅延量とは異なる第２遅延量で遅延させる第２遅延部と、
   前記第２遅延部が出力するパルスを前記第２遅延部の入力に帰還する第２ループ経路と
   を有し、
   前記第１発振回路は、
   前記第１制御部が選択した前記被測定信号のパルスを第１入力に受け取り、前記第１遅延部が出力するパルスを、前記第１ループ経路を介して第２入力に受け取り、前記第１入力に入力されたパルスを前記第１遅延部に通過させた後に、前記第２入力に入力されたパルスを前記第１遅延部に通過させる第１セレクタを更に有し、
   前記第２発振回路は、
   前記第２制御部が選択した前記基準信号のパルスを第１入力に受け取り、前記第２遅延部が出力するパルスを、前記第２ループ経路を介して第２入力に受け取り、前記第１入力に入力されたパルスを前記第２遅延部に通過させた後に、前記第２入力に入力されたパルスを前記第２遅延部に通過させる第２セレクタを更に有し、
   前記測定装置は、
   前記第１発振回路に入力される前記被測定信号のパルスの次のパルスが入力され、前記被測定信号のパルスに応じて発振を開始して第３発振信号を出力する第３発振回路と、
   前記第２発振回路に入力される前記基準信号のパルスの次のパルスが入力され、前記基準信号のパルスに応じて発振を開始して、前記第３発振信号とは周期が異なる第４発振信号を出力する第４発振回路と、
   前記第４発振信号のパルスに応じて、前記第３発振信号をサンプリングする第２サンプリング部と
   を更に備える測定装置。
2. 前記第１制御部は、前記第１ループ経路を通過するパルス数を計数し、計数値が予め定められた値になった場合に、前記第１発振信号の出力を停止させる
   請求項１に記載の測定装置。
3. 前記第２制御部は、前記第２ループ経路を通過するパルス数を計数し、計数値が予め定められた値になった場合に、前記第２発振信号の出力を停止させる
   請求項１または２に記載の測定装置。
4. 前記第３発振回路は、前記第１発振信号と略等しい周期の前記第３発振信号を出力し、
   前記第４発振回路は、前記第２発振信号と略等しい周期の前記第４発振信号を出力する
   請求項１から３のいずれか一項に記載の測定装置。
5. 前記被測定信号と略等しい周期の前記基準信号を生成して、前記第２発振回路及び前記第４発振回路に供給する基準信号生成部を更に備える
   請求項１から４のいずれか一項に記載の測定装置。
6. 前記第１発振信号のパルス数を計数する第１周波数カウンタと、
   前記第１周波数カウンタと同時に、前記第２発振信号のパルス数を計数する第２周波数カウンタと、
   所定の期間内における前記第１周波数カウンタの計数値、及び前記第２周波数カウンタの計数値の差分が、予め定められた値となるように、前記第１遅延部及び前記第２遅延部の遅延量を調整する分解能調整部と
   を更に備える請求項１から５のいずれか一項に記載の測定装置。
7. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスが出力する被測定信号を測定する、請求項１から６のいずれか一項に記載の測定装置と、
   前記測定装置における測定結果に基づいて、前記被試験デバイスの良否を判定する判定部と
   を備える試験装置。
8. 前記第１発振回路は、前記被試験デバイスが出力するデータ信号を、前記被測定信号として受け取り、
   前記第２発振回路は、前記被試験デバイスが前記データ信号と同期して出力するストローブ信号を、前記基準信号として受け取り、
   前記測定装置は、前記データ信号と、前記ストローブ信号との位相差を測定する
   請求項７に記載の試験装置。
9. 被測定信号を出力する動作回路と、
   前記被測定信号を測定する、請求項１から６のいずれか一項に記載の測定装置と
   を備える電子デバイス。

Images