TWI385925B - 振盪電路及其驅動電路與驅動方法 - Google Patents

振盪電路及其驅動電路與驅動方法 Download PDF

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Description

振盪電路及其驅動電路與驅動方法
本發明是有關於一種振盪電路，且特別是有關於一種可被確實地觸發的振盪電路及其驅動電路與驅動方法。
隨著科技的日漸發達，電子產品不斷的推陳出新，而使電子產品能夠正常的運作，所依靠的就是提供時脈的振盪器(oscillator)。透過振盪器產生準確的時脈，讓電子產品內部的晶片可以有順序的處理其所接收到的資料或信號，並於正確的時間傳送至其下一級的電路。
請參照圖1，圖1為習知的振盪器60的示意圖。振盪器60具有一啟動端16以及一輸出端18。其中，啟動端16用以接收一致能信號ENin，而輸出端18用以輸出一輸出信號CK。一般而言，當致能信號ENin處於低電位時，振盪器60處於一關閉狀態；而當致能信號ENin處於高電位時，振盪器60處於一啟動狀態。因此，當欲使振盪器60開始運轉時，致能信號ENin會從低電位被提高至高電位，以使振盪器60得以開始振盪，進而使得輸出信號CK得以成為一時脈信號。然而，振盪器60品質的好壞是影響其自身是否能夠起振的關鍵。詳言之，對於品質不好的振盪器而言，當致能信號ENin為高電位時，振盪器60有可能不會開始振盪，而使輸出信號CK並非為所要的脈波信號。然而，當輸出信號CK並不是脈波信號時，其結果會導致一些必須倚賴振盪器60所輸出的脈波信號才得以正常運作之元件會無法運作。
本發明提供一種驅動電路，其藉由改變振盪器的致能信號之電位，確實地觸發振盪器開始振盪。
本發明提供一種振盪電路，其振盪器可被確實地觸發而開始振盪。
本發明提供一種驅動方法，以確實地觸發振盪器開始振盪，進而使振盪器輸出所需的脈波信號。
本發明提出一種適於促使一振盪器開始振盪的驅動電路。上述的驅動電路包括一第一輸入端、一第二輸入端以及一輸出端。驅動電路的第一輸入端接收一第一致能信號，而驅動電路的第二輸入端接收振盪器的一輸出信號。驅動電路的輸出端耦接於振盪器的一啟動端，以傳送驅動電路所產生的一第二致能信號至振盪器。驅動電路依據第一致能信號及輸出信號產生上述的第二致能信號。當上述的輸出信號於一預設時間內的波數小於一預設值時，驅動電路會改變第二致能信號的電位。上述的第一致能信號的電位在上述的預設時間內等於一致能電位。
本發明提出一種振盪電路。振盪電路包括一振盪器以及一驅動電路。振盪器輸出一輸出信號。上述的驅動電路包括一第一輸入端、一第二輸入端以及一輸出端。驅動電路的第一輸入端接收一第一致能信號，而驅動電路的第二輸入端接收上述的輸出信號。驅動電路的輸出端耦接於振盪器的一啟動端，以傳送驅動電路所產生的一第二致能信號至振盪器。驅動電路依據第一致能信號及輸出信號產生上述的第二致能信號。當上述的輸出信號於一預設時間內的波數小於一預設值時，驅動電路會改變第二致能信號的電位。上述的第一致能信號的電位在上述的預設時間內等於一致能電位。
本發明提出一種振盪器的驅動方法，以促使振盪器開始振盪。上述的驅動方法包括使用該驅動電路的一第一輸入端接收一第一致能信號；使用該驅動電路的一第二輸入端接收振盪器的一輸出信號；依據該第一致能信號致能該驅動電路，以使該驅動電路開始依據第一致能信號及輸出信號產生一第二致能信號；以及將第二致能信號由該驅動電路的一輸出端傳送至振盪器。其中當輸出信號於一預設時間內的波數小於一預設值時，該驅動電路會改變第二致能信號的電位。此外，上述的第一致能信號的電位在上述的預設時間內等於一致能電位。
在本發明之一實施例中，當該輸出信號於該預設時間內的波數小於該預設值時，該驅動電路會產生該第二致能信號的至少一脈波。
在本發明之一實施例中，上述之驅動電路更包括一第一邏輯電路、一調整電路以及一脈寬電路。第一邏輯電路具有兩輸入端以及一輸出端。第一邏輯電路的兩輸入端之一輸入端接收第一致能信號，第一邏輯電路的另一輸入端接收一脈寬信號。第一邏輯電路依據第一致能信號及脈寬信號進行一邏輯運算，以從其輸出端輸出第二致能信號。調整電路具有兩輸入端以及一輸出端。調整電路的兩輸入端之一輸入端耦接第一邏輯電路的輸出端，以接收第二致能信號。調整電路的另一輸入端耦接於振盪器，以接收上述的輸出信號。調整電路依據輸出信號及第二致能信號，產生並輸出一調整信號。脈寬電路將上述的調整信號轉換為脈寬信號。脈寬電路的輸入端耦接調整電路的輸出端，脈寬電路的輸出端輸出脈寬信號至第一邏輯電路。
在本發明之一實施例中，上述的調整電路包括一時脈偵測電路、一延遲電路以及一第二邏輯電路。時脈偵測電路具有兩輸入端以及一輸出端。時脈偵測電路的兩輸入端之一輸入端耦接第一邏輯電路的輸出端，以接收第二致能信號。調整電路的另一輸入端耦接於振盪器，以接收輸出信號。時脈偵測電路依據第二致能信號偵測上述的輸出信號的波數於預設時間內是否小於該預設值，並依據偵測結果從其輸出端輸出一偵測結果信號。上述的延遲電路會延遲第二致能信號，以輸出一延遲信號。上述的第二邏輯電路具有兩輸入端以及一輸出端。第二邏輯電路的兩輸入端之一輸入端接收上述的偵測結果信號，第二邏輯電路的另一輸入端接收該延遲信號。第二邏輯電路依據偵測結果信號及延遲信號進行另一邏輯運算，以從其輸出端輸出上述的調整信號。
在本發明之一實施例中，上述的時脈偵測電路包括至少一D型正反器。D型正反器的一重置端接收第二致能信號。D型正反器的一時脈輸入端接收上述的輸出信號。
在本發明之一實施例中，上述的時脈偵測電路包括一第三邏輯電路以及複數個D型正反器。每一D型正反器的重置端接收第二致能信號，每一D型正反器的時脈輸入端接收上述的輸出信號，而每一D型正反器的一輸出端耦接至第三邏輯電路。上述多個D型正反器中至少有一D型正反器的輸出端耦接上述多個D型正反器中至另一D型正反器的一資料輸入端。
在本發明之一實施例中，上述的第一邏輯電路為一及閘(AND Gate)，上述的第二邏輯電路和第三邏輯電路各為一個反及閘(NAND Gate)。
在本發明之一實施例中，上述的脈寬電路包括至少一第一反相器、一反或閘(NOR Gate)以及一第二反相器。第一反相器的輸入端耦接上述調整電路的輸出端。第一反相器將調整信號反相處理後輸出一反相信號。上述之反或閘具有兩輸入端及一輸出端。反或閘的兩輸入端之一輸入端耦接調整電路的輸出端，反或閘的另一輸入端耦接第一反相器的輸出端。反或閘依據調整信號和反相信號，輸出一反脈寬信號。所述的第二反相器之輸入端耦接反或閘的輸出端。第二反相器將上述之調整信號反相處理後輸出上述的脈寬信號。
在本發明之一實施例中，上述的脈寬電路包括多個上述的第一反相器。上述多個第一反相器以串聯的方式連接，且上述的多個第一反相器的數目為一奇數。
本發明之振盪電路及其驅動電路與驅動方法，透過調整振盪器的致能信號之電位，以確實地觸發振盪器開始振盪，進而使振盪器輸出所需的脈波信號。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參考圖2，圖2為本發明一實施例之振盪電路100的功能方塊圖。振盪電路100具有振盪器10以及驅動電路20。振盪器10具有一啟動端12以及一輸出端14。驅動電路20具有第一輸入端22、第二輸入端24以及輸出端26。第一輸入端22用以接收第一致能信號ENin，第二輸入端24用以接收振盪器10之輸出端14所輸出的輸出信號CK。輸出端26耦接於振盪器10的啟動端12，用以傳送驅動電路20所產生的第二致能信號ENout至振盪器10。驅動電路20會依據第一致能信號ENin及振盪器10的輸出信號CK產生第二致能信號ENout。其中，當第一致能信號ENin的電位等於一非致能電位(如：低電位)時，驅動電路20不會作動；而當第一致能信號ENin的電位由上述非致能電位切換至一致能電位(如：高電位)時，驅動電路20會被致能而開始偵測振盪器10的輸出信號CK，以決定是否改變第二致能信號ENout的電位。詳言之，當第一致能信號ENin的電位等於上述的致能電位後，倘若驅動電路20偵測出振盪器10的輸出信號CK於一預設時間內的波數小於一預設值時，則表示輸出信號CK並非所要的時脈信號，亦表示振盪器10尚未成功地起振。在這樣的情況下，驅動電路20會改變第二致能信號ENout的電位，以期振盪器10會因第二致能信號ENout之電位的改變而開始振盪。
請參考圖3並同時參考圖2，圖3為圖2之振盪電路100的各種信號的時序圖。在振盪器10能在一開始就成功起振的情況下，第一致能信號ENin、第二致能信號ENout和輸出信號CK的波形如圖3所示。其中，在時間點Ta 時，第一致能信號ENin由低電位被提至高電位。之後，驅動電路20依據第一致能信號ENin和輸出信號CK，輸出第二致能信號ENout。因驅動電路20具有其反應時間(response time)，故當第一致能信號ENin被提升到高電位後，第二致能信號ENout在時間點Tb 才會由低電位(非致能電位)被提至高電位(致能電位)，並使得振盪器10處於啟動狀態。如圖2所示，當第二致能信號ENout在時間點Tb 被提升至高電位後，振盪器10成功地被啟動而開始振盪，進而使得輸出信號CK於時間點Tb 之後的信號型態為脈波信號型態，亦即輸出信號CK於時間點Tb 之後具有多個脈波。
圖2所示的狀況是當第二致能信號ENout提升至高電位時，振盪器10即成功地被啟動而開始振盪。相對地，在另一種情況中，當第二致能信號ENout提升至高電位後，振盪器10未能成功地起振。請參考圖4，圖4即用以說明當第二致能信號ENout初次被提升至高電位後，振盪器10未能成功地起振的情況。在圖4中，第一致能信號ENin於時間點Ta 由低電位被提至高電位。之後，因驅動電路20本身對於信號的反應所造成之延遲，於時間點Ta 之後的時間點Tb ，第二致能信號ENout才會由低電位被提至高電位。在時間點Tb 之後，驅動電路20會偵測振盪器10的輸出信號CK，以決定是否改變第二致能信號ENout。詳言之，在時間點Tb 至時間點Tc的預設時間內，驅動電路20會偵測輸出信號CK的波數。其中，當輸出信號CK於上述預設時間內的波數小於一預設值時，驅動電路20會改變第二致能信號ENout的電位。以圖4為例，在時間點Tb 至時間點Tc 的期間內，因驅動電路20所偵測到的輸出信號CK之波數為零，而表示振盪器10未能被成功地起振，故驅動電路20會於時間點Tc 將第二致能信號ENout的電位由高電位降至低電位，並於之後的時間點Td ，再將第二致能信號ENout的電位由低電位提升至高電位。當第二致能信號ENout的電位變化時，振盪器10即可能因第二致能信號ENout的電位變化的緣故而開始振盪。如圖4所示，當於時間點Td ，第二致能信號ENout的電位被切換到高電位後，振盪器10開始振盪，使得輸出信號CK成為所要的脈波信號。
上述實施例中，當驅動電路20於Tb ～Tc 的預設時間內所偵測到的輸出信號CK之波數小於上述預設值時，驅動電路20在Tc ～Td 期間內會產生第二致能信號ENout的一脈波，而使得第二致能信號ENout的電位改變。然而，改變第二致能信號ENout之電位的方式並不以此為限。舉例來說，在圖4中的Tc ～Td 的期間內，驅動電路20可更頻繁的變化第二致能信號ENout的電位。
請參考圖5，圖5為本發明另一實施例之振盪電路的功能方塊圖。本實施例中的振盪電路包括上述振盪器10和一驅動電路30。與驅動電路20一樣，驅動電路30也具有第一輸入端22、第二輸入端24以及輸出端26。其中，驅動電路30各端點與振盪器10之間的連接方式與圖2中驅動電路20各端點與振盪器10之間的連接方式相同，在此即不再贅述。驅動電路30具有第一邏輯電路32、調整電路34以及脈寬電路36。第一邏輯電路32具有兩輸入端以及一輸出端，其中第一邏輯電路32的兩輸入端之一接收第一致能信號ENin，而另一輸入端接收脈寬信號Sb。第一邏輯電路32會依據第一致能信號ENin和脈寬信號Sb進行一邏輯運算，以從其輸出端輸出第二致能信號ENout。在本實施例中，第一邏輯電路32例如是一個及閘(NAND Gate)，以依據第一致能信號ENin和脈寬信號Sb進行一及運算(AND Operation)。
調整電路34具有兩輸入端以及一輸出端。調整電路34的兩輸入端之一耦接第一邏輯電路32的輸出端，以接收第二致能信號ENout，而調整電路34的另一輸入端耦接於振盪器10，以接收輸出信號CK。調整電路34會依據輸出信號CK及第二致能信號ENout產生並輸出一調整信號Sn。其中，因調整信號Sn的電位會因輸出信號CK是否為脈波信號而變動，故調整信號Sn可被驅動電路30用來作為判斷輸出信號CK於上述預設時間內的波數是否小於上述預設值之依據。
此外，脈寬電路36會將來自調整電路34的調整信號Sn轉換為上述的脈寬信號Sb。脈寬電路36的輸入端耦接調整電路34的輸出端，而脈寬電路36的輸出端會輸出脈寬信號Sb至第一邏輯電路32。脈寬電路36的功能主要是決定第二致能信號ENout部份的脈波之寬度，以圖4為例，Tc ～Td 期間的長度即可由脈寬電路36來決定。
請參考圖6，圖6為本發明另一實施例之振盪電路的調整電路40之功能方塊圖。調整電路40的功能與圖5中調整電路34的功能相同，皆是用來依據輸出信號CK及第二致能信號ENout產生並輸出調整信號Sn。調整電路40具有時脈偵測電路42、延遲電路44以及第二邏輯電路46。時脈偵測電路42具有兩輸入端以及一輸出端。時脈偵測電路42的兩輸入端之一耦接第一邏輯電路32的輸出端，以接收第二致能信號ENout，而調整電路32的另一輸入端耦接於振盪器10，以接收輸出信號CK。時脈偵測電路42依據第二致能信號ENout偵測輸出信號CK的波數於上述預設時間內是否小於上述的預設值，並依據偵測結果從其輸出端輸出一偵測結果信號Sc。此外，延遲電路44會延遲第二致能信號ENout，以輸出一延遲信號Sd。第二邏輯電路46具有兩輸入端以及一輸出端，第二邏輯電路46的兩輸入端之一接收偵測結果信號Sc，而第二邏輯電路的另一輸入端接收延遲信號Sd。第二邏輯電路46會依據偵測結果信號Sc及延遲信號Sd進行另一邏輯運算，以從其輸出端輸出調整信號Sn。在本實施例中，第二邏輯電路46可為一個反及閘(NAND Gate)，以依據偵測結果信號Sc和延遲信號Sd進行一反及運算(NAND operation)。
請參考圖7，圖7為本發明另一實施例之振盪電路的電路圖。本實施例中的振盪電路包括上述振盪器10和一驅動電路50。與驅動電路20一樣，驅動電路50也具有第一輸入端22、第二輸入端24以及輸出端26。其中，驅動電路50各端點與振盪器10之間的連接方式與圖2中驅動電路20各端點與振盪器10之間的連接方式相同，在此即不再贅述。驅動電路50具有第一邏輯電路52、調整電路54以及脈寬電路56。第一邏輯電路52為一個及閘(AND Gate)，其兩輸入端分別接收第一致能信號ENin和脈寬信號Sb。第一邏輯電路52會依據第一致能信號ENin和脈寬信號Sb進行一及運算。
調整電路54的功能與圖5中調整電路34的功能相同，皆是用來依據輸出信號CK及第二致能信號ENout產生並輸出調整信號Sn。調整電路54具有時脈偵測電路62、延遲電路64以及第二邏輯電路66。時脈偵測電路62的功能與圖6中時脈偵測電路42的功能相同，亦即時脈偵測電路62會依據第二致能信號ENout偵測輸出信號CK的波數於上述預設時間內是否小於上述的預設值，並依據偵測結果從其輸出端輸出上述的偵測結果信號Sc。
延遲電路64會延遲第二致能信號ENout，以輸出延遲信號Sd。第二邏輯電路66為一個反及閘(NAND Gate)，其會依據偵測結果信號Sc和延遲信號Sd進行一反及運算(NAND operation)，以從其輸出端輸出調整信號Sn。時脈偵測電路62包括第三邏輯電路78以及三個D型正反器(D flip-flop)72、74和76。第三邏輯電路78為一個反及閘(NAND Gate)，其三個輸入端分別耦接D型正反器72、74和76的輸出端Q，故第三邏輯電路78會依據D型正反器72、74和76的輸出進行一反及運算(NAND Operation)。每一個D型正反器的重置端會接收第二致能信號ENout，且每一個D型正反器的時脈輸入端接收輸出信號CK。D型正反器72的資料輸入端D耦接電壓源VDD，D型正反器72的輸出端Q耦接D型正反器74的資料輸入端D和第三邏輯電路78。D型正反器74的輸出端Q耦接D型正反器76的資料輸入端D和第三邏輯電路78。需說明的，時脈偵測電路62所包括的D型正反器之數目並不以三個為限，時脈偵測電路62的D型正反器之數目可為其他數目，例如：一個、兩個或大於三個)。每一個D型正反器72、74或76的真值表(truth table)都相同。以D型正反器74為例，當傳送到重置端的第二致能信號ENout為低電位時，D型正反器74不會作動；而當傳送到重置端的第二致能信號ENout為高電位時，D型正反器74會被輸出信號CK上緣觸發。換言之，當第二致能信號ENout為高電位時，且偵測到輸出信號CK的上升緣(rising edge)時，D型正反器74的輸出端Q會輸出資料輸入端D的值。此外，第三邏輯電路78所輸出的偵測結果信號Sc只有當三個D型正反器72、74和76的輸出端Q都為高電位時才會為低電位。因此，當振盪器10為開始振盪而使其輸出信號CK不具有脈波時，偵測結果信號Sc會為高電位；而當輸出信號CK的第三個脈波的上升緣被三個D型正反器72、74和76偵測到時，偵測結果信號Sc才會為低電位。如此一來，藉由D型正反器72、74和76的作用，可形成一計數器，用以確認振盪器10之輸出信號CK在上述預定時間內的波數是否達一預定波數。當輸出信號CK在上述預定時間內的波數已達預定波數時，即代表振盪器10已開始穩定地振盪。反之，倘若輸出信號CK在上述預定時間內的波數小於預定波數，即代表振盪器10尚未開始穩定地振盪，而在此情況下即可利用偵測結果信號Sc間接地改變第二致能信號Enout之電位，以觸發振盪器10。
脈寬電路56具有三個串接的第一反相器82、84和86，其中第一反相器82的輸入端耦接第二邏輯電路66的輸出端，第一反相器86的輸出端耦接至脈寬電路56的反或閘(NOR Gate)88之兩輸入端之一。反或閘88的另一輸入端則直接耦接第二邏輯電路66的輸出端。第一反相器82、84和86的功用在於將調整信號Sn反相處理後輸出一反相信號Si。一般來說，反相信號Si在時序上會落後調整信號Sn。此外，反或閘88會依據調整信號Sn和反相信號Si，輸出一反脈寬信號So。脈寬電路56另具有一第二反相器90，第二反相器90的輸入端耦接反或閘88的輸出端，而第二反相器90會將反脈寬信號So反相處理，以輸出上述的脈寬信號Sb。需注意的，本實施例中的第一反相器的數目雖然為三個，但本發明並不以此為限。而為了使反相信號Si為經延遲後的調整信號Sn之反相信號，脈寬電路56所包括的第一反相器之數目為奇數即可。
請參考圖8，並同時參照圖7。圖8為圖7之振盪電路的各訊號之時序圖。在時間點T1 ，第一致能信號ENin會從低電位提升至高電位，而使得圖7的振盪電路處於啟動狀態。之後，因第一邏輯電路52反應時間所造成的延遲的緣故，第二致能信號ENout會於之後的時間點T2 才由低電位提升至高電位。延遲電路64將第二致能信號ENout延遲第一延遲時間d1 後輸出延遲信號Sd，而使得延遲信號Sd於時間點T3 被提升至高電位。此外，依據之前對於時脈偵測電路62的說明，在時間點T11 之前，因輸出信號CK尚未有脈波，故時脈偵測電路62所輸出的偵測結果信號Sc會為高電位。第二邏輯電路66依據偵測結果信號Sc和延遲信號Sd進行一反及運算(NAND operation)，而在時間點T4 將調整信號Sn從高電位降到低電位。第一反相器82、84和86在將調整信號Sn延遲第二延遲時間d2 並反相處理後，輸出反相信號Si。因此，反相信號Si在時程上落後調整信號Sn第二延遲時間d2 。如圖8所示，反相信號Si於時間點T8 被提升到高電位，而時間點T4 與時間點T8 相隔上述的第二延遲時間d2 。第二延遲時間d2 的長短與脈寬電路56所具有的第一反相器的數目成正相關。亦即脈寬電路56的第一反相器越多時，第二延遲時間d2 會越長。反或閘88依據調整信號Sn和反相信號Si，在時間點T5 將反脈寬信號So提升至高電位，並於時間點T9 將反脈寬信號So降至低電位。第二反相器90將反脈寬信號So反相處理，而在時間點T6 使脈寬信號Sb降為低電位，進而使得第二致能信號ENout在時間點T7 由高電位降至低電位。之後，脈寬信號Sb會於時間點T9 被提升至高電位，而第一邏輯電路52會於時間點T10 將第二致能信號ENout提升至高電位。如此一來，第二致能信號ENout於時間點T7 至時間點T11 的期間會處於低電位。此外，因第二致能信號ENout的電位在時間點T11 被提升至高電位時觸發了振盪器10開始振盪。之後，當振盪器10產生輸出訊號CK的第三個脈波時，時脈偵測電路62因偵測到輸出訊號CK之第三個脈波的上升緣，而在時間點T12 將偵測結果信號Sc降至低電位。
簡言之，當調整電路54在T2 ～T3 的期間內並未偵測到輸出訊號CK的脈波時，驅動電路50透過第一邏輯電路52、調整電路54以及脈寬電路56並依據所輸入的第一致能信號ENin和輸出訊號CK，在T7 ～T11 的期間將第二致能信號ENout的電位降至低電壓，進而形成第二致能信號ENout的一脈波。因第二致能信號ENout電位的變動，而使得之前未能起振成功的振盪器10有再次的機會被觸發而起振。
綜上所述，本發明的振盪電路依據外來的第一致能信號和振盪器的輸出訊號，而產生具有再次觸發內部振盪器起振功能的第二致能信號。因此，在電路結構方面，本發明的振盪電路能藉由所接收到的第一致能信號和振盪器所反饋的輸出訊號，而產生能用以觸發其內部振盪器開始振盪的第二致能信號。本發明的振盪電路可應用在各種電子設備當中。尤其，對於一些其振盪器不容易起振的電子設備(如內嵌的USB介面之快閃記憶體裝置)來說，藉由本發明之驅動電路可輕易地觸發其振盪器開始振盪。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、60．．．振盪器
12、16．．．輸入端
14、18．．．輸出端
20、30、50．．．驅動電路
22．．．第一輸入端
24．．．第二輸入端
26．．．輸出端
32．．．第一邏輯電路
34、40．．．調整電路
36．．．脈寬電路
42、62．．．時脈偵測電路
44、64．．．延遲電路
46、66．．．第二邏輯電路
52．．．第一邏輯電路
54．．．調整電路
56．．．脈寬電路
72、74、76．．．D型正反器
82、84、86．．．第一反相器
88．．．反或閘
90．．．第二反相器
100．．．振盪電路
CK．．．輸出信號
d1 ．．．第一延遲時間
d2 ．．．第二延遲時間
ENin．．．第一致能信號
ENout．．．第二致能信號
Sb．．．脈寬信號
Sc．．．偵測結果信號
Sd．．．延遲信號
Sn．．．調整信號
Si．．．反相信號
So．．．反脈寬信號
T1 ～T12 、Ta ～Td ．．．時間點
圖1為習知的振盪器的示意圖。
圖2為本發明一實施例之振盪電路的功能方塊圖。
圖3為圖2之振盪電路的各種信號的時序圖，用以說明振盪器在第二致能信號初次被提升至致能電位後即成功地起振之情況。
圖4為圖2之振盪電路的各種信號的時序圖，用以說明振盪器未能在第二致能信號初次被提升至致能電位後成功地起振之情況。
圖5為本發明另一實施例之振盪電路的功能方塊圖。
圖6為本發明另一實施例之振盪電路的調整電路之功能方塊圖。
圖7為本發明另一實施例之振盪電路的電路圖。
圖8為圖7之振盪電路的各訊號之時序圖。
10．．．振盪器
12．．．輸入端
14．．．輸出端
20．．．驅動電路
22．．．第一輸入端
24．．．第二輸入端
26．．．輸出端
100．．．振盪電路
CK．．．輸出信號
ENin．．．第一致能信號
ENout．．．第二致能信號

Claims (18)

  1. 一種驅動電路，適於促使一振盪器開始振盪，該驅動電路包括：一第一輸入端，適於接收一第一致能信號；一第二輸入端，適於接收該振盪器的一輸出信號；以及一輸出端，耦接於該振盪器的一啟動端，以傳送該驅動電路所產生的一第二致能信號至該振盪器；其中該驅動電路依據該第一致能信號及該輸出信號產生該第二致能信號，當該輸出信號於一預設時間內的波數小於一預設值時，該驅動電路會改變該第二致能信號的電位，其中該第一致能信號的電位在該預設時間內等於一致能電位，其中該調整電路更包括：一第一邏輯電路，具有兩輸入端以及一輸出端，該第一邏輯電路的兩輸入端之一輸入端接收該第一致能信號，該第一邏輯電路的另一輸入端接收一脈寬信號，該第一邏輯電路依據該第一致能信號及該脈寬信號進行一邏輯運算，以從其輸出端輸出該第二致能信號；一調整電路，具有兩輸入端以及一輸出端，該調整電路的兩輸入端之一輸入端耦接該第一邏輯電路的輸出端，以接收該第二致能信號，該調整電路的另一輸入端耦接於該振盪器，以接收該輸出信號，該調整電路依據該輸出信號及該第二致能信號，產生並輸出一調整信號；以及 一脈寬電路，適於將該調整信號轉換為該脈寬信號，該脈寬電路的輸入端耦接該調整電路的輸出端，該脈寬電路的輸出端輸出該脈寬信號至該第一邏輯電路，其中該第一邏輯電路為一及閘。
  2. 如申請專利範圍第1項所述之驅動電路，其中當該輸出信號於該預設時間內的波數小於該預設值時，該驅動電路會產生該第二致能信號的至少一脈波。
  3. 如申請專利範圍第1項所述之驅動電路，其中該調整電路包括：一時脈偵測電路，具有兩輸入端以及一輸出端，該時脈偵測電路的兩輸入端之一輸入端耦接該第一邏輯電路的輸出端，以接收該第二致能信號，該調整電路的另一輸入端耦接於該振盪器，以接收該輸出信號，該時脈偵測電路依據該第二致能信號偵測該輸出信號的波數於該預設時間內是否小於該預設值，並依據偵測結果從其輸出端輸出一偵測結果信號；一延遲電路，適於延遲該第二致能信號，以輸出一延遲信號；以及一第二邏輯電路，具有兩輸入端以及一輸出端，該第二邏輯電路的兩輸入端之一輸入端接收該偵測結果信號，該第二邏輯電路的另一輸入端接收該延遲信號，該第二邏輯電路依據該偵測結果信號及該延遲信號進行另一邏輯運算，以從其輸出端輸出該調整信號。
  4. 如申請專利範圍第3項所述之驅動電路，其中該時 脈偵測電路包括至少一D型正反器(D flip-flop)，該D型正反器的一重置端接收該第二致能信號，該D型正反器的一時脈輸入端接收該輸出信號。
  5. 如申請專利範圍第4項所述之驅動電路，其中該時脈偵測電路包括一第三邏輯電路以及複數個D型正反器，每一D型正反器的重置端接收該第二致能信號，每一D型正反器的時脈輸入端接收該輸出信號，每一D型正反器的一輸出端耦接至該第三邏輯電路，且該多個D型正反器中至少有一D型正反器的該輸出端耦接該多個D型正反器中至另一D型正反器的一資料輸入端。
  6. 如申請專利範圍第5項所述之驅動電路，其中該第一邏輯電路為一及閘(AND Gate)，該第二邏輯電路和該第三邏輯電路各為一個反及閘(NAND Gate)。
  7. 如申請專利範圍第1項所述之驅動電路，其中該脈寬電路包括：至少一第一反相器，其輸入端耦接該調整電路的輸出端，該第一反相器將該調整信號反相處理後輸出一反相信號；一反或閘(NOR Gate)，具有兩輸入端及一輸出端，該反或閘的兩輸入端之一輸入端耦接該調整電路的輸出端，該反或閘的另一輸入端耦接該第一反相器的輸出端，該反或閘依據該調整信號和該反相信號，輸出一反脈寬信號；以及一第二反相器，其輸入端耦接該反或閘的輸出端，該 第二反相器將該調整信號反相處理後輸出該脈寬信號。
  8. 如申請專利範圍第7項所述之驅動電路，其中該脈寬電路包括多個該第一反相器，該多個第一反相器以串聯的方式連接，且該多個該第一反相器的數目為一奇數。
  9. 一種振盪電路，包括：一振盪器，適於輸出一輸出信號；以及一驅動電路，該驅動電路包括：一第一輸入端，適於接收一第一致能信號；一第二輸入端，適於接收該輸出信號；以及一輸出端，耦接於該振盪器的一啟動端，以傳送該驅動電路所產生的一第二致能信號至該振盪器；其中該驅動電路依據該第一致能信號及該輸出信號產生該第二致能信號，當該輸出信號於一預設時間內的波數小於一預設值時，該驅動電路會改變該第二致能信號的電位，其中該第一致能信號的電位在該預設時間內等於一致能電位，其中該驅動電路更包括：一第一邏輯電路，具有兩輸入端以及一輸出端，該第一邏輯電路的兩輸入端之一輸入端接收該第一致能信號，該第一邏輯電路的另一輸入端接收一脈寬信號，該第一邏輯電路依據該第一致能信號及該脈寬信號進行一邏輯運算，以從其輸出端輸出該第二致能信號；一調整電路，具有兩輸入端以及一輸出端，該調整電路的兩輸入端之一輸入端耦接該第一邏輯電路的輸出端， 以接收該第二致能信號，該調整電路的另一輸入端耦接於該振盪器，以接收該輸出信號，該調整電路依據該輸出信號及該第二致能信號，產生並輸出一調整信號；以及一脈寬電路，適於將該調整信號轉換為該脈寬信號，該脈寬電路的輸入端耦接該調整電路的輸出端，該脈寬電路的輸出端輸出該脈寬信號至該第一邏輯電路；其中該第一邏輯電路為一及閘。
  10. 如申請專利範圍第9項所述之振盪電路，其中當該輸出信號於該預設時間內的波數小於該預設值時，該驅動電路會產生該第二致能信號的至少一脈波。
  11. 如申請專利範圍第9項所述之振盪電路，其中該調整電路包括：一時脈偵測電路，具有兩輸入端以及一輸出端，該時脈偵測電路的兩輸入端之一輸入端耦接該第一邏輯電路的輸出端，以接收該第二致能信號，該調整電路的另一輸入端耦接於該振盪器，以接收該輸出信號，該時脈偵測電路依據該第二致能信號偵測該輸出信號的波數於該預設時間內是否小於該預設值，並依據偵測結果從其輸出端輸出一偵測結果信號；一延遲電路，適於延遲該第二致能信號，以輸出一延遲信號；以及一第二邏輯電路，具有兩輸入端以及一輸出端，該第二邏輯電路的兩輸入端之一輸入端接收該偵測結果信號，該第二邏輯電路的另一輸入端接收該延遲信號，該第二邏 輯電路依據該偵測結果信號及該延遲信號進行另一邏輯運算，以從其輸出端輸出該調整信號。
  12. 如申請專利範圍第11項所述之振盪電路，其中該時脈偵測電路包括至少一D型正反器，該D型正反器的一重置端接收該第二致能信號，該D型正反器的一時脈輸入端接收該輸出信號。
  13. 如申請專利範圍第12項所述之振盪電路，其中該時脈偵測電路包括一第三邏輯電路以及複數個D型正反器，每一D型正反器的重置端接收該第二致能信號，每一D型正反器的時脈輸入端接收該輸出信號，每一D型正反器的一輸出端耦接至該第三邏輯電路，且該多個D型正反器中至少有一D型正反器的該輸出端耦接該多個D型正反器中至另一D型正反器的一資料輸入端。
  14. 如申請專利範圍第13項所述之振盪電路，其中該第二邏輯電路和該第三邏輯電路各為一個反及閘。
  15. 如申請專利範圍第9項所述之振盪電路，其中該脈寬電路包括：至少一第一反相器，其輸入端耦接該調整電路的輸出端，該第一反相器將該調整信號反相處理後輸出一反相信號；一反或閘，具有兩輸入端及一輸出端，該反或閘的兩輸入端之一輸入端耦接該調整電路的輸出端，該反或閘的另一輸入端耦接該第一反相器的輸出端，該反或閘依據該調整信號和該反相信號，輸出一反脈寬信號；以及 一第二反相器，其輸入端耦接該反或閘的輸出端，該第二反相器將該調整信號反相處理後輸出該脈寬信號。
  16. 如申請專利範圍第15項所述之振盪電路，其中該脈寬電路包括多個該第一反相器，該多個第一反相器以串聯的方式連接，且該多個該第一反相器的數目為一奇數。
  17. 一種振盪器的驅動方法，適於促使該振盪器開始振盪，該驅動方法包括：使用一驅動電路的一第一輸入端接收一第一致能信號；使用該驅動電路的一第二輸入端接收該振盪器的一輸出信號；由該驅動電路的一調整電路根據該輸出信號與一第二致能信號產生一調整信號；由該驅動電路的一脈寬電路轉換該調整信號為一脈寬信號；由該驅動電路的一及閘根據該第一致能信號與該脈寬信號進行一邏輯運算，以輸出該第二致能信號，其中當該輸出信號於一預設時間內的波數小於一預設值時，該驅動電路會改變該第二致能信號的電位，其中該第一致能信號的電位在該預設時間內等於一致能電位；以及將該第二致能信號由該驅動電路的一輸出端傳送至該振盪器。
  18. 如申請專利範圍第17項所述之驅動方法，其中產生該第二致能信號的步驟包括： 當該輸出信號於該預設時間內的波數小於該預設值時，該驅動電路產生該第二致能信號的至少一脈波。
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