CN101877585B - 振荡电路及其驱动电路 - Google Patents

Abstract

一种振荡电路及其驱动电路。所述驱动电路依据第一使能信号及振荡器的输出信号产生第二使能信号。将第二使能信号传送到所述振荡器。当该输出信号在预定时间内的波数小于预定值时，驱动电路会产生第二使能信号的至少一个脉冲，其中所述第一使能信号的电压电平在所述预定时间内等于使能驱动电路的电压电平。利用所述第二使能信号的电压电平的改变，触发所述振荡器振荡。

Description

振荡电路及其驱动电路

技术领域

本发明是涉及一种振荡电路，且具体是涉及一种可被确实地触发的振荡电路及其驱动电路。 

背景技术

随着科技的日渐发展，电子产品不断地推陈出新，而使电子产品能够正常的运行，所依靠的就是提供时钟脉冲的振荡器(oscillator)。通过振荡器产生准确的时钟脉冲，让电子产品内部的芯片可以按顺序地处理其所接收到的数据或信号，并在正确的时间传送至其下一级的电路。 

请参照图1，图1为已知的振荡器60的示意图。振荡器60具有一启动端16以及一输出端18。其中，启动端16用以接收一使能信号ENin，而输出端18用以输出一输出信号CK。一般而言，当使能信号ENin处于低电压电平时，振荡器60处于关闭状态；而当使能信号ENin处于高电压电平时，振荡器60处于启动状态。因此，当欲使振荡器60开始运行时，使能信号ENin会从低电压电平被提高至高电压电平，以使振荡器60得以开始振荡，进而使得输出信号CK得以成为一时钟脉冲信号。然而，振荡器60品质的好坏是影响其自身是否能够起振的关键。具体而言，对于品质不好的振荡器而言，当使能信号ENin为高电压电平时，振荡器60有可能不会开始振荡，而使得输出信号CK并非是所要的脉冲信号。然而，当输出信号CK并不是脉冲信号时，其结果会导致一些必须依赖振荡器60所输出的脉冲信号才得以正常运行的元件会无法运行。 

发明内容

本发明提供一种驱动电路，其利用改变振荡器的使能信号的电压电平，确实地触发振荡器开始振荡。 

本发明提供一种振荡电路，其振荡器可被确实地触发而开始振荡。 

本发明提供一种驱动方法，以确实地触发振荡器开始振荡，进而使振荡 器输出所需的脉冲信号。 

本发明提出一种适于促使振荡器开始振荡的驱动电路。上述的驱动电路包括第一输入端、第二输入端以及输出端。驱动电路的第一输入端接收第一使能信号，而驱动电路的第二输入端接收振荡器的输出信号。驱动电路的输出端耦接于振荡器的启动端，以传送驱动电路所产生的第二使能信号至振荡器。驱动电路依据第一使能信号及输出信号产生上述的第二使能信号。当上述的输出信号在预定时间内的波数小于预定值时，驱动电路会产生第二使能信号的至少一个脉冲。上述的第一使能信号的电压电平在上述的预定时间内等于使能驱动电路的电压电平。 

本发明提出一种振荡电路。振荡电路包括振荡器以及驱动电路。振荡器输出输出信号。上述的驱动电路包括第一输入端、第二输入端以及输出端。驱动电路的第一输入端接收第一使能信号，而驱动电路的第二输入端接收上述的输出信号。驱动电路的输出端耦接于振荡器的启动端，以传送驱动电路所产生的第二使能信号至振荡器。驱动电路依据第一使能信号及输出信号产生上述的第二使能信号。当上述的输出信号在预定时间内的波数小于预定值时，驱动电路会产生第二使能信号的至少一个脉冲。上述的第一使能信号的电压电平在上述的预定时间内等于使能驱动电路的电压电平。 

本发明提出一种振荡器的驱动方法，以促使振荡器开始振荡。上述的驱动方法包括使用该驱动电路的第一输入端接收第一使能信号；使用该驱动电路的第二输入端接收振荡器的输出信号；依据该第一使能信号使能该驱动电路，以使该驱动电路开始依据第一使能信号及输出信号产生第二使能信号；以及将第二使能信号由该驱动电路的输出端传送至振荡器。其中当输出信号在预定时间内的波数小于预定值时，驱动电路会产生第二使能信号的至少一个脉冲。此外，上述的第一使能信号的电压电平在上述的预定时间内等于使能驱动电路的电压电平。 

本发明的振荡电路及其驱动电路与驱动方法，通过调整振荡器的使能信号的电压电平，以确实地触发振荡器开始振荡，进而使振荡器输出所需的脉冲信号。 

为了使本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图做详细说明如下。 

附图说明

图1为已知的振荡器的示意图。 

图2为本发明一实施例的振荡电路的功能框图。 

图3为图2的振荡电路的各种信号的时序图，用以说明振荡器在第二使能信号初次被提升至使能电位电压电平后即成功地起振的情况。 

图4为图2的振荡电路的各种信号的时序图，用以说明振荡器未能在第二使能信号初次被提升至使能电位电压电平后成功地起振之情况。 

图5为本发明另一实施例的振荡电路的功能框图。 

图6为本发明另一实施例的振荡电路的调整电路的功能框图。 

图7为本发明另一实施例的振荡电路的电路图。 

图8为图7的振荡电路的各信号的时序图。 

【主要元件符号说明】 

10、60：振荡器 

12、16：输入端 

14、18：输出端 

20、30、50：驱动电路 

22：第一输入端 

24：第二输入端 

26：输出端 

32：第一逻辑电路 

34、40：调整电路 

36：脉宽电路 

42、62：时钟脉冲检测电路 

44、64：延迟电路 

46、66：第二逻辑电路 

52：第一逻辑电路 

54：调整电路 

56：脉宽电路 

72、74、76：D型触发器 

82、84、86：第一反相器 

88：“或非”门 

90：第二反相器 

100：振荡电路 

CK：输出信号 

d1：第一延迟时间 

d2：第二延迟时间 

ENin：第一使能信号 

ENout：第二使能信号 

Sb：脉宽信号 

Sc：检测结果信号 

Sd：延迟信号 

Sn：调整信号 

Si：反相信号 

So：反脉宽信号 

T1～T12、Ta～Td：时间点 

具体实施方式

请参考图2，图2为本发明一实施例的振荡电路100的功能框图。振荡电路100具有振荡器10以及驱动电路20。振荡器10具有启动端12以及输出端14。驱动电路20具有第一输入端22、第二输入端24以及输出端26。第一输入端22用以接收第一使能信号ENin，第二输入端24用以接收振荡器10的输出端14所输出的输出信号CK。输出端26耦接于振荡器10的启动端12，用以传送驱动电路20所产生的第二使能信号ENout至振荡器10。驱动电路20会依据第一使能信号ENin及振荡器10的输出信号CK产生第二使能信号ENout。其中，当第一使能信号ENin的电压电平等于非使能电压电平(如：低电压电平)时，驱动电路20不会动作；而当第一使能信号ENin的电压电平由上述非使能电压电平切换至使能电压电平(如：高电压电平)时，驱动电路20会被使能而开始检测振荡器10的输出信号CK，以决定是否改变第二使能信号ENout的电压电平。详言之，当第一使能信号ENin的电压电平等于上述的使能电压电平后，如果驱动电路20检测出振荡器10的输出信号CK在预定时间内的波数小于预定值时，则表示输出信号CK并非所要的时钟脉冲信 号，亦表示振荡器10尚未成功地起振。在这样的情况下，驱动电路20会改变第二使能信号ENout的电压电平，以期望振荡器10会因第二使能信号ENout的电压电平的改变而开始振荡。 

请参考图3并同时参考图2，图3为图2的振荡电路100的各种信号的时序图。在振荡器10能在一开始就成功起振的情况下，第一使能信号ENin、第二使能信号ENout和输出信号CK的波形如图3所示。其中，在时间点Ta时，第一使能信号ENin由低电压电平被提至高电压电平。之后，驱动电路20依据第一使能信号ENin和输出信号CK，输出第二使能信号ENout。因驱动电路20具有其反应时间(response time)，故当第一使能信号ENin被提升到高电压电平后，第二使能信号ENout在时间点Tb才会由低电压电平(非使能电压电平)被提至高电压电平(使能电压电平)，并使得振荡器10处于启动状态。如图2所示，当第二使能信号ENout在时间点Tb被提升至高电压电平后，振荡器10成功地被启动而开始振荡，进而使得输出信号CK在时间点Tb之后的信号类型为脉冲信号类型，亦即输出信号CK在时间点Tb之后具有多个脉冲。 

图2所示的状况是当第二使能信号ENout提升至高电压电平时，振荡器10即成功地被启动而开始振荡。相对地，在另一种情况中，当第二使能信号ENout提升至高电压电平后，振荡器10未能成功地起振。请参考图4，图4即用以说明当第二使能信号ENout初次被提升至高电压电平后，振荡器10未能成功地起振的情况。在图4中，第一使能信号ENin在时间点Ta由低电压电平被提至高电压电平。之后，因驱动电路20本身对于信号的反应所造成的延迟，在时间点Ta之后的时间点Tb，第二使能信号ENout才会由低电压电平被提至高电压电平。在时间点Tb之后，驱动电路20会检测振荡器10的输出信号CK，以决定是否改变第二使能信号ENout。详言之，在时间点Tb至时间点Tc的预定时间内，驱动电路20会检测输出信号CK的波数。其中，当输出信号CK在上述预定时间内的波数小于预定值时，驱动电路20会改变第二使能信号ENout的电压电平。以图4为例，在时间点Tb至时间点Tc的期间内，因驱动电路20所检测到的输出信号CK的波数为零，而表示振荡器10未能被成功地起振，故驱动电路20会在时间点Tc将第二使能信号ENout的电压电平由高电压电平降至低电压电平，并在之后的时间点Td，再将第二使能信号ENout的电压电平由低电压电平提升至高电压电平。当第二使能信号 ENout的电压电平变化时，振荡器10即可能因第二使能信号ENout的电压电平变化的缘故而开始振荡。如图4所示，当在时间点Td，第二使能信号ENout的电压电平被切换到高电压电平后，振荡器10开始振荡，使得输出信号CK成为所要的脉冲信号。 

上述实施例中，当驱动电路20在Tb～Tc的预定时间内所检测到的输出信号CK的波数小于上述预定值时，驱动电路20在Tc～Td期间内会产生第二使能信号ENout的脉冲，而使得第二使能信号ENout的电压电平改变。然而，改变第二使能信号ENout的电压电平的方式并不以此为限。举例来说，在图4中的Tc～Td的期间内，驱动电路20可以更频繁地变化第二使能信号ENout的电压电平。 

请参考图5，图5为本发明另一实施例的振荡电路的功能框图。本实施例中的振荡电路包括上述振荡器10和驱动电路30。与驱动电路20一样，驱动电路30也具有第一输入端22、第二输入端24以及输出端26。其中，驱动电路30各端点与振荡器10之间的连接方式与图2中驱动电路20各端点与振荡器10之间的连接方式相同，在此即不再赘述。驱动电路30具有第一逻辑电路32、调整电路34以及脉宽电路36。第一逻辑电路32具有两个输入端以及一输出端，其中第一逻辑电路32的两个输入端之一接收第一使能信号ENin，而另一输入端接收脉宽信号Sb。第一逻辑电路32会依据第一使能信号ENin和脉宽信号Sb进行逻辑运算，以从其输出端输出第二使能信号ENout。在本实施例中，第一逻辑电路32例如是一个“与”门(NAND Gate)，以依据第一使能信号ENin和脉宽信号Sb进行“与”运算(AND Operation)。 

调整电路34具有两个输入端以及一输出端。调整电路34的两个输入端之一耦接第一逻辑电路32的输出端，以接收第二使能信号ENout，而调整电路34的另一输入端耦接于振荡器10，以接收输出信号CK。调整电路34会依据输出信号CK及第二使能信号ENout产生并输出一调整信号Sn。其中，因调整信号Sn的电压电平会因输出信号CK是否为脉冲信号而变动，故调整信号Sn可以被驱动电路30用来作为判断输出信号CK在上述预定时间内的波数是否小于上述预定值的依据。 

此外，脉宽电路36会将来自调整电路34的调整信号Sn转换为上述的脉宽信号Sb。脉宽电路36的输入端耦接调整电路34的输出端，而脉宽电路36的输出端会输出脉宽信号Sb至第一逻辑电路32。脉宽电路36的功能主要是 决定第二使能信号ENout部分的脉冲的宽度，以图4为例，Tc～Td期间的长度即可由脉宽电路36来决定。 

请参考图6，图6为本发明另一实施例的振荡电路的调整电路40的功能框图。调整电路40的功能与图5中调整电路34的功能相同，皆是用来依据输出信号CK及第二使能信号ENout产生并输出调整信号Sn。调整电路40具有时钟脉冲检测电路42、延迟电路44以及第二逻辑电路46。时钟脉冲检测电路42具有两个输入端以及一输出端。时钟脉冲检测电路42的两个输入端之一耦接第一逻辑电路32的输出端，以接收第二使能信号ENout，而调整电路32的另一输入端耦接于振荡器10，以接收输出信号CK。时钟脉冲检测电路42依据第二使能信号ENout检测输出信号CK的波数在上述预定时间内是否小于上述的预定值，并依据检测结果从其输出端输出检测结果信号Sc。此外，延迟电路44会延迟第二使能信号ENout，以输出延迟信号Sd。第二逻辑电路46具有两个输入端以及一输出端，第二逻辑电路46的两个输入端之一接收检测结果信号Sc，而第二逻辑电路的另一输入端接收延迟信号Sd。第二逻辑电路46会依据检测结果信号Sc及延迟信号Sd进行另一逻辑运算，以从其输出端输出调整信号Sn。在本实施例中，第二逻辑电路46可为一个“与非”门(NAND Gate)，以依据检测结果信号Sc和延迟信号Sd进行“与非”运算(NAND operation)。 

请参考图7，图7为本发明另一实施例的振荡电路的电路图。本实施例中的振荡电路包括上述振荡器10和驱动电路50。与驱动电路20一样，驱动电路50也具有第一输入端22、第二输入端24以及输出端26。其中，驱动电路50各端点与振荡器10之间的连接方式与图2中驱动电路20各端点与振荡器10之间的连接方式相同，在此即不再赘述。驱动电路50具有第一逻辑电路52、调整电路54以及脉宽电路56。第一逻辑电路52为一个“与”门(ANDGate)，其两个输入端分别接收第一使能信号ENin和脉宽信号Sb。第一逻辑电路52会依据第一使能信号ENin和脉宽信号Sb进行“与”运算。 

调整电路54的功能与图5中调整电路34的功能相同，皆是用来依据输出信号CK及第二使能信号ENout产生并输出调整信号Sn。调整电路54具有时钟脉冲检测电路62、延迟电路64以及第二逻辑电路66。时钟脉冲检测电路62的功能与图6中时钟脉冲检测电路42的功能相同，亦即时钟脉冲检测电路62会依据第二使能信号ENout检测输出信号CK的波数在上述预定时间 内是否小于上述的预定值，并依据检测结果从其输出端输出上述的检测结果信号Sc。 

延迟电路64会延迟第二使能信号ENout，以输出延迟信号Sd。第二逻辑电路66为一个“与非”门(NAND Gate)，其会依据检测结果信号Sc和延迟信号Sd进行“与非”运算(NAND operation)，以从其输出端输出调整信号Sn。 

时钟脉冲检测电路62包括第三逻辑电路78以及三个D型触发器(Dflip-flop)72、74和76。第三逻辑电路78为一个“与非”门(NAND Gate)，其三个输入端分别耦接D型触发器72、74和76的输出端Q，故第三逻辑电路78会依据D型触发器72、74和76的输出进行“与非”运算(NANDOperation)。每一个D型触发器的重置端会接收第二使能信号ENout，且每一个D型触发器的时钟脉冲输入端接收输出信号CK。D型触发器72的数据输入端D耦接电压源VDD，D型触发器72的输出端Q耦接D型触发器74的数据输入端D和第三逻辑电路78。D型触发器74的输出端Q耦接D型触发器76的数据输入端D和第三逻辑电路78。需说明的，时钟脉冲检测电路62所包括的D型触发器的数目并不以三个为限，时钟脉冲检测电路62的D型触发器的数目可为其他数目，例如：一个、两个或大于三个)。每一个D型触发器72、74或76的真值表(truth table)都相同。以D型触发器74为例，当传送到重置端的第二使能信号ENout为低电压电平时，D型触发器74不会动作；而当传送到重置端的第二使能信号ENout为高电压电平时，D型触发器74会被输出信号CK上升沿触发。换言之，当第二使能信号ENout为高电压电平时，且检测到输出信号CK的上升沿(rising edge)时，D型触发器74的输出端Q会输出数据输入端D的值。此外，第三逻辑电路78所输出的检测结果信号Sc只有当三个D型触发器72、74和76的输出端Q都为高电压电平时才会为低电压电平。因此，当振荡器10为开始振荡而使其输出信号CK不具有脉冲时，检测结果信号Sc会为高电压电平；而当输出信号CK的第三个脉冲的上升沿被三个D型触发器72、74和76检测到时，检测结果信号Sc才会为低电压电平。如此一来，利用D型触发器72、74和76的作用，可形成计数器，用以确认振荡器10的输出信号CK在上述预定时间内的波数是否达到预定波数。当输出信号CK在上述预定时间内的波数已达到预定波数时，即代表振荡器10已开始稳定地振荡。反之，如果输出信号CK在上述预 定时间内的波数小于预定波数，即代表振荡器10尚未开始稳定地振荡，而在此情况下即可利用检测结果信号Sc间接地改变第二使能信号Enout的电压电平，以触发振荡器10。 

脉宽电路56具有三个串接的第一反相器82、84和86，其中第一反相器82的输入端耦接第二逻辑电路66的输出端，第一反相器86的输出端耦接至脉宽电路56的“或非”门(NOR Gate)88的两个输入端之一。“或非”门88的另一输入端则直接耦接第二逻辑电路66的输出端。第一反相器82、84和86的功能在于将调整信号Sn反相处理后输出反相信号Si。一般来说，反相信号Si在时序上会落后调整信号Sn。此外，“或非”门88会依据调整信号Sn和反相信号Si，输出反脉宽信号So。脉宽电路56另外具有第二反相器90，第二反相器90的输入端耦接“或非”门88的输出端，而第二反相器90会将反脉宽信号So反相处理，以输出上述的脉宽信号Sb。需注意的，本实施例中的第一反相器的数目虽然为三个，但本发明并不以此为限。而为了使反相信号Si为经延迟后的调整信号Sn的反相信号，脉宽电路56所包括的第一反相器的数目为奇数即可。 

请参考图8，并同时参照图7。图8为图7的振荡电路的各信号的时序图。在时间点T1，第一使能信号ENin会从低电压电平提升至高电压电平，而使得图7的振荡电路处于启动状态。之后，因第一逻辑电路52反应时间所造成的延迟的缘故，第二使能信号ENout会于之后的时间点T2才由低电压电平提升至高电压电平。延迟电路64将第二使能信号ENout延迟第一延迟时间d1后输出延迟信号Sd，而使得延迟信号Sd在时间点T3被提升至高电压电平。此外，依据之前对于时钟脉冲检测电路62的说明，在时间点T11之前，因输出信号CK尚未有脉冲，故时钟脉冲检测电路62所输出的检测结果信号Sc会为高电压电平。第二逻辑电路66依据检测结果信号Sc和延迟信号Sd进行“与非”运算(NAND operation)，而在时间点T4将调整信号Sn从高电压电平降到低电压电平。第一反相器82、84和86在将调整信号Sn延迟第二延迟时间d2并反相处理后，输出反相信号Si。因此，反相信号Si在时间上落后调整信号Sn第二延迟时间d2。如图8所示，反相信号Si在时间点T8被提升到高电压电平，而时间点T4与时间点T8相隔上述的第二延迟时间d2。第二延迟时间d2的长短与脉宽电路56所具有的第一反相器的数目成正相关。亦即脉宽电路56的第一反相器越多时，第二延迟时间d2会越长。“或非”门88 依据调整信号Sn和反相信号Si，在时间点T5将反脉宽信号So提升至高电压电平，并于时间点T9将反脉宽信号So降至低电压电平。第二反相器90将反脉宽信号So反相处理，而在时间点T6使脉宽信号Sb降为低电压电平，进而使得第二使能信号ENout在时间点T7由高电压电平降至低电压电平。之后，脉宽信号Sb会在时间点T9被提升至高电压电平，而第一逻辑电路52会在时间点T10将第二使能信号ENout提升至高电压电平。如此一来，第二使能信号ENout在时间点T7至时间点T11的期间会处于低电压电平。此外，因第二使能信号ENout的电压电平在时间点T11被提升至高电压电平时触发了振荡器10开始振荡。之后，当振荡器10产生输出信号CK的第三个脉冲时，时钟脉冲检测电路62因检测到输出信号CK的第三个脉冲的上升沿，而在时间点T12将检测结果信号Sc降至低电压电平。 

简言之，当调整电路54在T2～T3的期间内并未检测到输出信号CK的脉冲时，驱动电路50通过第一逻辑电路52、调整电路54以及脉宽电路56并依据所输入的第一使能信号ENin和输出信号CK，在T7～T11的期间将第二使能信号ENout的电压电平降至低电压，进而形成第二使能信号ENout的脉冲。因第二使能信号ENout电压电平的变动，而使得之前未能起振成功的振荡器10有再次的机会被触发而起振。 

综上所述，本发明的振荡电路依据外来的第一使能信号和振荡器的输出信号，而产生具有再次触发内部振荡器起振功能的第二使能信号。因此，在电路结构方面，本发明的振荡电路能利用所接收到的第一使能信号和振荡器所反馈的输出信号，而产生能用以触发其内部振荡器开始振荡的第二使能信号。本发明的振荡电路可应用在各种电子设备当中。尤其，对于一些其振荡器不容易起振的电子设备(如内嵌的USB接口的快闪记忆体装置)来说，利用本发明的驱动电路可轻易地触发其振荡器开始振荡。 

虽然以上已以实施例公开了本发明如上，然而其并非用以限定本发明，所属技术领域中的任何普通技术人员，在不脱离本发明的精神和范围内，当然可以做出一些修改和润饰，故本发明的保护范围应当以所附的权利要求书所限定的为准。 

Claims (16)

1.一种驱动电路，适于促使振荡器开始振荡，所述驱动电路包括：

第一输入端，适于接收第一使能信号；

第二输入端，适于接收所述振荡器的输出信号；以及

输出端，耦接于所述振荡器的启动端，以传送所述驱动电路所产生的第二使能信号至所述振荡器；

其中所述驱动电路依据所述第一使能信号及所述输出信号产生所述第二使能信号，当所述输出信号在预定时间内的波数小于预定值时，所述驱动电路会产生所述第二使能信号的至少一个脉冲，其中所述第一使能信号的电压电平在所述预定时间内等于使能所述驱动电路的电压电平；

其中所述的驱动电路还包括：

调整电路，用以接收所述第二使能信号及输出信号，所述调整电路依据所述输出信号及所述第二使能信号以判断所述输出信号在所述预定时间内的波数是否小于所述预定值；

其中所述调整电路包括：

时钟脉冲检测电路，具有两个输入端以及一输出端，所述时钟脉冲检测电路的两个输入端之一的输入端接收所述第二使能信号，所述时钟脉冲检测电路的另一输入端耦接于所述振荡器，以接收所述输出信号，所述时钟脉冲检测电路依据所述第二使能信号检测所述输出信号的波数在所述预定时间内是否小于所述预定值，并依据检测结果从其输出端输出检测结果信号；

延迟电路，适于延迟所述第二使能信号，以输出延迟信号；以及

第二逻辑电路，具有两个输入端以及一输出端，所述第二逻辑电路的两个输入端之一的输入端接收所述检测结果信号，所述第二逻辑电路的另一输入端接收所述延迟信号，所述第二逻辑电路依据所述检测结果信号及所述延迟信号进行另一逻辑运算，以从其输出端输出一调整信号，其中所述调整信号用以作为判断所述输出信号在所述预定时间内的波数是否小于所述预定值的依据。

2.如权利要求1所述的驱动电路，还包括：

第一逻辑电路，具有两个输入端以及一输出端，所述第一逻辑电路的两个输入端之一的输入端接收所述第一使能信号，所述第一逻辑电路的另一输入端接收脉宽信号，所述第一逻辑电路依据所述第一使能信号及所述脉宽信号进行逻辑运算，以从其输出端输出所述第二使能信号；以及

脉宽电路，适于将所述调整信号转换为所述脉宽信号，所述脉宽电路的输入端耦接所述调整电路的输出端，所述脉宽电路的输出端输出所述脉宽信号至所述第一逻辑电路。

3.如权利要求2所述的驱动电路，其中所述时钟脉冲检测电路包括至少一个D型触发器，所述D型触发器的重置端接收所述第二使能信号，所述D型触发器的时钟脉冲输入端接收所述输出信号。

4.如权利要求3所述的驱动电路，其中所述时钟脉冲检测电路包括第三逻辑电路以及多个D型触发器，每个D型触发器的重置端接收所述第二使能信号，每个D型触发器的时钟脉冲输入端接收所述输出信号，每个D型触发器的输出端耦接至所述第三逻辑电路，且所述多个D型触发器中至少有一个D型触发器的输出端耦接所述多个D型触发器中至另一D型触发器的数据输入端。

5.如权利要求4所述的驱动电路，其中所述第一逻辑电路为与门，所述第二逻辑电路和所述第三逻辑电路各为一个与非门。

6.如权利要求2所述的驱动电路，其中所述脉宽电路包括：

至少一个第一反相器，其输入端耦接所述调整电路的输出端，所述第一反相器将所述调整信号反相处理后输出反相信号；

或非门，具有两个输入端及一输出端，所述或非门的两个输入端之一的输入端耦接所述调整电路的输出端，所述或非门的另一输入端耦接所述第一反相器的输出端，所述或非门依据所述调整信号和所述反相信号，输出反脉宽信号；以及

第二反相器，其输入端耦接所述或非门的输出端，所述第二反相器将所述调整信号反相处理后输出所述脉宽信号。

7.如权利要求6所述的驱动电路，其中所述脉宽电路包括多个所述第一反相器，所述多个第一反相器以串联的方式连接，且所述多个第一反相器的数目为奇数。

8.如权利要求2所述的驱动电路，其中所述第一逻辑电路为与门。

9.一种振荡电路，包括：

振荡器，适于输出输出信号；以及

驱动电路，所述驱动电路包括：

第一输入端，适于接收第一使能信号；

第二输入端，适于接收所述输出信号；以及

输出端，耦接于所述振荡器的启动端，以传送所述驱动电路所产生的第二使能信号至所述振荡器；

其中所述驱动电路依据所述第一使能信号及所述输出信号产生所述第二使能信号，当所述输出信号在预定时间内的波数小于预定值时，所述驱动电路会产生所述第二使能信号的至少一个脉冲，其中所述第一使能信号的电压电平在所述预定时间内等于使能所述驱动电路的电压电平；

其中所述的驱动电路还包括：

调整电路，用以接收所述第二使能信号及输出信号，所述调整电路依据所述输出信号及所述第二使能信号以判断所述输出信号在所述预定时间内的波数是否小于所述预定值；

其中所述调整电路包括：

时钟脉冲检测电路，具有两个输入端以及一输出端，所述时钟脉冲检测电路的两个输入端之一的输入端接收所述第二使能信号，所述时钟脉冲检测电路的另一输入端耦接于所述振荡器，以接收所述输出信号，所述时钟脉冲检测电路依据所述第二使能信号检测所述输出信号的波数在所述预定时间内是否小于所述预定值，并依据检测结果从其输出端输出检测结果信号；

延迟电路，适于延迟所述第二使能信号，以输出延迟信号；以及

第二逻辑电路，具有两个输入端以及一输出端，所述第二逻辑电路的两个输入端之一的输入端接收所述检测结果信号，所述第二逻辑电路的另一输入端接收所述延迟信号，所述第二逻辑电路依据所述检测结果信号及所述延迟信号进行另一逻辑运算，以从其输出端输出一调整信号，其中所述调整信号用以作为判断所述输出信号在所述预定时间内的波数是否小于所述预定值的依据。

10.如权利要求9所述的振荡电路，所述驱动电路还包括：

第一逻辑电路，具有两个输入端以及一输出端，所述第一逻辑电路的两个输入端之一的输入端接收所述第一使能信号，所述第一逻辑电路的另一输入端接收脉宽信号，所述第一逻辑电路依据所述第一使能信号及所述脉宽信号进行逻辑运算，以从其输出端输出所述第二使能信号；以及

脉宽电路，适于将所述调整信号转换为所述脉宽信号，所述脉宽电路的输入端耦接所述调整电路的输出端，所述脉宽电路的输出端输出所述脉宽信号至所述第一逻辑电路。

11.如权利要求10所述的振荡电路，其中所述时钟脉冲检测电路包括至少一个D型触发器，所述D型触发器的重置端接收所述第二使能信号，所述D型触发器的时钟脉冲输入端接收所述输出信号。

12.如权利要求11所述振荡电路，其中所述时钟脉冲检测电路包括第三逻辑电路以及多个D型触发器，每个D型触发器的重置端接收所述第二使能信号，每个D型触发器的时钟脉冲输入端接收所述输出信号，每个D型触发器的输出端耦接至所述第三逻辑电路，且所述多个D型触发器中至少有一个D型触发器的所述输出端耦接所述多个D型触发器中至另一D型触发器的数据输入端。

13.如权利要求12所述的振荡电路，其中所述第一逻辑电路为与门，所述第二逻辑电路和所述第三逻辑电路各为一个与非门。

14.如权利要求10所述的振荡电路，其中所述脉宽电路包括：

至少一个第一反相器，其输入端耦接所述调整电路的输出端，所述第一反相器将所述调整信号反相处理后输出反相信号；

或非门，具有两个输入端及一输出端，所述或非门的两个输入端之一的输入端耦接所述调整电路的输出端，所述或非门的另一输入端耦接所述第一反相器的输出端，所述或非门依据所述调整信号和所述反相信号，输出反脉宽信号；以及

第二反相器，其输入端耦接所述或非门的输出端，所述第二反相器将所述调整信号反相处理后输出所述脉宽信号。

15.如权利要求14所述的振荡电路，其中所述脉宽电路包括多个所述第一反相器，所述多个第一反相器以串联的方式连接，且所述多个第一反相器的数目为奇数。

16.如权利要求10所述的振荡电路，其中所述第一逻辑电路为与门。

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