JP2000165208A

JP2000165208A - フリップフロップ

Info

Publication number: JP2000165208A
Application number: JP10336782A
Authority: JP
Inventors: Masayuki Yoshiyama; 正之吉山
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1998-11-27
Filing date: 1998-11-27
Publication date: 2000-06-16

Abstract

(57)【要約】【課題】シフトレジスタ構成とした場合であってもクロ
ックスキューによるシフトの誤動作の防止が図られたフ
リップフロップを提供する。【解決手段】パルス生成回路３０で、クロック信号ＣＫ
の立ち下がりエッジをトリガとして、互いにレベルの異
なるパルス幅の正相パルスＣＫＭＢ，逆相パルスＣＫＭ
Ｎを生成してマスターラッチ回路１０をスルーモードに
してそのマスターラッチ回路１０にデータを取り込み、
クロック信号ＣＫの立ち上がりエッジをトリガとして、
互いにレベルの異なるパルス幅の逆相パルスＣＫＳＮ，
正相パルスＣＫＳＢを生成してスレーブラッチ回路２０
をスルーモードにしてそのスレーブラッチ回路２０にデ
ータを取り込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直列に接続された
マスターラッチ回路およびスレーブラッチ回路を備えた
フリップフロップに関する。

【０００２】

【従来の技術】従来より、各種のフリップフロップが知
られており、それらのうち、それぞれが入力データをラ
ッチするラッチモードと入力データをそのまま出力する
スルーモードとを有する、直列に接続されたマスターラ
ッチ回路およびスレーブラッチ回路を備えたマスター・
スレーブ型のフリップフロップが知られている。以下で
は、このマスター・スレーブ型のフリップフロップを単
にフリップフロップとする。

【０００３】図６は、従来のフリップフロップの回路を
示す図である。

【０００４】図６に示すフリップフロップ６００には、
マスターラッチ回路６０と、そのマスターラッチ回路６
０に直列に接続されたスレーブラッチ回路７０が備えら
れている。マスターラッチ回路６０は、クロックドイン
バータ６１，６３と、インバータ６２とから構成されて
おり、スレーブラッチ回路７０は、クロックドインバー
タ７１，７３と、インバータ７２と、バッファ７４とか
ら構成されている。マスターラッチ回路６０を構成する
クロックドインバータ６１には、データＤが入力され
る。

【０００５】また、フリップフロップ６００には、イン
バータ８１と、そのインバータ８１に直列に接続された
インバータ８２とが備えられている。インバータ８１に
は、クロック信号ＣＫが入力される。インバータ８１
は、入力されたクロック信号ＣＫを反転して逆相クロッ
ク信号ＣＮを生成する。インバータ８２は、インバータ
８１で生成された逆相クロック信号ＣＮを入力し、その
逆相クロック信号ＣＮを反転して正相クロック信号ＣＢ
を生成する。これら逆相クロック信号ＣＮ，正相クロッ
ク信号ＣＢは、マスターラッチ回路６０を構成するクロ
ックドインバータ６１，６３、およびスレーブラッチ回
路７０を構成するクロックドインバータ７１，７３に入
力される。以下、図６に示すフリップフロップ６００の
動作について、図６および図７を参照して説明する。

【０００６】図７は、図６に示すフリップフロップの動
作概念図である。尚、図７に示すゲート１，２は、図６
に示すクロックドインバータ６１，７１に対応する。

【０００７】図７（ａ）に示すように、クロック信号Ｃ
Ｋとして’Ｌ’レベル（ＣＫ＝０）が入力されている状
態では、インバータ８１，８２から、それぞれ、逆相ク
ロック信号ＣＮ，正相クロック信号ＣＢとして’Ｈ’レ
ベル，’Ｌ’レベルが出力されている。このため、クロ
ックドインバータ６１，６３はオン状態、オフ状態にあ
り、マスターラッチ回路６０は、スルーモードにある。
従って、フリップフロップ６００に入力されているデー
タＤは、クロックドインバータ６１（図７ではゲート
１）を経由してインバータ６２で反転され、スレーブラ
ッチ回路７０に向けて出力されている。

【０００８】一方、クロックドインバータ７１，７３
は、オフ状態、オン状態にあり、このためスレーブラッ
チ回路７０はラッチモードにある。従って、フリップフ
ロップ６００に入力されているデータＤのいかんにかか
わらず、スレーブラッチ回路７０にラッチされているデ
ータが、フリップフロップ６００のデータＱとして出力
されている。

【０００９】次に、クロック信号ＣＫが’Ｌ’レベルか
ら’Ｈ’レベルに変化する。すると、その変化した’
Ｈ’レベルがインバータ８１で反転され、そのインバー
タ８１から逆相クロック信号ＣＮとして’Ｌ’レベルが
出力され、さらにその’Ｌ’レベルがインバータ８２で
反転されそのインバータ８２から正相クロック信号ＣＢ
として’Ｈ’レベルが出力される。このため、クロック
ドインバータ６１，６３がオフ状態，オン状態になる。
従って、図７（ｂ）に示すように、マスターラッチ回路
６０はラッチモードになり、そのマスターラッチ回路６
０に入力されているデータＤが、そのマスターラッチ回
路１１にラッチされる。一方、クロックドインバータ７
１，７３はオン状態，オフ状態になる。従って、スレー
ブラッチ回路７０はスルーモードとなり、マスターラッ
チ回路６０にラッチされたデータが、スレーブラッチ回
路７０を構成するクロックドインバータ７１（図７では
ゲート２），インバータ７２，バッファ７４を経由し
て、フリップフロップ６００のデータＱとして出力され
る。

【００１０】

【発明が解決しようとする課題】上述したフリップフロ
ップ６００では、そのフリップフロップ６００に入力さ
れているデータＤがクロック信号ＣＫの立ち上がりエッ
ジでマスターラッチ回路６０にラッチされ、そのラッチ
されたデータがスレーブラッチ回路７０をスルーして出
力される。ここで、例えば、半導体集積回路のテストの
容易化を図るために、複数のフリップフロップ６００を
直列に接続してシフトレジスタ構成とし、このシフトレ
ジスタをシフトしてスキャンパステストを行なう場合が
ある。ここで、シフトレジスタにデータをセットするに
あたり、データのセットを１つもしくは複数のクロック
に同期したシフト動作で行なう場合、シフトレジスタで
は、セットアップタイムやホールドタイム等のタイミン
グの制約は厳しく、このため前段のフリップフロップに
入力されるクロック信号ＣＫの立ち上がりエッジよりも
後段のフリップフロップに入力されるクロック信号ＣＫ
の立ち上がりエッジの方が遅延するという、いわゆるク
ロックスキューが生じると、前段のフリップフロップに
入力されたクロック信号ＣＫの立ち上がりエッジでその
前段のフリップフロップに取り込まれたデータが後段の
フリップフロップに入力され、その入力されたデータ
が、遅れて入力されてきたクロック信号ＣＫの立ち上が
りエッジで、後段のフリップフロップからそのまま出力
される場合がある。従って、後段のフリップフロップは
２ステート先に進むこととなり、シフトレジスタが誤動
作するという問題が発生する。

【００１１】このような、クロックスキューによるシフ
トの誤動作を防止するために、配置配線後の遅延データ
に基づいてクロックの配線長を調整したり、回路修正を
行なったりして、クロックスキューを小さくする技術が
提案されているが、設計工数が増大するという問題があ
る。近年、半導体集積回路の、益々の高機能化および高
集積化に伴い、回路規模は増大する傾向にあり、クロッ
クスキューを小さく抑えることは容易ではない。

【００１２】本発明は、上記事情に鑑み、シフトレジス
タ構成とした場合であってもクロックスキューによるシ
フトの誤動作の防止が図られたフリップフロップを提供
することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成する本発
明のフリップフロップは、（１）それぞれが入力データをラッチするラッチモード
と入力データをそのまま出力するスルーモードとを有す
る、直列に接続されたマスターラッチ回路およびスレー
ブラッチ回路（２）所定のクロックを入力しそのクロックの立ち上が
りエッジおよび立ち下がりエッジの一方あるいは他方を
トリガとして各所定のパルス幅の第１のパルスおよび第
２のパルスを生成し、その第１のパルスあるいはその第
２のパルスがアサートされている間のみ、それぞれ、上
記マスターラッチ回路あるいは上記スレーブラッチ回路
をスルーモードとする第１および第２のパルス生成回路
を備えたことを特徴とする。

【００１４】従来のフリップフロップでは、そのフリッ
プフロップに入力されているデータがクロックのいずれ
かのエッジでマスターラッチ回路にラッチされ、そのラ
ッチされたデータがスレーブラッチ回路をスルーして出
力される。このため、複数のフリップフロップを直列に
接続してシフトレジスタを構成した場合、各フリップフ
ロップそれぞれに入力されるクロック間にクロックスキ
ューが生じると、データの取り込みにあたり誤動作が発
生する場合がある。

【００１５】本発明のフリップフロップは、クロックの
立ち上がりエッジおよび立ち下がりエッジの一方および
他方をトリガとして生成された第1のパルスおよび第２
のパルスがアサートされている間のみ、それぞれ、マス
ターラッチ回路およびスレーブラッチ回路をスルーモー
ドとするものであるため、マスターラッチ回路にデータ
を取り込むタイミングとスレーブラッチ回路にデータを
取り込むタイミングとが、クロックのパルス幅の期間だ
けずれることとなり、シフトレジスタ構成とした場合で
あってもクロックスキューによるシフトの誤動作が防止
される。

【００１６】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００１７】図１は、本発明の一実施形態のフリップフ
ロップの回路を示す図である。

【００１８】図１に示すフリップフロップ１００には、
マスターラッチ回路１０と、そのマスターラッチ回路１
０に直列に接続されたスレーブラッチ回路２０が備えら
れている。マスターラッチ回路１０は、クロックドイン
バータ１１と、インバータ１２，１３とから構成されて
おり、スレーブラッチ回路２０は、クロックドインバー
タ２１と、インバータ２２，２３と、バッファ２４とか
ら構成されている。尚、詳細は後述するが、インバータ
１３，２３は、クロックドインバータ１１，２１と比較
し、ドライブ能力の小さなものが用いられている。マス
ターラッチ回路１０を構成するクロックドインバータ１
１にはデータＤが入力される。

【００１９】また、このフリップフロップ１００には、
パルス生成回路３０が備えられている。パルス生成回路
３０は、インバータ３１，３３，３４，３６と、ナンド
ゲート３２と、ノアゲート３５とから構成されている。
先ず、パルス生成回路３０の動作について、図１および
図２を参照して説明する。

【００２０】図２は、図１に示すパルス生成回路の波形
を示す図である。

【００２１】パルス生成回路３０には、図２に示すクロ
ック信号ＣＫが入力される。クロック信号ＣＫとして’
Ｌ’レベルが入力されている状態では、ナンドゲート３
２から’Ｈ’レベルが出力されており、この’Ｈ’レベ
ルがインバータ３３で反転されそのインバータ３３か
ら’Ｌ’レベルが出力されている。また、インバータ３
４からは’Ｈ’レベルが出力されており、この’Ｈ’レ
ベルがノアゲート３５で反転されそのノアゲート３５か
ら’Ｌ’レベルが出力されており、この’Ｌ’レベルが
インバータ３６で反転されそのインバータ３６から’
Ｈ’レベルが出力されている。

【００２２】次に、クロック信号ＣＫが’Ｌ’レベルか
ら’Ｈ’レベルに変化する。すると、ナンドゲート３２
の一方に’Ｈ’レベルが入力され、そのナンドゲート３
２の他方には、インバータ３１による遅延時間Δｔだけ
遅れて’Ｌ’レベルが入力される。このため、ナンドゲ
ート３２の一方および他方には、遅延時間Δｔだけ’
Ｈ’レベルが同時に入力され、これによりナンドゲート
３２から’Ｌ’レベルのパルス幅（Δｔ）をもつ逆相パ
ルスＣＫＳＮが出力され、この逆相パルスＣＫＳＮがイ
ンバータ３３で反転されそのインバータ３３から’Ｈ’
レベルのパルス幅（Δｔ）をもつ正相パルスＣＫＳＢが
出力される。これら逆相パルスＣＫＳＮおよび正相パル
スＣＫＳＢからなる相補パルスが、本発明にいうスレー
ブラッチ回路をスルーモードとする第２のパルスに相当
する。一方、ノアゲート３５には、’Ｈ’レベルが入力
され続けるため、そのノアゲート３５からは’Ｌ’レベ
ルが出力され続け、またインバータ３６からは’Ｈ’レ
ベルが出力され続ける。

【００２３】次に、クロック信号ＣＫが’Ｈ’レベルか
ら’Ｌ’レベルに変化する。すると、ナンドゲート３２
には’Ｌ’レベルが入力されるため、そのナンドゲート
３２から’Ｈ’レベルが出力され、さらにインバータ３
３から’Ｌ’レベルが出力される。一方、ノアゲート３
５の一方には’Ｌ’レベルが入力され、そのノアゲート
３５の他方にはインバータ３４による遅延時間Δｔだけ
遅れて’Ｈ’レベルが入力される。このため、ノアゲー
ト３５の一方および他方には、遅延時間Δｔだけ’Ｌ’
レベルが同時に入力され、これによりノアゲート３５か
ら’Ｈ’レベルのパルス幅（Δｔ）をもつ正相パルスＣ
ＫＭＢが出力され、この正相パルスＣＫＭＢがインバー
タ３６で反転されそのインバータ３６から’Ｌ’レベル
のパルス幅（Δｔ）をもつ逆相パルスＣＫＭＮが出力さ
れる。これら正相パルスＣＫＭＢおよび逆相パルスＣＫ
ＭＮからなる相補パルスが、本発明でいうマスターラッ
チ回路をスルーモードとする第１のパルスに相当する。

【００２４】次に、図１に示すフリップフロップ１００
の動作について、図１および図３を参照して説明する。

【００２５】図３は、図１に示すフリップフロップ１０
０の動作概念図である。尚、図３に示すゲート１，２
は、図１に示すクロックドインバータ１１，２１に対応
する。

【００２６】図３（ａ）に示すように、クロック信号Ｃ
Ｋとして’Ｈ’レベル（ＣＫ＝１）が入力されている状
態では、パルス生成回路３０を構成するノアゲート３
５，インバータ３６から、それぞれ、’Ｌ’レベル，’
Ｈ’レベルが出力されている。このため、クロックドイ
ンバータ１１（図３ではゲート１）はオフ状態にあり、
マスターラッチ回路１０はラッチモードにある。また、
ナンドゲート３２，インバータ３３から、それぞれ、’
Ｈ’レベル，’Ｌ’レベルが出力されている。このた
め、クロックドインバータ２１（図３ではゲート２）も
オフ状態にあり、スレーブラッチ回路２０もラッチモー
ドにある。従って、安定状態にある。

【００２７】次に、図３（ｂ）に示すように、クロック
信号ＣＫが’Ｈ’レベルから’Ｌ’レベル（ＣＫ＝１→
０）に変化する。すると、図２を参照して説明したよう
に、ノアゲート３５，インバータ３６から、それぞ
れ、’Ｈ’レベルのパルス幅をもつ正相パルスＣＫＭ
Ｂ，’Ｌ’レベルのパルス幅をもつ逆相パルスＣＫＭＮ
が出力される。クロックドインバータ１１は、これら正
相パルスＣＫＭＢ，逆相パルスＣＫＭＮのパルス幅の期
間だけオン状態となり、マスターラッチ回路１０はその
パルス幅の期間だけスルーモードとなる。ここで、クロ
ックドインバータ１１の出力とインバータ１３の出力と
がそのパルス幅の期間だけ衝突することとなるが、クロ
ックドインバータ１１のドライブ能力の方がインバータ
１３のドライブ能力よりも大きいため、クロックドイン
バータ１１の出力信号の電位の方が優先されて、マスタ
ーラッチ回路１０にデータＤが入力され、さらにそのパ
ルス幅の期間終了後そのデータＤがラッチされる。この
ように、クロック信号ＣＫの立ち下がりエッジをトリガ
として所定のパルス幅をもつ正相パルスＣＫＭＢ，逆相
パルスＣＫＭＮが生成され、それら正相パルスＣＫＭ
Ｂ，逆相パルスＣＫＭＮがアサートされている間のみ、
マスターラッチ回路１０がスルーモードになりデータＤ
が入力され、正相パルスＣＫＭＢ，逆相パルスＣＫＭＮ
のアサート終了後そのデータＤがマスターラッチ回路１
０にラッチされる。

【００２８】さらに、図３（ｃ）に示すように、引き続
きクロック信号ＣＫとして’Ｌ’レベル（ＣＫ＝０）が
入力される。この状態では、前述した図３（ａ）に示す
状態と同様、クロックドインバータ１１，２１がともに
オフ状態にあるため、マスターラッチ回路１０，スレー
ブラッチ回路２０はともにラッチモードにあり、従って
安定状態にある。

【００２９】次に、図３（ｄ）に示すように、クロック
信号ＣＫが’Ｌ’レベルから’Ｈ’レベル（ＣＫ＝０→
１）に変化する。すると、図２を参照して説明したよう
に、ナンドゲート３２，インバータ３３から、それぞ
れ’Ｌ’レベルのパルス幅をもつ逆相パルスＣＫＳ
Ｎ，’Ｈ’レベルのパルス幅をもつ正相パルスＣＫＳＢ
が出力される。クロックドインバータ２１は、これら逆
相パルスＣＫＳＮ，正相パルスＣＫＳＢのパルス幅の期
間だけオン状態となり、スレーブラッチ回路２０はその
パルス幅の期間だけスルーモードとなる。ここで、クロ
ックドインバータ２１の出力とインバータ２３の出力と
がそのパルス幅の期間だけ衝突することとなるが、クロ
ックドインバータ２１のドライブ能力の方がインバータ
２３のドライブ能力よりも大きいため、クロックドイン
バータ２１の出力信号の電位の方が優先されて、マスタ
ーラッチ回路１０にラッチされているデータがスレーブ
ラッチ回路２０に入力され、そのパルス幅の期間終了
後、スレーブラッチ回路２０にラッチされてフリップフ
ロップ１００のデータＱとして出力される。このよう
に、クロック信号ＣＫの立ち上がりエッジをトリガとし
て所定のパルス幅をもつ逆相パルスＣＫＳＮ，正相パル
スＣＫＳＢが生成され、それら逆相パルスＣＫＳＮ，正
相パルスＣＫＳＢがアサートされている間のみスレーブ
ラッチ回路２０がスルーモードになり、マスターラッチ
回路１０からのデータがスレーブラッチ回路２０に入力
され、逆相パルスＣＫＳＮ，正相パルスＣＫＳＢのアサ
ート終了後このデータがスレーブラッチ回路２０にラッ
チされてフリップフロップ１００からデータＱとして外
部に出力される。

【００３０】図４は、図１に示すフリップフロップを２
個用いて構成したシフトレジスタの回路を示す図、図５
は、図１に示すシフトレジスタのタイミングチャートで
ある。

【００３１】図４に示すシフトレジスタ１０００には、
図１に示すフリップフロップ１００が２個用いられてお
り、これらのフリップフロップ１００は直列に接続され
ている。また、直列に接続された２個のフリップフロッ
プ１００のうちの前段のフリップフロップ１００のクロ
ック端子ＣＬＫは、バッファ４０の入力端子に接続さ
れ、後段のフリップフロップ１００のクロック端子ＣＬ
Ｋは、バッファ４０の出力端子に接続されている。

【００３２】このシフトレジスタ１０００には、図５に
示すクロック信号ＣＫが入力される。クロック信号ＣＫ
として’Ｌ’レベルが入力されている時点では、前段の
フリップフロップ１００を構成するマスターラッチ回路
１０，スレーブラッチ回路２０からは、出力データＱＭ
１，Ｑ１として、データＤ１，図５に斜線で示す不定デ
ータが、それぞれ出力されている。また、後段のフリッ
プフロップ１００を構成するマスターラッチ回路１０，
スレーブーラッチ回路２０からは、出力データＱＭ２，
Ｑ２として、いずれも不定データが出力されている。

【００３３】次に、クロック信号ＣＫが’Ｌ’レベルか
ら’Ｈ’レベルに変化する。’Ｈ’レベルに変化したク
ロック信号ＣＫは、図示しない配線を伝達し遅延時間が
極めて小さいクロック信号ＣＫ１として前段のフリップ
フロップ１００のクロック端子ＣＬＫに入力される。す
ると、このクロック信号ＣＫ１の立ち上がりエッジで、
前述したように、前段のフリップフロップ１００のスレ
ーブラッチ回路２０がスルーモードになり、マスターラ
ッチ回路からのデータＤ１がスレーブラッチ回路に入力
され、さらにこのデータＤ１がラッチされて、前段のフ
リップフロップ１００からデータＱ１として出力され
る。

【００３４】また、’Ｈ’レベルに変化したクロック信
号ＣＫはバッファ４０にも入力され、このバッファ４０
からは、遅延時間Δｔだけ遅延されたクロック信号ＣＫ
２が出力される。このクロック信号ＣＫ２が後段のフリ
ップフロップ１００のクロック端子ＣＬＫに入力され、
このクロック信号ＣＫ２の立ち上りエッジで、後段のフ
リップフロップ１００のスレーブラッチ回路２０がスル
ーモードになり、マスターラッチ回路１０からの不定デ
ータがスレーブラッチ回路２０に入力され、さらにラッ
チされて、後段のフリップフロップ１００からデータＱ
２として、あいかわらず不定データが出力される。

【００３５】次に、クロック信号ＣＫが立ち下がる。す
ると、クロック信号ＣＫ１の立ち下がりエッジで、前段
のフリップフロップ１００のマスターラッチ回路１０が
スルーモードになりそのマスターラッチ回路１０に新た
なデータＤ２が入力され、さらにラッチされる。また、
遅延時間Δｔだけ遅れたクロック信号ＣＫ２の立ち下が
りエッジで、後段のフリップフロップ１００のマスター
ラッチ回路１０がスルーモードになりそのマスターラッ
チ回路１０に、前段のフリップフロップ１００からのデ
ータＤ１が入力され、さらにラッチされる。このよう
に、クロック信号ＣＫの立ち上がりエッジ，立ち下がり
エッジで、各フリップフロップ１００のスレーブラッチ
回路２０，マスターラッチ回路１０がスルーモードにな
りデータが取り込まれるため、スレーブラッチ回路２０
にデータを取り込むタイミングとマスターラッチ回路１
０にデータを取り込むタイミングとが、クロック信号Ｃ
Ｋのパルス幅の期間だけずれることとなり、シフトレジ
スタ１０００の、クロックスキューによるシフトの誤動
作が防止される。

【００３６】尚、本実施形態では、クロック信号ＣＫの
立ち下がりエッジ、立ち上がりエッジをトリガとして、
マスターラッチ回路，スレーブラッチ回路をスルーモー
ドにする例で説明したが、これに限られるものではな
く、本発明は、クロック信号の立ち上がりエッジおよび
立ち下がりエッジの一方および他方をトリガとして、マ
スターラッチ回路およびスレーブラッチ回路をスルーモ
ードとするものであればよい。

【００３７】また、本実施形態では、クロックドインバ
ータから出力される信号の電位を安定させるために、ド
ライブ能力の小さいインバータを備えた例で説明した
が、これに限られるものではなく、このインバータに代
えてクロックドインバータを用いても良いし、又このイ
ンバータの出力の後段にトランスファゲートを挿入して
も良い。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
シフトレジスタ構成とした場合であってもクロックスキ
ューによるシフトの誤動作の防止を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態のフリップフロップの回路
を示す図である。

【図２】図１に示すパルス生成回路の波形を示す図であ
る。

【図３】図１に示すフリップフロップ１００の動作概念
図である。

【図４】図１に示すフリップフロップを２個用いて構成
したシフトレジスタの回路を示す図である。

【図５】図１に示すシフトレジスタのタイミングチャー
トである。

【図６】従来のフリップフロップの回路を示す図であ
る。

【図７】図１に示すフリップフロップの動作概念図であ
る。

【符号の説明】

１０マスターラッチ回路１１，２１クロックドインバータ１２，１３，２２，２３，３１，３３，３４，３６イ
ンバータ２０スレーブラッチ回路２４，４０バッファ３０パルス生成回路３２ナンドゲート３５ノアゲート１００フリップフロップ１０００シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】それぞれが入力データをラッチするラッ
チモードと入力データをそのまま出力するスルーモード
とを有する、直列に接続されたマスターラッチ回路およ
びスレーブラッチ回路と、所定のクロックを入力し該クロックの立ち上がりエッジ
および立ち下がりエッジの一方あるいは他方をトリガと
して各所定のパルス幅の第１のパルスおよび第２のパル
スを生成し、該第１のパルスあるいは該第２のパルスが
アサートされている間のみ、それぞれ、前記マスターラ
ッチ回路あるいは前記スレーブラッチ回路をスルーモー
ドとする第１および第２のパルス生成回路とを備えたこ
とを特徴とするフリップフロップ。