JPH0730380A - ラッチ回路およびそれを用いた論理回路 - Google Patents
ラッチ回路およびそれを用いた論理回路Info
- Publication number
- JPH0730380A JPH0730380A JP5167733A JP16773393A JPH0730380A JP H0730380 A JPH0730380 A JP H0730380A JP 5167733 A JP5167733 A JP 5167733A JP 16773393 A JP16773393 A JP 16773393A JP H0730380 A JPH0730380 A JP H0730380A
- Authority
- JP
- Japan
- Prior art keywords
- level
- clock
- latch circuit
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【構成】 通常の１相のクロック信号で動作するレベル
センシティブなラッチ回路の他に、互いに位相の１８０
°ずれた２相のクロック信号（パルス）で動作し一方の
クロック信号の活性タイミングから他方のクロック信号
の活性タイミングまでの間デ−タ入力モ−ドとなるよう
なレベルセンシティブなラッチ回路を設け、上記２種の
ラッチ回路を順路回路内に信号の伝達方向に沿って混在
して設けるようした。 【効果】 ２つの直列接続されたラッチ回路間で予期し
ないデ−タの誤った転送の発生を防止しつつ、レベルセ
ンシティブなラッチ回路のメリットを活かすラッチ回路
および高速な論理回路システムを実現することができ
る。
センシティブなラッチ回路の他に、互いに位相の１８０
°ずれた２相のクロック信号（パルス）で動作し一方の
クロック信号の活性タイミングから他方のクロック信号
の活性タイミングまでの間デ−タ入力モ−ドとなるよう
なレベルセンシティブなラッチ回路を設け、上記２種の
ラッチ回路を順路回路内に信号の伝達方向に沿って混在
して設けるようした。 【効果】 ２つの直列接続されたラッチ回路間で予期し
ないデ−タの誤った転送の発生を防止しつつ、レベルセ
ンシティブなラッチ回路のメリットを活かすラッチ回路
および高速な論理回路システムを実現することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路技術さら
にはラッチ回路に適用して特に有効な技術に関し、例え
ば超高速電子計算機を構成するクロック同期型の論理集
積回路に利用して有効な技術に関する。
にはラッチ回路に適用して特に有効な技術に関し、例え
ば超高速電子計算機を構成するクロック同期型の論理集
積回路に利用して有効な技術に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ（Ｃmplementary Ｍetal
Ｏxide Ｓemiconductor）集積回路により構成された高
速論理システムにおいては、クロック信号がハイレベル
またはロ−レベルのいずれかの期間継続してデ−タ入力
モ−ドとなる、所謂レベルセンシティブなラッチ回路が
有利であるとされていた。ところが、クロック周波数が
さらに増加すると、レベルセンシティブなラッチ回路の
メリットを活かすためにクロックのパルス幅を広げたと
き、２つのクロックで制御される直列接続された２つの
ラッチ回路間で予期しないデ−タ誤転送が発生する。以
上のことは、１９９２ アイ・エス・エス・シ−・シ−
ダイジェスト オブ テクニカル ペ−パ−ズ 第１
０６頁乃至第１０７頁（１９９２ ＩＳＳＣＣ Ｄiges
t of Ｔechnical Ｐapers ｐｐ１０６〜ｐｐ１０７
において述べられている。
Ｏxide Ｓemiconductor）集積回路により構成された高
速論理システムにおいては、クロック信号がハイレベル
またはロ−レベルのいずれかの期間継続してデ−タ入力
モ−ドとなる、所謂レベルセンシティブなラッチ回路が
有利であるとされていた。ところが、クロック周波数が
さらに増加すると、レベルセンシティブなラッチ回路の
メリットを活かすためにクロックのパルス幅を広げたと
き、２つのクロックで制御される直列接続された２つの
ラッチ回路間で予期しないデ−タ誤転送が発生する。以
上のことは、１９９２ アイ・エス・エス・シ−・シ−
ダイジェスト オブ テクニカル ペ−パ−ズ 第１
０６頁乃至第１０７頁（１９９２ ＩＳＳＣＣ Ｄiges
t of Ｔechnical Ｐapers ｐｐ１０６〜ｐｐ１０７
において述べられている。
【０００３】上記従来回路の問題点を図５〜図８を用い
て詳細に説明する。
て詳細に説明する。
【０００４】図５において、Ｌ１１，Ｌ１２，Ｌ１３は
良く知られたレベルセンシティブなラッチ回路（図８参
照）であり、Ｇ１１はラッチ回路Ｌ１１，Ｌ１２間に接
続された論理ゲート群である。ラッチ回路Ｌ１２とＬ１
３との間には論理ゲ−トは存在せず、ラッチ回路Ｌ１２
とＬ１３とは直接接続されている。ここでは、簡単のた
め、図５の論理回路は互いに位相が半周期ずれた２相ク
ロックＣＫ１，ＣＫ２で動作するものとする。
良く知られたレベルセンシティブなラッチ回路（図８参
照）であり、Ｇ１１はラッチ回路Ｌ１１，Ｌ１２間に接
続された論理ゲート群である。ラッチ回路Ｌ１２とＬ１
３との間には論理ゲ−トは存在せず、ラッチ回路Ｌ１２
とＬ１３とは直接接続されている。ここでは、簡単のた
め、図５の論理回路は互いに位相が半周期ずれた２相ク
ロックＣＫ１，ＣＫ２で動作するものとする。
【０００５】先ず、クロック信号ＣＫ１とＣＫ２のハイ
レベルの時間間隔を充分に広く、即ち、ＣＫ１，ＣＫ２
のパルス幅を充分に狭くした場合を図６を用いて説明す
る。Ｇ１１には多段の論理ゲ−トが含まれており、ラッ
チ回路Ｌ１１の保持デ−タが論理ゲート群Ｇ１１での論
理演算を経てラッチ回路Ｌ１２の入力端子ＩＬ１２に達
するまでの時間ｔｐｄが、（クロックの周期の１／２＋
クロックＣＫ２のパルス幅ｔin12）以上であると、ラッ
チ回路Ｌ１２は当該サイクルで期待されるデ−タを取り
込むことができず前サイクルのデ−タを取り込む事とな
り、誤動作となる。これを回避するには、クロックの周
期即ちマシンサイクルを長くするか、クロックＣＫ２の
パルス幅ｔin12を充分に広くする以外にない。前者は、
クロック周波数を落とすことであり、従って、システム
高速動作をさせることができないと言うことである。
レベルの時間間隔を充分に広く、即ち、ＣＫ１，ＣＫ２
のパルス幅を充分に狭くした場合を図６を用いて説明す
る。Ｇ１１には多段の論理ゲ−トが含まれており、ラッ
チ回路Ｌ１１の保持デ−タが論理ゲート群Ｇ１１での論
理演算を経てラッチ回路Ｌ１２の入力端子ＩＬ１２に達
するまでの時間ｔｐｄが、（クロックの周期の１／２＋
クロックＣＫ２のパルス幅ｔin12）以上であると、ラッ
チ回路Ｌ１２は当該サイクルで期待されるデ−タを取り
込むことができず前サイクルのデ−タを取り込む事とな
り、誤動作となる。これを回避するには、クロックの周
期即ちマシンサイクルを長くするか、クロックＣＫ２の
パルス幅ｔin12を充分に広くする以外にない。前者は、
クロック周波数を落とすことであり、従って、システム
高速動作をさせることができないと言うことである。
【０００６】次に、上記の様にクロック周波数を落とす
こと無く正常動作させるため、クロックＣＫ２のパルス
幅を充分に広くした場合の問題点を図７を用いて説明す
る。極端な場合として、クロックＣＫ１，ＣＫ２のパル
ス幅を充分に広げてマシンサイクルの半分にした場合を
考える。ＣＫ１，ＣＫ２のパルス幅はマシンサイクルの
半分であるから、原理的には各々のハイレベルの期間は
重ならないはずである。ところが、クロックＣＫ１，Ｃ
Ｋ２のタイミングはクロック配線の長さのズレやＬＳＩ
チップ内部での素子性能や温度や電源電圧等のズレのた
め多少の誤差を生ずる。このため、実際には、図７に示
した様に時間ｔｏｖだけクロックＣＫ１，ＣＫ２のハイ
レベルの期間が重なることがある。
こと無く正常動作させるため、クロックＣＫ２のパルス
幅を充分に広くした場合の問題点を図７を用いて説明す
る。極端な場合として、クロックＣＫ１，ＣＫ２のパル
ス幅を充分に広げてマシンサイクルの半分にした場合を
考える。ＣＫ１，ＣＫ２のパルス幅はマシンサイクルの
半分であるから、原理的には各々のハイレベルの期間は
重ならないはずである。ところが、クロックＣＫ１，Ｃ
Ｋ２のタイミングはクロック配線の長さのズレやＬＳＩ
チップ内部での素子性能や温度や電源電圧等のズレのた
め多少の誤差を生ずる。このため、実際には、図７に示
した様に時間ｔｏｖだけクロックＣＫ１，ＣＫ２のハイ
レベルの期間が重なることがある。
【０００７】すると、図５の様にラッチ回路Ｌ１２，Ｌ
１３間に論理ゲ−トが無いか、有っても非常に高速な場
合、ラッチ回路ＩＬ１２はクロックＣＫ２がハイレベル
になると即座に次サイクルのデ−タを取り込み出力デー
タが変化するが、このときラッチ回路Ｌ１３を制御する
クロックＣＫ１はまだハイレベルとなっていることがあ
り、その場合ラッチ回路Ｌ１３は次サイクルのデ−タを
誤って取り込んでしまい、システムとして誤動作するこ
とになる。
１３間に論理ゲ−トが無いか、有っても非常に高速な場
合、ラッチ回路ＩＬ１２はクロックＣＫ２がハイレベル
になると即座に次サイクルのデ−タを取り込み出力デー
タが変化するが、このときラッチ回路Ｌ１３を制御する
クロックＣＫ１はまだハイレベルとなっていることがあ
り、その場合ラッチ回路Ｌ１３は次サイクルのデ−タを
誤って取り込んでしまい、システムとして誤動作するこ
とになる。
【０００８】これを防止するには、如何なる条件下でも
クロックＣＫ１とＣＫ２のハイレベルの期間は重なら
ず、さらに、クロックＣＫ１とＣＫ２のパルス間隔（ロ
ーレベルの期間）が如何なる条件下でも全てのラッチ回
路のホ−ルド時間より大きくなるまでパルス幅を充分狭
くする必要がある。ところが、高速なシステムにこれを
適応すると図６を用いて説明したような上記不具合が生
じてしまうのである。
クロックＣＫ１とＣＫ２のハイレベルの期間は重なら
ず、さらに、クロックＣＫ１とＣＫ２のパルス間隔（ロ
ーレベルの期間）が如何なる条件下でも全てのラッチ回
路のホ−ルド時間より大きくなるまでパルス幅を充分狭
くする必要がある。ところが、高速なシステムにこれを
適応すると図６を用いて説明したような上記不具合が生
じてしまうのである。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上記
の様な２つのクロックで制御される２つの直列接続され
たラッチ回路間で予期しないデ−タの誤った転送の発生
を防止しつつ、レベルセンシティブなラッチ回路のメリ
ットを活かすラッチ回路を実現することにある。本発明
の他の目的は、上記ラッチ回路によって論理回路システ
ムを高速化することにある。
の様な２つのクロックで制御される２つの直列接続され
たラッチ回路間で予期しないデ−タの誤った転送の発生
を防止しつつ、レベルセンシティブなラッチ回路のメリ
ットを活かすラッチ回路を実現することにある。本発明
の他の目的は、上記ラッチ回路によって論理回路システ
ムを高速化することにある。
【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１２】すなわち、通常の１相のクロック信号で動
作するレベルセンシティブなラッチ回路の他に、互いに
位相の１８０°ずれた２相のクロック信号（パルス）で
動作し一方のクロック信号の活性タイミングから他方の
クロック信号の活性タイミングまでの間デ−タ入力モ−
ドとなるようなレベルセンシティブなラッチ回路を設
け、上記２種のラッチ回路を順路回路内に信号の伝達方
向に沿って混在して設けるようしたものである。
作するレベルセンシティブなラッチ回路の他に、互いに
位相の１８０°ずれた２相のクロック信号（パルス）で
動作し一方のクロック信号の活性タイミングから他方の
クロック信号の活性タイミングまでの間デ−タ入力モ−
ドとなるようなレベルセンシティブなラッチ回路を設
け、上記２種のラッチ回路を順路回路内に信号の伝達方
向に沿って混在して設けるようしたものである。
【００１３】
【作用】上記２つのクロック信号で動作するラッチ回路
は、クロックの活性時間の間隔が任意のラッチ回路のホ
−ルド時間よりいかなる条件においても大きくなるの
で、２つのクロック信号の活性時間の重なりによって直
列接続された２個のラッチ回路同士で一時的な同時活性
化が生ずるのを防止できる。
は、クロックの活性時間の間隔が任意のラッチ回路のホ
−ルド時間よりいかなる条件においても大きくなるの
で、２つのクロック信号の活性時間の重なりによって直
列接続された２個のラッチ回路同士で一時的な同時活性
化が生ずるのを防止できる。
【００１４】また、上記一方のクロック信号の活性タイ
ミングから他方のクロック信号の活性タイミングまでの
間デ−タ入力モ−ドとなる専用のラッチ回路に入力され
るデ−タが、該一方のクロック信号の活性タイミングよ
り遅れて該ラッチ回路の入力端子に到着したとしても該
ラッチ回路に問題無く取り込まれ、動作タイミングに対
する余裕度が増すことになり、該論理回路システムの高
速化が達成される。
ミングから他方のクロック信号の活性タイミングまでの
間デ−タ入力モ−ドとなる専用のラッチ回路に入力され
るデ−タが、該一方のクロック信号の活性タイミングよ
り遅れて該ラッチ回路の入力端子に到着したとしても該
ラッチ回路に問題無く取り込まれ、動作タイミングに対
する余裕度が増すことになり、該論理回路システムの高
速化が達成される。
【００１５】
【実施例】以下、本発明の一実施例を図１乃至図５を用
いて説明する。
いて説明する。
【００１６】図１は本発明に係るラッチ回路の一実施例
の等価回路図である。図中ＩＶ２，ＩＶ３およびＴＧ２
はデ−タ保持部１を構成するインバータおよび伝送ゲー
ト、ＩＶ１，ＴＧ１はデータ入力端子Ｄからデ−タを取
り込むデ−タ入力部２を構成するインバータおよび伝送
ゲートである。また、ＩＶ４，ＩＶ５はデ−タ出力部３
を構成するバッファとしてのインバータであり、各々非
反転出力Ｑ及び反転出力ＱＮを出力する。
の等価回路図である。図中ＩＶ２，ＩＶ３およびＴＧ２
はデ−タ保持部１を構成するインバータおよび伝送ゲー
ト、ＩＶ１，ＴＧ１はデータ入力端子Ｄからデ−タを取
り込むデ−タ入力部２を構成するインバータおよび伝送
ゲートである。また、ＩＶ４，ＩＶ５はデ−タ出力部３
を構成するバッファとしてのインバータであり、各々非
反転出力Ｑ及び反転出力ＱＮを出力する。
【００１７】この実施例では、図２に示すようなパルス
幅が狭くかつ互いに位相の１８０°ずれた２相のクロッ
ク信号ＣＫ１，ＣＫ２に基づいて、上記ラッチ回路のデ
−タ入力を制御するデューティ５０％の内部クロック信
号Φ，ΦＮを形成するため、ＮＯＲゲートＮＯＲ１とＮ
ＯＲ２とからなるフリップフロップで構成されたクロッ
ク制御部４が設けられている。
幅が狭くかつ互いに位相の１８０°ずれた２相のクロッ
ク信号ＣＫ１，ＣＫ２に基づいて、上記ラッチ回路のデ
−タ入力を制御するデューティ５０％の内部クロック信
号Φ，ΦＮを形成するため、ＮＯＲゲートＮＯＲ１とＮ
ＯＲ２とからなるフリップフロップで構成されたクロッ
ク制御部４が設けられている。
【００１８】この実施例のラッチ回路にあっては、クロ
ックＣＫ１がハイレベル（例えば５Ｖ）の時、クロック
制御部４を構成するフリップフロップ（ＮＯＲ１，ＮＯ
Ｒ２）はリセットされ、Φがロ−レベル（例えば０
Ｖ）、ΦＮがハイレベル（例えば５Ｖ）となり、クロッ
クＣＫ２がロ−レベル（例えば０Ｖ）の時、フリップフ
ロップ（ＮＯＲ１，ＮＯＲ２）はセットされ、Φがハイ
レベル（例えば５Ｖ）、ΦＮがロ−レベル（例えば０
Ｖ）となる。
ックＣＫ１がハイレベル（例えば５Ｖ）の時、クロック
制御部４を構成するフリップフロップ（ＮＯＲ１，ＮＯ
Ｒ２）はリセットされ、Φがロ−レベル（例えば０
Ｖ）、ΦＮがハイレベル（例えば５Ｖ）となり、クロッ
クＣＫ２がロ−レベル（例えば０Ｖ）の時、フリップフ
ロップ（ＮＯＲ１，ＮＯＲ２）はセットされ、Φがハイ
レベル（例えば５Ｖ）、ΦＮがロ−レベル（例えば０
Ｖ）となる。
【００１９】これにより、図２のようにクロックＣＫ２
がハイレベルになってから次にＣＫ１がハイレベルとな
るまでの間、信号Φがハイレベル（例えば５Ｖ）、信号
ΦＮがロ−レベル（例えば０Ｖ）の状態となり、これが
伝送ゲートＴＧ１をオン、ＴＧ２をオフさせるため、図
１のラッチ回路はデ−タ入力モ−ドとなる。一方、クロ
ックＣＫ１がハイレベルになってから次にＣＫ２がハイ
レベルとなるまでの間、信号Φがロ−レベル、ΦＮがハ
イレベルの状態となり、これによって伝送ゲートＴＧ１
がオフ、ＴＧ２がオンになるため、図１のラッチ回路は
デ−タ保持モ−ドとなる。
がハイレベルになってから次にＣＫ１がハイレベルとな
るまでの間、信号Φがハイレベル（例えば５Ｖ）、信号
ΦＮがロ−レベル（例えば０Ｖ）の状態となり、これが
伝送ゲートＴＧ１をオン、ＴＧ２をオフさせるため、図
１のラッチ回路はデ−タ入力モ−ドとなる。一方、クロ
ックＣＫ１がハイレベルになってから次にＣＫ２がハイ
レベルとなるまでの間、信号Φがロ−レベル、ΦＮがハ
イレベルの状態となり、これによって伝送ゲートＴＧ１
がオフ、ＴＧ２がオンになるため、図１のラッチ回路は
デ−タ保持モ−ドとなる。
【００２０】次に、図１のラッチ回路が実際に論理回路
システムに用いられた場合の動作を図３及び図４を用い
て説明する。
システムに用いられた場合の動作を図３及び図４を用い
て説明する。
【００２１】図３において、ラッチ回路Ｌ１，Ｌ３とし
ては図８に示されているようなレベルセンシティブのラ
ッチ回路が用いられる。また、ラッチ回路Ｌ２としては
図１に示されているような本発明に係るラッチ回路が用
いられる。上記２種のラッチ回路を順路回路内に信号の
伝達方向に沿って交互に設けることにより、論理回路シ
ステムが構成される。Ｇ１はＬ１，Ｌ２間に接続された
論理ゲート群である。上記論理回路システムでは、ラッ
チ回路Ｌ２には２相のクロックＣＫ１，ＣＫ２が供給さ
れ、ラッチ回路Ｌ１，Ｌ３には一方のクロックＣＫ１の
み供給されて動作する。
ては図８に示されているようなレベルセンシティブのラ
ッチ回路が用いられる。また、ラッチ回路Ｌ２としては
図１に示されているような本発明に係るラッチ回路が用
いられる。上記２種のラッチ回路を順路回路内に信号の
伝達方向に沿って交互に設けることにより、論理回路シ
ステムが構成される。Ｇ１はＬ１，Ｌ２間に接続された
論理ゲート群である。上記論理回路システムでは、ラッ
チ回路Ｌ２には２相のクロックＣＫ１，ＣＫ２が供給さ
れ、ラッチ回路Ｌ１，Ｌ３には一方のクロックＣＫ１の
み供給されて動作する。
【００２２】上記ラッチ回路Ｌ２は、図４に示すように
クロックＣＫ２の立上りからＣＫ１の立上りまでの時間
ｔin2の間に入力デ−タＩＬ２を取り込む。従って、論
理ゲート群Ｇ１のゲ−ト段数が多くそこでの遅延時間ｔ
ｐｄが大きかったとしても、遅延時間ｔｐｄがマシンサ
イクルよりも短ければ正常なデ−タ（当該サイクルのデ
ータ）を取り込むことができる。つまり、この実施例に
従うと、マシンサイクルを論理ゲート群Ｇ１の遅延時間
にほぼ等しくなるまで短縮することができる。また、ラ
ッチ回路Ｌ２とＬ３との間に論理ゲ−トが無いか有って
も非常に高速な場合、ラッチ回路Ｌ３の誤動作が問題と
なるのは図７の様にクロックＣＫ１の後縁とＣＫ２の前
縁の重なり時間であるが、これはクロックＣＫ１，ＣＫ
２のパルス幅を図２のように充分に狭くしているので問
題とならない。
クロックＣＫ２の立上りからＣＫ１の立上りまでの時間
ｔin2の間に入力デ−タＩＬ２を取り込む。従って、論
理ゲート群Ｇ１のゲ−ト段数が多くそこでの遅延時間ｔ
ｐｄが大きかったとしても、遅延時間ｔｐｄがマシンサ
イクルよりも短ければ正常なデ−タ（当該サイクルのデ
ータ）を取り込むことができる。つまり、この実施例に
従うと、マシンサイクルを論理ゲート群Ｇ１の遅延時間
にほぼ等しくなるまで短縮することができる。また、ラ
ッチ回路Ｌ２とＬ３との間に論理ゲ−トが無いか有って
も非常に高速な場合、ラッチ回路Ｌ３の誤動作が問題と
なるのは図７の様にクロックＣＫ１の後縁とＣＫ２の前
縁の重なり時間であるが、これはクロックＣＫ１，ＣＫ
２のパルス幅を図２のように充分に狭くしているので問
題とならない。
【００２３】なお、上記実施例（図１）においては、２
相のクロック信号（パルス）ＣＫ１，ＣＫ２に基づいて
ラッチ回路のデ−タ入力を制御するデューティ５０％の
内部クロック信号Φ，ΦＮを形成するための回路をＮＯ
ＲゲートＮＯＲ１とＮＯＲ２とからなるフリップフロッ
プで構成しているが、ＮＯＲゲートの代わりにＮＡＮＤ
ゲートでそのようなフリップフロップを構成することも
できる。
相のクロック信号（パルス）ＣＫ１，ＣＫ２に基づいて
ラッチ回路のデ−タ入力を制御するデューティ５０％の
内部クロック信号Φ，ΦＮを形成するための回路をＮＯ
ＲゲートＮＯＲ１とＮＯＲ２とからなるフリップフロッ
プで構成しているが、ＮＯＲゲートの代わりにＮＡＮＤ
ゲートでそのようなフリップフロップを構成することも
できる。
【００２４】また、上記実施例では、デ−タ保持部１
を、インバータＩＶ２，ＩＶ３および伝送ゲートＴＧ２
で構成しているが、内部クロック信号Φ，ΦＮを形成す
るためのクロック制御部４と同様に、ＮＯＲゲートやＮ
ＡＮＤゲートで構成されたフリップフロップとすること
も可能である。
を、インバータＩＶ２，ＩＶ３および伝送ゲートＴＧ２
で構成しているが、内部クロック信号Φ，ΦＮを形成す
るためのクロック制御部４と同様に、ＮＯＲゲートやＮ
ＡＮＤゲートで構成されたフリップフロップとすること
も可能である。
【００２５】以上説明したように、上記実施例において
は、通常の１相のクロック信号で動作するレベルセンシ
ティブなラッチ回路（Ｌ１，Ｌ３）の他に、互いに位相
の１８０°ずれた２相のクロック信号（パルス）で動作
し一方のクロック信号の活性タイミングから他方のクロ
ック信号の活性タイミングまでの間デ−タ入力モ−ドと
なるようなレベルセンシティブなラッチ回路（Ｌ２）を
設け、上記２種のラッチ回路を順路回路内に信号の伝達
方向に沿って交互に設けるようしたので、クロックＣＫ
１の後縁とＣＫ２の前縁の重なり時間によるラッチ回路
Ｌ３の誤動作が問題とならないようにすべくクロックＣ
Ｋ１とＣＫ２のパルス幅を狭くしても、ラッチ回路Ｌ
１，Ｌ２間に接続された論理ゲート群Ｇ１での信号遅延
によりラッチ回路Ｌ２が誤ったデ−タを取り込むことを
回避することができ、これによってマシンサイクルすな
わちクロックの周期を短縮して、論理回路システムを高
速化できるという効果が有る。
は、通常の１相のクロック信号で動作するレベルセンシ
ティブなラッチ回路（Ｌ１，Ｌ３）の他に、互いに位相
の１８０°ずれた２相のクロック信号（パルス）で動作
し一方のクロック信号の活性タイミングから他方のクロ
ック信号の活性タイミングまでの間デ−タ入力モ−ドと
なるようなレベルセンシティブなラッチ回路（Ｌ２）を
設け、上記２種のラッチ回路を順路回路内に信号の伝達
方向に沿って交互に設けるようしたので、クロックＣＫ
１の後縁とＣＫ２の前縁の重なり時間によるラッチ回路
Ｌ３の誤動作が問題とならないようにすべくクロックＣ
Ｋ１とＣＫ２のパルス幅を狭くしても、ラッチ回路Ｌ
１，Ｌ２間に接続された論理ゲート群Ｇ１での信号遅延
によりラッチ回路Ｌ２が誤ったデ−タを取り込むことを
回避することができ、これによってマシンサイクルすな
わちクロックの周期を短縮して、論理回路システムを高
速化できるという効果が有る。
【００２６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例のラッチ回路においては、出力用バッファＩＶ
５を省略することができる。また、データ保持部１内の
インバータＩＶ３として入力用インバータＩＶ１よりも
駆動力の小さなものを使用することで伝送ゲートＴＧ２
を省略することも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例のラッチ回路においては、出力用バッファＩＶ
５を省略することができる。また、データ保持部１内の
インバータＩＶ３として入力用インバータＩＶ１よりも
駆動力の小さなものを使用することで伝送ゲートＴＧ２
を省略することも可能である。
【００２７】また、上記実施例においては、順序回路内
に２種のラッチ回路を、信号の伝達方向に沿って交互に
設けたが、それに限定されるものでなく、例えばラッチ
回路Ｌ２，Ｌ３間に遅延時間の大きい論理回路を挿入す
る際には、ラッチ回路を本発明の実施例によるラッチ回
路に置き換えることも可能である。この場合、ラッチ回
路Ｌ２，Ｌ３間の遅延時間は大きいので、前述したクロ
ックのオーバーラップによる誤動作は生じない。
に２種のラッチ回路を、信号の伝達方向に沿って交互に
設けたが、それに限定されるものでなく、例えばラッチ
回路Ｌ２，Ｌ３間に遅延時間の大きい論理回路を挿入す
る際には、ラッチ回路を本発明の実施例によるラッチ回
路に置き換えることも可能である。この場合、ラッチ回
路Ｌ２，Ｌ３間の遅延時間は大きいので、前述したクロ
ックのオーバーラップによる誤動作は生じない。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２９】すなわち、本発明によれば、２つのクロッ
クで制御される直列接続された２つのラッチ回路間で予
期しない誤ったデ−タ転送の発生を防止しつつ、レベル
センシティブなラッチ回路のメリットを活かすラッチ回
路を実現できる。
クで制御される直列接続された２つのラッチ回路間で予
期しない誤ったデ−タ転送の発生を防止しつつ、レベル
センシティブなラッチ回路のメリットを活かすラッチ回
路を実現できる。
【００３０】また、本発明によれば、クロックで動作す
る論理回路システムを高速化することができる。
る論理回路システムを高速化することができる。
【図１】本発明に係るラッチ回路の一実施例を示す回路
図である。
図である。
【図２】本発明に係るラッチ回路を動作させるクロック
のタイミングの一例を示す波形図である。
のタイミングの一例を示す波形図である。
【図３】本発明のラッチ回路を用いた論理回路システム
の一実施例を示す論理構成図である。
の一実施例を示す論理構成図である。
【図４】本発明のラッチ回路を用いた論理回路システム
の動作を説明する波形図である。
の動作を説明する波形図である。
【図５】従来の論理回路システムの一例を示す論理構成
図である。
図である。
【図６】従来の論理回路システムの動作タイミングを説
明する波形図である。
明する波形図である。
【図７】従来の論理回路システムの他の動作タイミング
を説明する波形図である。
を説明する波形図である。
【図８】従来のレベルセンシティブなラッチ回路の一例
を示す回路図である。
を示す回路図である。
１ データ保持部 ２ データ入力部 ３ データ出力部 ４ クロック制御部 ＩＶ１〜ＩＶ５ インバ−タ ＴＧ１〜ＴＧ２ トランスファゲ−ト ＮＯＲ１〜ＮＯＲ２ ＮＯＲゲ−ト Ｇ１１ 論理ゲート群
Claims (3)
- 【請求項１】 互いに位相の１８０°ずれた２相のクロ
ック信号で動作し、一方のクロック信号の活性タイミン
グから他方のクロック信号の活性タイミングまでの間デ
−タ入力モ−ドとなるよう構成されてなることを特徴と
するラッチ回路。 - 【請求項２】 互いに位相が１８０°ずれかつデューテ
ィが５０％未満の２つのクロックパルスに基づいてデュ
ーティが５０％の内部クロック信号を形成するクロック
制御部と、上記内部クロック信号により制御されて入力
データを取り込むためのデータ入力部と、該入力部によ
り取り込まれたデータを上記内部クロック信号に基づい
て所定期間保持するデータ保持部とを含むことを特徴と
するラッチ回路。 - 【請求項３】 請求項１または２記載のラッチ回路と、
上記２つのクロック信号のいずれか一方のクロック信号
のみで動作するラッチ回路とが、順路回路内に、信号の
伝達方向に沿って混在して配置されてなることを特徴と
する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167733A JPH0730380A (ja) | 1993-07-07 | 1993-07-07 | ラッチ回路およびそれを用いた論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167733A JPH0730380A (ja) | 1993-07-07 | 1993-07-07 | ラッチ回路およびそれを用いた論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730380A true JPH0730380A (ja) | 1995-01-31 |
Family
ID=15855139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5167733A Pending JPH0730380A (ja) | 1993-07-07 | 1993-07-07 | ラッチ回路およびそれを用いた論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730380A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005549A (en) * | 1995-07-24 | 1999-12-21 | Forest; Donald K. | User interface method and apparatus |
| US6380778B2 (en) | 2000-05-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6903723B1 (en) | 1995-03-27 | 2005-06-07 | Donald K. Forest | Data entry method and apparatus |
| JP2007149059A (ja) * | 2005-07-29 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1993
- 1993-07-07 JP JP5167733A patent/JPH0730380A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6903723B1 (en) | 1995-03-27 | 2005-06-07 | Donald K. Forest | Data entry method and apparatus |
| US6005549A (en) * | 1995-07-24 | 1999-12-21 | Forest; Donald K. | User interface method and apparatus |
| US6380778B2 (en) | 2000-05-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2007149059A (ja) * | 2005-07-29 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4480471B2 (ja) | レジスタ制御遅延固定ループ | |
| JP4751178B2 (ja) | 同期型半導体装置 | |
| US6194932B1 (en) | Integrated circuit device | |
| JP4794428B2 (ja) | パルス・スタティック・フリップフロップ | |
| JP2000059210A (ja) | 外部負荷を考慮したｄｌｌ回路 | |
| JP2002025259A (ja) | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ | |
| JP2000124796A (ja) | Ｄｌｌ回路を有する集積回路装置 | |
| JP3144374B2 (ja) | 信号変化加速バス駆動回路 | |
| US6166564A (en) | Control circuit for clock enable staging | |
| JPH04219015A (ja) | クロック・デスキュー回路 | |
| US7395450B2 (en) | Synchronous/asynchronous interface circuit and electronic device | |
| US5522048A (en) | Low-power area-efficient and robust asynchronous-to-synchronous interface | |
| US5742190A (en) | Method and apparatus for clocking latches in a system having both pulse latches and two-phase latches | |
| JPH0730380A (ja) | ラッチ回路およびそれを用いた論理回路 | |
| US6633995B1 (en) | System for generating N pipeline control signals by delaying at least one control signal corresponding to a subsequent data path circuit | |
| US7031421B2 (en) | Method and device for initializing an asynchronous latch chain | |
| KR100366137B1 (ko) | 내부클럭신호발생방법및장치 | |
| JP2684806B2 (ja) | 集積回路 | |
| US6232797B1 (en) | Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities | |
| JP5372613B2 (ja) | フリップフロップ、半導体集積回路、半導体デバイスおよびブレードサーバ | |
| JPH10242820A (ja) | 集積回路用の非重複クロック信号発生回路および方法 | |
| JP2000165208A (ja) | フリップフロップ | |
| JP2000261310A (ja) | 非同期信号の同期化回路および半導体集積回路 | |
| JP2001216047A (ja) | 遅延調整回路 | |
| JP3468505B2 (ja) | 半導体装置の入出力回路 |